JPH07193447A - 演算増幅器及び反転増幅器 - Google Patents

Abstract

(57)【要約】 【目的】 パワーダウン回路を不要とすることにより、
或いは、ブロック内でパワーダウン動作のためのパワー
ダウン信号を発生させてパワーダウンの信号発生源から
の配線回しを不要とすることにより、回路のレイアウト
サイズを縮小することの可能な演算増幅器及び反転増幅
器を提供することを目的とする。 【構成】 逆相入力ｎｉｎ及び正相入力ｐｉｎを入力し
て、第１電源ＶＤＤ及び第２電源ＧＮＤにより動作する
演算増幅器ＯＰ１を、負帰還接続した反転増幅器におい
て、演算増幅器ＯＰ１の正相入力ｐｉｎを、演算増幅器
ＯＰ１の正相入力ｐｉｎ側の入力トランジスタがＰチャ
ネルトランジスタの場合には、該正相入力ｐｉｎを第２
電源ＶＤＤに、Ｎチャネルトランジスタの場合には、該
正相入力ｐｉｎを第１電源ＧＮＤに、それぞれ接続し
て、当該演算増幅器及び反転増幅器の電源電流を減少さ
せる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＣＭＯＳ等のプロセスを
用いた演算増幅器及び反転増幅器のパワーダウン技法に
係り、特に、回路のレイアウトサイズを縮小することの
可能な演算増幅器及び反転増幅器に関する。

【０００２】近年の集積回路においては、低価格化を実
現するための高集積化、携帯機器等に用いられるための
低消費電力化等々の要求がある。その中で、低消費電力
化を実現する一方法として、使用されていないブロック
をパワーダウン（Power Down）状態にする方法がある
が、その役割を果たしているのが、パワーダウン回路で
ある。

【０００３】各ブロックをパワーダウン状態にするため
には、パワーダウン用の回路を用いたり、パワーダウン
信号発生源からの配線回し等が必要となり、集積回路を
レイアウトする上で、レイアウトサイズの縮小化に対し
てネックになる場合が多い。そこで、高集積化を実現す
るために、レイアウトサイズに影響の少ないパワーダウ
ン技法が要求されている。

【０００４】

【従来の技術】従来の演算増幅器においては、図５
（ａ）の従来の演算増幅器を用いた集積回路のレイアウ
トパターンに示すように、パワーダウン状態にするため
に、演算増幅器毎に、外部からのパワーダウン信号ＰＤ
を取り込み、該パワーダウン信号により動作するパワー
ダウン回路を備えている。

【０００５】同図において、Ａｏｐ１〜Ａｏｐ４は演算
増幅器の配置領域、ＰＤｌはパワーダウン信号ＰＤの配
線パターン、ＶＤＤｌは電源ＶＤＤの配線パターン、Ｇ
ＮＤｌは接地電位ＧＮＤの配線パターンである。

【０００６】また図５（ｂ）は、従来の演算増幅器の回
路図である。同図において、ＴＮ１〜ＴＮ９はＮチャネ
ルトランジスタ、ＴＰ３〜ＴＰ８はＰチャネルトランジ
スタ、ＩＶ１はインバータ、ｎｉｎは逆相入力、ｐｉｎ
は正相入力、ｂｉａｓはバイアス、ＰＤはパワーダウン
信号、ｏｕｔは出力、ＶＤＤは電源、ＧＮＤは接地電位
である。尚、ＴＰ８はＰチャネルパワーダウントランジ
スタであり、ＴＮ９はＮチャネルパワーダウントランジ
スタである。

【０００７】本従来例の演算増幅器では、パワーダウン
信号ＰＤがアクティブになると、Ｐチャネルパワーダウ
ントランジスタＴＰ８及びＮチャネルパワーダウントラ
ンジスタＴＮ９がそれぞれオンとなり、Ｎチャネルトラ
ンジスタＴＮ５及びＴＮ６、並びにＰチャネルトランジ
スタＴＰ７がそれぞれオフとなり、当該演算増幅器の動
作は停止し、出力ｏｕｔはハイインピーダンス状態とな
る。

【０００８】

【発明が解決しようとする課題】従って、従来の演算増
幅器または反転増幅器では、例えば図５（ａ）に示すよ
うな演算増幅器を並列接続した回路を構成する場合、各
々の演算増幅器または反転増幅器にパワーダウン回路を
備えているため、パワーダウン信号の発生源からの配線
がレイアウトにしめる割合が大きく、レイアウトサイズ
縮小の妨げになるという問題があった。

【０００９】本発明は、上記問題点を解決するもので、
回路のレイアウトサイズを縮小することの可能な演算増
幅器及び反転増幅器を提供することを目的とする。

【００１０】

【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の特徴の反転増幅器は、図１に示す如
く、逆相入力ｎｉｎ及び正相入力ｐｉｎを入力して、第
１電源ＶＤＤ及び第２電源ＧＮＤにより動作する演算増
幅器ＯＰ１を、負帰還接続した反転増幅器において、前
記演算増幅器ＯＰ１の正相入力ｐｉｎを、前記第１電源
ＶＤＤまたは前記第２電源ＧＮＤに接続して、当該反転
増幅器の電源電流を減少させる。

【００１１】また、本発明の第２の特徴の反転増幅器
は、請求項１に記載の反転増幅器において、前記反転増
幅器は、前記演算増幅器ＯＰ１の正相入力ｐｉｎ側の入
力トランジスタがＰチャネルトランジスタの場合には、
該正相入力ｐｉｎを第２電源ＶＤＤに、Ｎチャネルトラ
ンジスタの場合には、該正相入力ｐｉｎを第１電源ＧＮ
Ｄに、それぞれ接続する。

【００１２】また、本発明の第３の特徴の反転増幅器
は、図２に示す如く、逆相入力ｎｉｎ及び正相入力ｐｉ
ｎを入力して、第１電源ＶＤＤ及び第２電源ＧＮＤによ
り動作する演算増幅器ＯＰ１を、負帰還接続した反転増
幅器において、前記正相入力ｐｉｎ電圧に依存して、前
記演算増幅器ＯＰ１にバイアス電圧ｂｉａｓを供給する
バイアス電圧発生手段１０を有して構成し、前記バイア
ス電圧発生手段１０は、前記演算増幅器ＯＰ１の正相入
力ｐｉｎ電圧を前記第１電源ＶＤＤまたは前記第２電源
ＧＮＤの電位に固定して、前記バイアス電圧ｂｉａｓを
下げ、当該反転増幅器の電源電流を減少させる。

【００１３】また、本発明の第４の特徴の反転増幅器
は、請求項３に記載の反転増幅器において、前記バイア
ス電圧発生手段１０は、前記正相入力ｐｉｎに一端を接
続した抵抗Ｒ１１と、前記抵抗Ｒ１１の他端にドレイン
電極及びゲート電極を、前記第２電源ＧＮＤにソース電
極を、それぞれ接続したバイアストランジスタＴＮ１１
とを有して構成する。

【００１４】また、本発明の第１の特徴の演算増幅器
は、図３に示す如く、パワーダウン信号ＰＤ及びＰＤ＃
がアクティブの時に当該演算増幅器をパワーダウン状態
にするパワーダウン回路ＴＰ８及びＴＮ９またはＴＮ８
及びＴＰ９を備える演算増幅器において、当該演算増幅
器の入力電圧を検知して、該入力電圧が所定範囲を越え
る場合に、前記パワーダウン信号ＰＤ及びＰＤ＃をアク
ティブにする検知手段１１または１２を有して構成す
る。

【００１５】また、本発明の第２の特徴の演算増幅器
は、請求項５に記載の演算増幅器において、図３（ａ）
に示す如く、前記パワーダウン回路は、ドレイン電極を
バイアス電圧（ｂｉａｓ）供給ラインに接続し、ソース
電極を第２電源ＧＮＤに接続したＮチャネルトランジス
タＴＮ９を有して構成し、前記検知手段１１は、第１電
源ＶＤＤに一端を接続した抵抗Ｒ１２と、前記抵抗Ｒ１
２の他端にドレイン電極を、前記第２電源ＧＮＤにソー
ス電極を、それぞれ接続したＮチャネルトランジスタＴ
Ｎ１０とを有して構成し、前記Ｎチャネルトランジスタ
ＴＮ１０のドレイン電極を前記Ｎチャネルトランジスタ
ＴＮ９のゲート電極に接続する。

【００１６】また、本発明の第３の特徴の演算増幅器
は、請求項５または６に記載の演算増幅器において、図
３（ａ）に示す如く、前記パワーダウン回路は、ドレイ
ン電極を出力トランジスタＴＰ７のゲート電極に接続
し、ソース電極を第１電源ＶＤＤに接続したＰチャネル
トランジスタＴＰ８を有して構成し、前記検知手段１１
は、第１電源ＶＤＤに一端を接続した抵抗Ｒ１２と、前
記抵抗Ｒ１２の他端にドレイン電極を、前記第２電源Ｇ
ＮＤにソース電極を、それぞれ接続したＮチャネルトラ
ンジスタＴＮ１０と、前記ＮチャネルトランジスタＴＮ
１０のドレイン電極に接続されるインバータＩＶ１とを
有して構成し、前記インバータＩＶ１の出力を前記Ｐチ
ャネルトランジスタＴＰ８のゲート電極に接続する。

【００１７】また、本発明の第４の特徴の演算増幅器
は、請求項５に記載の演算増幅器において、図３（ｂ）
に示す如く、前記パワーダウン回路は、ドレイン電極を
バイアス電圧（ｂｉａｓ）供給ラインに接続し、ソース
電極を第２電源ＧＮＤに接続したＮチャネルトランジス
タＴＮ８を有して構成し、前記検知手段１２は、第１電
源ＶＤＤに一端を接続した抵抗Ｒ１２と、前記抵抗Ｒ１
２の他端にソース電極を、前記第２電源ＧＮＤにドレイ
ン電極を、それぞれ接続したＰチャネルトランジスタＴ
Ｐ１０とを有して構成し、前記Ｐチャネルトランジスタ
ＴＰ１０のソース電極を前記ＮチャネルトランジスタＴ
Ｎ８のゲート電極に接続する。

【００１８】また、本発明の第５の特徴の演算増幅器
は、請求項５または８に記載の演算増幅器において、図
３（ｂ）に示す如く、前記パワーダウン回路は、ドレイ
ン電極を出力トランジスタＴＰ７のゲート電極に接続
し、ソース電極を第１電源ＶＤＤに接続したＰチャネル
トランジスタＴＰ９を有して構成し、前記検知手段１２
は、第１電源ＶＤＤに一端を接続した抵抗Ｒ１２と、前
記抵抗Ｒ１２の他端にソース電極を、前記第２電源ＧＮ
Ｄにドレイン電極を、それぞれ接続したＰチャネルトラ
ンジスタＴＰ１０と、前記ＰチャネルトランジスタＴＰ
１０のソース電極に接続されるインバータＩＶ１とを有
して構成し、前記インバータＩＶ１の出力を前記Ｐチャ
ネルトランジスタＴＰ９のゲート電極に接続する。

【００１９】

【作用】本発明の第１及び第２の特徴の反転増幅器で
は、図１に示す如く、逆相入力ｎｉｎ及び正相入力ｐｉ
ｎを入力して、第１電源ＶＤＤ及び第２電源ＧＮＤによ
り動作する演算増幅器ＯＰ１を、負帰還接続した反転増
幅器において、演算増幅器ＯＰ１の正相入力ｐｉｎを、
演算増幅器ＯＰ１の正相入力ｐｉｎ側の入力トランジス
タがＰチャネルトランジスタの場合には、該正相入力ｐ
ｉｎを第１電源ＧＮＤに、Ｎチャネルトランジスタの場
合には、該正相入力ｐｉｎを第２電源ＶＤＤに、それぞ
れ接続して、当該反転増幅器の電源電流を減少させるよ
うにしている。

【００２０】また、本発明の第３及び第４の特徴の反転
増幅器では、図２に示す如く、逆相入力ｎｉｎ及び正相
入力ｐｉｎを入力して、第１電源ＶＤＤ及び第２電源Ｇ
ＮＤにより動作する演算増幅器ＯＰ１を、負帰還接続し
た反転増幅器において、正相入力ｐｉｎ電圧に依存し
て、演算増幅器ＯＰ１にバイアス電圧ｂｉａｓを供給す
るバイアス電圧発生手段１０により、演算増幅器ＯＰ１
の正相入力ｐｉｎ電圧を第１電源ＶＤＤまたは第２電源
ＧＮＤの電位に固定して、バイアス電圧ｂｉａｓを下
げ、当該反転増幅器の電源電流を減少させるようにして
いる。

【００２１】つまり、本発明の第１、第２、第３、及び
第４の特徴の反転増幅器では、バイアス電圧ｂｉａｓを
下げ、当該反転増幅器の電源電流を減少させるので、パ
ワーダウン動作のためのパワーダウン信号配線引き延ば
しが不要となり、レイアウトサイズが縮小する。

【００２２】特に、第３及び第４の特徴の反転増幅器で
は、正相入力ｐｉｎ電圧に依存して演算増幅器ＯＰ１に
バイアス電圧ｂｉａｓを供給するバイアス電圧発生手段
１０を使用するので、第１電源ＶＤＤの変動に比べて正
相入力ｐｉｎの電圧変動が小さいことから、安定したバ
イアス電圧ｂｉａｓの供給が可能となる。

【００２３】また、本発明の第１、第２、第３、第４、
及び第５の特徴の演算増幅器では、図３に示す如く、検
知手段１１または１２により、当該演算増幅器の入力電
圧を検知して、該入力電圧が所定範囲を越える場合に、
パワーダウン信号ＰＤ及びＰＤ＃をアクティブにし、そ
の時、パワーダウン回路ＴＰ８及びＴＮ９またはＴＮ８
及びＴＰ９は、当該演算増幅器をパワーダウン状態にす
るようにしている。

【００２４】つまり、演算増幅器ＯＰ１で入力電圧範囲
を越す電圧は入力しないことを利用して入力電圧範囲を
越す（Ｌｏｗ方向）電圧が入力された場合、演算増幅器
ＯＰ１の出力トランジスタがハイインピーダンスにな
り、パワーダウン状態となるので、パワーダウン信号の
外部発生源からの供給が不要となり、パワーダウン信号
の配線引き延ばしが不要となるため、結果として回路の
レイアウトサイズが縮小する。

【００２５】

【実施例】次に、本発明に係る実施例を図面に基づいて
説明する。第１実施例 図１（ａ）及び図１（ｂ）に本発明の第１実施例に係る
反転増幅器及び演算増幅器の回路図を示す。図１におい
て、図５（ｂ）（従来例）と重複する部分には同一の符
号を附する。

【００２６】図１（ａ）は、逆相入力ｎｉｎ及び正相入
力ｐｉｎを入力して、第１電源ＶＤＤ及び第２電源ＧＮ
Ｄにより動作する演算増幅器ＯＰ１を、負帰還接続した
反転増幅器の回路図である。

【００２７】本実施例の反転増幅回路では、演算増幅器
ＯＰ１の正相入力ｐｉｎを、演算増幅器ＯＰ１の正相入
力ｐｉｎ側の入力トランジスタがＰチャネルトランジス
タの場合には、該正相入力ｐｉｎを第２電源ＶＤＤに、
Ｎチャネルトランジスタの場合（図１（ｂ）の場合）に
は、該正相入力ｐｉｎを第１電源ＧＮＤに、それぞれ接
続して、当該反転増幅器の電源電流を減少させる。

【００２８】図１（ｂ）は演算増幅器ＯＰ１の回路図で
ある。従来の回路構成（図５（ｂ）参照）に対し、パワ
ーダウン回路であるＮチャネルトランジスタＴＮ９、Ｐ
チャネルトランジスタＴＰ８、及びインバータＩＶ１を
除去した構成である。

【００２９】演算増幅器ＯＰ１を負帰還で接続し、正相
入力ｐｉｎを中間電位（電源電圧ＶＤＤと接地電位ＧＮ
Ｄの中間をなす電位）にしておく。演算増幅器ＯＰ１を
パワーダウン状態にする時は、正相入力ＶＤＤを中間電
位から接地電位ＧＮＤに固定することにより、Ｎチャネ
ルトランジスタＴＮ２がカットオフする。この時、ゲー
ト−ソース間電圧（ＶＧＳ）が下がるため、ソース電位
も下がる。

【００３０】ＮチャネルトランジスタＴＮ２とソース電
極を共有しているＮチャネルトランジスタＴＮ１につい
ても、ゲート−ソース間電圧（ＶＧＳ）が下がるため、
カットオフ状態となる。また、Ｎチャネルトランジスタ
ＴＮ２のドレイン電極側のノードＮ１に接続されている
ＰチャネルトランジスタＴＰ７のゲート電位が上がって
くるため、該トランジスタのゲート−ソース間電圧（Ｖ
ＧＳ）は下がる方向にあり、ＰチャネルトランジスタＴ
Ｐ７には電流が流れにくくなる。従って、電源電流が減
少することとなる。

【００３１】以上のように本実施例の反転増幅器では、
バイアス電圧ｂｉａｓを下げ、当該反転増幅器の電源電
流を減少させるので、パワーダウン動作のためのパワー
ダウン信号配線引き延ばしが不要となり、レイアウトサ
イズが縮小する。第２実施例 図２に本発明の第２実施例に係る反転増幅器の回路図を
示す。

【００３２】同図において、本実施例の反転増幅器は、
第１実施例の反転増幅器に対してバイアス電圧発生手段
１０を付加した構成である。バイアス電圧発生手段１０
は、正相入力ｐｉｎに一端を接続した抵抗Ｒ１１と、抵
抗Ｒ１１の他端にドレイン電極及びゲート電極を、第２
電源ＧＮＤにソース電極を、それぞれ接続したバイアス
トランジスタＴＮ１１とから構成されている。

【００３３】演算増幅器ＯＰ１に対してバイアス電圧ｂ
ｉａｓを供給するバイアス電圧発生手段１０を付加する
ことにより、演算増幅器ＯＰ１の正相入力ｐｉｎ電圧を
第２電源ＧＮＤの電位に固定して、バイアス電圧ｂｉａ
ｓを下げ、当該反転増幅器の電源電流を減少させるよう
にしている。これにより、パワーダウン動作のためのパ
ワーダウン信号配線引き延ばしが不要となり、レイアウ
トサイズが縮小する。

【００３４】第１実施例の反転増幅器では、Ｎチャネル
トランジスタＴＮ６がカットオフしていないため、完全
にパワーダウン状態にはならない。そこで、本実施例で
は、反転増幅器の正相入力ｐｉｎに依存するバイアス電
圧発生手段１０を構成し、正相入力ｐｉｎの電圧を接地
電位ＧＮＤに固定することとした。これにより、バイア
ス電圧発生手段１０の出力もパワーダウン状態になるた
め、確実にパワーダウン状態にすることができる。

【００３５】特に、本実施例の反転増幅器では、第１電
源ＶＤＤの変動に比べて正相入力ｐｉｎの電圧変動が小
さいことから、安定したバイアス電圧ｂｉａｓの供給が
可能となる。第３実施例 第１及び第２実施例の反転増幅器では、正相入力ｐｉｎ
に依存するバイアス電圧発生手段１０を付加してパワー
ダウン状態にする方法を用いたが、正相入力（ｐｉｎ）
電圧をセンスして、入力電圧範囲（ＬＯＷ方向）を越え
る電圧が印加された場合にパワーダウン回路を制御する
方法が考えられる。

【００３６】図３（ａ）は、本発明の第３実施例に係る
演算増幅器の構成図である。第１実施例の演算増幅器
（図１（ｂ）参照）に対して、パワーダウン信号ＰＤ及
びＰＤ＃がアクティブの時に当該演算増幅器をパワーダ
ウン状態にするパワーダウン回路、並びに、当該演算増
幅器の入力電圧を検知して、該入力電圧が所定範囲を越
える場合に、パワーダウン信号ＰＤ及びＰＤ＃をアクテ
ィブにする検知手段１１が付加されている。

【００３７】パワーダウン回路は、ドレイン電極をバイ
アス電圧（ｂｉａｓ）供給ラインに接続し、ソース電極
を第２電源ＧＮＤに接続したＮチャネルトランジスタＴ
Ｎ９と、ドレイン電極を出力トランジスタＴＰ７のゲー
ト電極に接続し、ソース電極を第１電源ＶＤＤに接続し
たＰチャネルトランジスタＴＰ８とから構成されてい
る。

【００３８】また検知手段１１は、第１電源ＶＤＤに一
端を接続した抵抗Ｒ１２と、抵抗Ｒ１２の他端にドレイ
ン電極を、第２電源ＧＮＤにソース電極を、それぞれ接
続したＮチャネルトランジスタＴＮ１０と、Ｎチャネル
トランジスタＴＮ１０のドレイン電極に接続されるイン
バータＩＶ１とから構成され、Ｎチャネルトランジスタ
ＴＮ１０のドレイン電極（パワーダウン信号ＰＤ）をＮ
チャネルトランジスタＴＮ９のゲート電極に接続し、イ
ンバータＩＶ１の出力（パワーダウン信号ＰＤ＃）をＰ
チャネルトランジスタＴＰ８のゲート電極に接続してい
る。

【００３９】正相入力（ｐｉｎ）電圧をセンスするＮチ
ャネルトランジスタＴＮ１０により、パワーダウントラ
ンジスタＴＰ８及びＴＮ９を制御する。Ｎチャネルトラ
ンジスタＴＮ１０は、正相側入力トランジスタＴＮ２と
電圧の入力範囲が同じであるため、入力範囲外（ＬＯＷ
方向）の電圧が入ると同時にカットオフする。

【００４０】ＮチャネルトランジスタＴＮ１０がカット
オフするとノードＮ２は“ＨＩ”レベルに吊り上げら
れ、インバータＩＶ１により“ＬＯＷ”レベル（パワー
ダウン信号ＰＤ＃）となってパワーダウントランジスタ
ＴＰ８のゲート電極に供給され、出力トランジスタＴＰ
７のゲート電位を“ＨＩ”レベルに吊り上げるため、出
力トランジスタＴＰ７はカットオフする。

【００４１】また、ノードＮ１からインバータＩＶ１を
介さずにパワーダウントランジスタＴＮ９のゲートに
“ＨＩ”レベル（パワーダウン信号ＰＤ）が印加するた
め、出力トランジスタＴＮ６はカットオフし、出力ｏｕ
ｔがハイインピーダンスになり、パワーダウン状態にな
る。

【００４２】以上のように、本実施例の演算増幅器で
は、入力電圧範囲を越す（Ｌｏｗ方向）電圧が入力され
た場合、演算増幅器ＯＰ１の出力トランジスタがハイイ
ンピーダンスになり、パワーダウン状態となるので、パ
ワーダウン信号の外部発生源からの供給が不要となり、
パワーダウン信号の配線引き延ばしが不要となるため、
結果として回路のレイアウトサイズを縮小することがで
きる。第３実施例の変形例 図３（ｂ）に本発明の第３実施例に係る演算増幅器の変
形例の回路図を示す。

【００４３】本変形例の演算増幅器は、第３実施例にお
いて、ＮチャネルトランジスタとＰチャネルトランジス
タを入れ換えた構成である。同図において、パワーダウ
ン回路は、ドレイン電極をバイアス電圧（ｂｉａｓ）供
給ラインに接続し、ソース電極を第２電源ＧＮＤに接続
したＮチャネルトランジスタＴＮ８と、ドレイン電極を
出力トランジスタＴＰ７のゲート電極に接続し、ソース
電極を第１電源ＶＤＤに接続したＰチャネルトランジス
タＴＰ９とから構成されている。

【００４４】また検知手段１２は、第１電源ＶＤＤに一
端を接続した抵抗Ｒ１２と、抵抗Ｒ１２の他端にソース
電極を、第２電源ＧＮＤにドレイン電極を、それぞれ接
続したＰチャネルトランジスタＴＰ１０と、Ｐチャネル
トランジスタＴＰ１０のソース電極に接続されるインバ
ータＩＶ１とから構成され、ＰチャネルトランジスタＴ
Ｐ１０のソース電極（パワーダウン信号ＰＤ’）をＮチ
ャネルトランジスタＴＮ８のゲート電極に接続し、イン
バータＩＶ１の出力（パワーダウン信号ＰＤ’＃）をＰ
チャネルトランジスタＴＰ９のゲート電極に接続してい
る。

【００４５】動作及びその効果は第３実施例とほぼ同様
である。第４実施例 図４（ａ）に本発明の第４実施例に係る演算増幅器を用
いた回路の回路図を示す。

【００４６】同図の回路はボルテージホロワになってお
り、第１または第３実施例における演算増幅器を同図の
ように構成することにより、演算増幅器（ＯＰ１）の正
相入力ｐｉｎが入力電圧範囲外（ＬＯＷ方向）になった
場合、本実施例の回路は、前述のように出力ｏｕｔがハ
イインピーダンスになり、演算増幅器（ＯＰ２，ＯＰ
３）も同様にパワーダウン状態になる。

【００４７】図４（ｂ）は、本実施例の回路のレイアウ
トパターンである。従来のもの（図５（ａ）と比較し
て、パワーダウン信号ＰＤの外部発生源からの供給が不
要であるので、パワーダウン信号の回路内での配線引き
延ばしが不要であり、回路のレイアウトサイズを縮小す
ることができる。第５実施例 図４（ｃ）に本発明の第５実施例に係る反転増幅器を用
いた回路の回路図を示す。第１または第２実施例の反転
増幅器を用いて構成、或いは、第３実施例の演算増幅器
を図４（ｃ）のように構成したものである。

【００４８】本実施例の回路では、第２実施例で示した
反転増幅回路の正相入力ｐｉｎに依存するバイアス電圧
発生手段１０を使用することにより、前述のように、演
算増幅器ＯＰ１の出力がハイインピーダンスになり、演
算増幅器（ＯＰ２，ＯＰ３）も同様にパワーダウン状態
になる。

【００４９】

【発明の効果】以上説明したように、本発明によれば、
逆相入力及び正相入力を入力して、第１電源及び第２電
源により動作する演算増幅器を、負帰還接続した反転増
幅器において、演算増幅器の正相入力を、演算増幅器の
正相入力側の入力トランジスタがＰチャネルトランジス
タの場合には、該正相入力を第２電源に、Ｎチャネルト
ランジスタの場合には、該正相入力を第１電源に、それ
ぞれ接続して、当該反転増幅器の電源電流を減少させる
こととしたので、パワーダウン動作のためのパワーダウ
ン信号配線引き延ばしが不要となり、レイアウトサイズ
を縮小し得る演算増幅器及び反転増幅器を提供すること
ができる。

【００５０】また、本発明によれば、逆相入力及び正相
入力を入力して、第１電源及び第２電源により動作する
演算増幅器を、負帰還接続した反転増幅器において、正
相入力電圧に依存して、演算増幅器にバイアス電圧を供
給するバイアス電圧発生手段により、演算増幅器の正相
入力電圧を第１電源または第２電源の電位に固定して、
バイアス電圧を下げ、当該反転増幅器の電源電流を減少
させることとしたので、パワーダウン動作のためのパワ
ーダウン信号配線引き延ばしが不要となり、レイアウト
サイズを縮小し得る、また安定したバイアス電圧供給の
可能な演算増幅器及び反転増幅器を提供することができ
る。

【００５１】また、本発明によれば、検知手段により、
当該演算増幅器の入力電圧を検知して、該入力電圧が所
定範囲を越える場合に、パワーダウン信号をアクティブ
にし、その時、パワーダウン回路は、当該演算増幅器を
パワーダウン状態にすることとし、入力電圧範囲を越す
（Ｌｏｗ方向）電圧が入力された場合、演算増幅器の出
力トランジスタがハイインピーダンスになり、パワーダ
ウン状態となるので、パワーダウン信号の外部発生源か
らの供給が不要となり、パワーダウン信号の配線引き延
ばしが不要となるため、結果として回路のレイアウトサ
イズを縮小し得る演算増幅器及び反転増幅器を提供する
ことができる。

【図面の簡単な説明】

【図１】図１（ａ）は本発明の第１実施例に係る反転増
幅器の回路図、図１（ｂ）は演算増幅器の回路図であ
る。

【図２】本発明の第２実施例に係る反転増幅器の回路図
である。

【図３】図３（ａ）は本発明の第３実施例に係る演算増
幅器の構成図、図３（ｂ）は第３実施例の演算増幅器の
変形例の回路図である。

【図４】図４（ａ）は本発明の第４実施例に係る演算増
幅器を用いた回路の回路図、図４（ｂ）は第４実施例の
回路のレイアウトパターン、図４（ｃ）は本発明の第５
実施例に係る反転増幅器を用いた回路の回路図である。

【図５】図５（ａ）は従来の演算増幅器を用いた集積回
路のレイアウトパターン、図５（ｂ）は従来の演算増幅
器の回路図である。

【符号の説明】

ＯＰ１〜ＯＰ３…演算増幅器（オペアンプ） ＴＮ１〜ＴＮ１１…Ｎチャネルトランジスタ ＴＰ１〜ＴＰ１０…Ｐチャネルトランジスタ Ｒ１〜Ｒ１２…抵抗 ｌｄ…負荷 １０…バイアス電圧発生手段 １１，１２…検知手段 ＩＶ１…インバータ ＶＤＤ…第１電源 ＧＮＤ…第２電源（接地電位） ｎｉｎ…逆相入力 ｐｉｎ…正相入力 ｏｕｔ…出力 ｂｉａｓ…バイアス（電圧） Ｎ１，Ｎ２…ノード ＰＤ，ＰＤ＃，ＰＤ’，ＰＤ’＃…パワーダウン信号 Ａｏｐ１〜Ａｏｐ４…オペアンプの配置領域 Ａｅｌｓｅ…他のブロック回路の配置領域 ＰＤｌ…パワーダウン信号の配線ライン ＶＤＤｌ…電源の配線ライン ＧＮＤｌ…接地電位ＧＮＤの配線ライン

Claims (9)

【特許請求の範囲】
1. 【請求項１】 逆相入力（ｎｉｎ）及び正相入力（ｐｉ
   ｎ）を入力して、第１電源（ＶＤＤ）及び第２電源（Ｇ
   ＮＤ）により動作する演算増幅器（ＯＰ１）を、負帰還
   接続した反転増幅器において、 前記演算増幅器（ＯＰ１）の正相入力（ｐｉｎ）を、前
   記第１電源（ＶＤＤ）または前記第２電源（ＧＮＤ）に
   接続して、当該反転増幅器の電源電流を減少させること
   を特徴とする反転増幅器。
2. 【請求項２】 前記反転増幅器は、前記演算増幅器（Ｏ
   Ｐ１）の正相入力（ｐｉｎ）側の入力トランジスタがＰ
   チャネルトランジスタの場合には、該正相入力（ｐｉ
   ｎ）を第２電源（ＶＤＤ）に、Ｎチャネルトランジスタ
   の場合には、該正相入力（ｐｉｎ）を第１電源（ＧＮ
   Ｄ）に、それぞれ接続することを特徴とする請求項１に
   記載の反転増幅器。
3. 【請求項３】 逆相入力（ｎｉｎ）及び正相入力（ｐｉ
   ｎ）を入力して、第１電源（ＶＤＤ）及び第２電源（Ｇ
   ＮＤ）により動作する演算増幅器（ＯＰ１）を、負帰還
   接続した反転増幅器において、 前記正相入力（ｐｉｎ）電圧に依存して、前記演算増幅
   器（ＯＰ１）にバイアス電圧（ｂｉａｓ）を供給するバ
   イアス電圧発生手段（１０）を有し、 前記バイアス電圧発生手段（１０）は、前記演算増幅器
   （ＯＰ１）の正相入力（ｐｉｎ）電圧を前記第１電源
   （ＶＤＤ）または前記第２電源（ＧＮＤ）の電位に固定
   して、前記バイアス電圧（ｂｉａｓ）を下げ、当該反転
   増幅器の電源電流を減少させることを特徴とする反転増
   幅器。
4. 【請求項４】 前記バイアス電圧発生手段（１０）は、
   前記正相入力（ｐｉｎ）に一端を接続した抵抗（Ｒ１
   １）と、前記抵抗（Ｒ１１）の他端にドレイン電極及び
   ゲート電極を、前記第２電源（ＧＮＤ）にソース電極
   を、それぞれ接続したバイアストランジスタ（ＴＮ１
   １）とを有することを特徴とする請求項３に記載の反転
   増幅器。
5. 【請求項５】 パワーダウン信号（ＰＤ及びＰＤ＃）が
   アクティブの時に当該演算増幅器をパワーダウン状態に
   するパワーダウン回路（ＴＰ８及びＴＮ９またはＴＮ８
   及びＴＰ９）を備える演算増幅器において、 当該演算増幅器の入力電圧を検知して、該入力電圧が所
   定範囲を越える場合に、前記パワーダウン信号（ＰＤ及
   びＰＤ＃）をアクティブにする検知手段（１１または１
   ２）を有することを特徴とする演算増幅器。
6. 【請求項６】 前記パワーダウン回路は、ドレイン電極
   をバイアス電圧（ｂｉａｓ）供給ラインに接続し、ソー
   ス電極を第２電源（ＧＮＤ）に接続したＮチャネルトラ
   ンジスタ（ＴＮ９）を有し、 前記検知手段（１１）は、第１電源（ＶＤＤ）に一端を
   接続した抵抗（Ｒ１２）と、前記抵抗（Ｒ１２）の他端
   にドレイン電極を、前記第２電源（ＧＮＤ）にソース電
   極を、それぞれ接続したＮチャネルトランジスタ（ＴＮ
   １０）とを有し、 前記Ｎチャネルトランジスタ（ＴＮ１０）のドレイン電
   極を前記Ｎチャネルトランジスタ（ＴＮ９）のゲート電
   極に接続したことを特徴とする請求項５に記載の演算増
   幅器。
7. 【請求項７】 前記パワーダウン回路は、ドレイン電極
   を出力トランジスタ（ＴＰ７）のゲート電極に接続し、
   ソース電極を第１電源（ＶＤＤ）に接続したＰチャネル
   トランジスタ（ＴＰ８）を有し、 前記検知手段（１１）は、第１電源（ＶＤＤ）に一端を
   接続した抵抗（Ｒ１２）と、前記抵抗（Ｒ１２）の他端
   にドレイン電極を、前記第２電源（ＧＮＤ）にソース電
   極を、それぞれ接続したＮチャネルトランジスタ（ＴＮ
   １０）と、前記Ｎチャネルトランジスタ（ＴＮ１０）の
   ドレイン電極に接続されるインバータ（ＩＶ１）とを有
   し、 前記インバータ（ＩＶ１）の出力を前記Ｐチャネルトラ
   ンジスタ（ＴＰ８）のゲート電極に接続したことを特徴
   とする請求項５または６に記載の演算増幅器。
8. 【請求項８】 前記パワーダウン回路は、ドレイン電極
   をバイアス電圧（ｂｉａｓ）供給ラインに接続し、ソー
   ス電極を第２電源（ＧＮＤ）に接続したＮチャネルトラ
   ンジスタ（ＴＮ８）を有し、 前記検知手段（１２）は、第１電源（ＶＤＤ）に一端を
   接続した抵抗（Ｒ１２）と、前記抵抗（Ｒ１２）の他端
   にソース電極を、前記第２電源（ＧＮＤ）にドレイン電
   極を、それぞれ接続したＰチャネルトランジスタ（ＴＰ
   １０）とを有し、 前記Ｐチャネルトランジスタ（ＴＰ１０）のソース電極
   を前記Ｎチャネルトランジスタ（ＴＮ８）のゲート電極
   に接続したことを特徴とする請求項５に記載の演算増幅
   器。
9. 【請求項９】 前記パワーダウン回路は、ドレイン電極
   を出力トランジスタ（ＴＰ７）のゲート電極に接続し、
   ソース電極を第１電源（ＶＤＤ）に接続したＰチャネル
   トランジスタ（ＴＰ９）を有し、 前記検知手段（１２）は、第１電源（ＶＤＤ）に一端を
   接続した抵抗（Ｒ１２）と、前記抵抗（Ｒ１２）の他端
   にソース電極を、前記第２電源（ＧＮＤ）にドレイン電
   極を、それぞれ接続したＰチャネルトランジスタ（ＴＰ
   １０）と、前記Ｐチャネルトランジスタ（ＴＰ１０）の
   ソース電極に接続されるインバータ（ＩＶ１）とを有
   し、 前記インバータ（ＩＶ１）の出力を前記Ｐチャネルトラ
   ンジスタ（ＴＰ９）のゲート電極に接続したことを特徴
   とする請求項５または８に記載の演算増幅器。