JPH0216610B2 - - Google Patents
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- JPH0216610B2 JPH0216610B2 JP58229755A JP22975583A JPH0216610B2 JP H0216610 B2 JPH0216610 B2 JP H0216610B2 JP 58229755 A JP58229755 A JP 58229755A JP 22975583 A JP22975583 A JP 22975583A JP H0216610 B2 JPH0216610 B2 JP H0216610B2
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- JP
- Japan
- Prior art keywords
- circuit
- output
- bias voltage
- transistor
- differential amplifier
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Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、CMOS LSIに好適に用いうる演算
増幅器に関するものである。
増幅器に関するものである。
アナログ回路を搭載するCMOS LSIでは演算
増幅器が主要な回路構成要素となる。またこのよ
うなLSIでは演算増幅器の消費電流は、LSI全体
の消費電流の大半を占める場合が多い。そこで回
路の低消費電力化を図るため、動作電流を制御す
るパワーダウン機能付きの演算増幅器がしばしば
用いられる。
増幅器が主要な回路構成要素となる。またこのよ
うなLSIでは演算増幅器の消費電流は、LSI全体
の消費電流の大半を占める場合が多い。そこで回
路の低消費電力化を図るため、動作電流を制御す
るパワーダウン機能付きの演算増幅器がしばしば
用いられる。
第１図に従来の演算増幅器の回路例を示す。同
図において、１は電源電圧（VDD）端子、２はグ
ランド（GND）端子、３は正相入力端子、４は
逆相入力端子、５はパワーダウン制御信号入力端
子、６は演算増幅器の出力端子、７はバイアス電
圧発生回路、８はバイアス電圧発生回路出力、９
は差動アンプ、１０は差動アンプ出力、１１はレ
ベルシフト回路、１２はレベルシフト回路出力、
１３は出力回路、１４は帰還回路である。また２
１，２３，２９，３０，３３，３５はそれぞれ演
算増幅器を構成するＰチヤネルMOSトランジス
タ（以下Pchトランジスタと呼ぶ）、２２，２４，
２５，２６，２７，２８，３１，３２，３４，３
６はそれぞれＮチヤネルMOSトランジスタ（以
下Nchトランジスタと呼ぶ）、３８は帰還容量で
ある。
図において、１は電源電圧（VDD）端子、２はグ
ランド（GND）端子、３は正相入力端子、４は
逆相入力端子、５はパワーダウン制御信号入力端
子、６は演算増幅器の出力端子、７はバイアス電
圧発生回路、８はバイアス電圧発生回路出力、９
は差動アンプ、１０は差動アンプ出力、１１はレ
ベルシフト回路、１２はレベルシフト回路出力、
１３は出力回路、１４は帰還回路である。また２
１，２３，２９，３０，３３，３５はそれぞれ演
算増幅器を構成するＰチヤネルMOSトランジス
タ（以下Pchトランジスタと呼ぶ）、２２，２４，
２５，２６，２７，２８，３１，３２，３４，３
６はそれぞれＮチヤネルMOSトランジスタ（以
下Nchトランジスタと呼ぶ）、３８は帰還容量で
ある。
パワーダウン制御信号入力端子５にハイレベル
すなわち電源電圧（VDD）が印加されると演算増
幅器の内部バイアス電流は所要の値となり、演算
増幅器は正常動作をする。一方入力端子５はロー
レベルすなわちグランド電圧が印加されると演算
増幅器の内部バイアス電流はMOSトランジスタ
がOFF状態となる程度に設定され、演算増幅器
としての機能を停止し、パワーダウン状態とな
る。
すなわち電源電圧（VDD）が印加されると演算増
幅器の内部バイアス電流は所要の値となり、演算
増幅器は正常動作をする。一方入力端子５はロー
レベルすなわちグランド電圧が印加されると演算
増幅器の内部バイアス電流はMOSトランジスタ
がOFF状態となる程度に設定され、演算増幅器
としての機能を停止し、パワーダウン状態とな
る。
まず演算増幅器としての動作について述べる。
正相入力端子３又は逆相入力端子４に信号が印加
されると、トランジスタ２６〜３０から構成され
るNchトランジスタ駆動形差動アンプ９により増
幅され、増幅された信号が差動アンプ出力１０に
得られる。トランジスタ３１〜３２から成るレベ
ルシフト回路１１はソースホロワを構成してお
り、差動アンプ出力１０の信号の直流レベルのみ
をシフトした信号がレベルシフト回路出力１２に
得られる。トランジスタ３３，３４から成る出力
回路１３はソース接地形のコンブリメンタリタイ
プの電圧増幅器であり、差動アンプ出力１０およ
びレベルシフト回路出力１２の信号を増幅するの
で出力端子６に演算増幅器出力が得られる。
正相入力端子３又は逆相入力端子４に信号が印加
されると、トランジスタ２６〜３０から構成され
るNchトランジスタ駆動形差動アンプ９により増
幅され、増幅された信号が差動アンプ出力１０に
得られる。トランジスタ３１〜３２から成るレベ
ルシフト回路１１はソースホロワを構成してお
り、差動アンプ出力１０の信号の直流レベルのみ
をシフトした信号がレベルシフト回路出力１２に
得られる。トランジスタ３３，３４から成る出力
回路１３はソース接地形のコンブリメンタリタイ
プの電圧増幅器であり、差動アンプ出力１０およ
びレベルシフト回路出力１２の信号を増幅するの
で出力端子６に演算増幅器出力が得られる。
一方出力６の信号の一部は帰還回路１４を介し
て差動アンプ出力１０に負帰還されるため、演算
増幅器は安定に動作する。帰還回路１４はトラン
ジスタ３５，３６からなる伝送ゲートと帰還容量
３８から構成され、伝送ゲートは帰還抵抗の役割
をはたす。以上述べたように本回路は２段増幅形
の演算増幅器として動作する。
て差動アンプ出力１０に負帰還されるため、演算
増幅器は安定に動作する。帰還回路１４はトラン
ジスタ３５，３６からなる伝送ゲートと帰還容量
３８から構成され、伝送ゲートは帰還抵抗の役割
をはたす。以上述べたように本回路は２段増幅形
の演算増幅器として動作する。
次にパワーダウン制御信号による動作状態の切
替動作について述べる。
替動作について述べる。
パワーダウン制御信号入力端子５にハイレベル
すなわち電源電圧VDDを印加すると、トランジス
タ２１がOFF、トランジスタ２２がONし、トラ
ンジスタ２３および２４のゲート電圧が同電位と
なる。このときトランジスタ２３，２４，２５は
通常のバイアス電圧発生回路として動作し、バイ
アス電圧発生回路出力８には演算増幅器が正常に
動作するために必要なバイアス電圧が得られる。
差動アンプ９のバイアス電流制御用トランジスタ
２６のゲート電圧に所要のバイアス電圧が印加さ
れ、差動アンプ９は正常に動作する。またレベル
シフト回路１１のバイアス電流制御用トランジス
タ３２のゲート電圧にも所要のバイアス電圧が印
加され、レベルシフト回路１１は正常に動作す
る。
すなわち電源電圧VDDを印加すると、トランジス
タ２１がOFF、トランジスタ２２がONし、トラ
ンジスタ２３および２４のゲート電圧が同電位と
なる。このときトランジスタ２３，２４，２５は
通常のバイアス電圧発生回路として動作し、バイ
アス電圧発生回路出力８には演算増幅器が正常に
動作するために必要なバイアス電圧が得られる。
差動アンプ９のバイアス電流制御用トランジスタ
２６のゲート電圧に所要のバイアス電圧が印加さ
れ、差動アンプ９は正常に動作する。またレベル
シフト回路１１のバイアス電流制御用トランジス
タ３２のゲート電圧にも所要のバイアス電圧が印
加され、レベルシフト回路１１は正常に動作す
る。
さらに出力回路１３には差動アンプ出力１０お
よびレベルシフト回路出力１２を介してバイアス
電圧が供給されるため、出力回路１３は正常に動
作する。このようにパワーダウン制御信号入力端
子５にハイレベルの信号が印加されると、演算増
幅器の内部バイアス電圧ならびにバイアス電流が
所要の値に設定され、演算増幅器は正常に動作す
ることになる。
よびレベルシフト回路出力１２を介してバイアス
電圧が供給されるため、出力回路１３は正常に動
作する。このようにパワーダウン制御信号入力端
子５にハイレベルの信号が印加されると、演算増
幅器の内部バイアス電圧ならびにバイアス電流が
所要の値に設定され、演算増幅器は正常に動作す
ることになる。
一方パワーダウン制御信号入力端子５にローレ
ベルすなわちグランド電圧を印加すると、トラン
ジスタ２１がON、トランジスタ２２がOFFし、
トランジスタ２３のゲート電圧がVDDと同電位と
なるのでトランジスタ２３はOFFする。このた
めバイアス電圧発生回路７を構成するトランジス
タ２５もOFFし、バイアス電圧発生回路出力８
にはNchトランジスタがOFFするために必要な
ゲート・ソース間電圧が得られる。差動アンプ９
を構成するNchトランジスタ２６は差動アンプ９
のバイアス電流を設定するトランジスタであり、
バイアス電圧発生回路出力８からバイアス電圧が
供給されているためOFFする。
ベルすなわちグランド電圧を印加すると、トラン
ジスタ２１がON、トランジスタ２２がOFFし、
トランジスタ２３のゲート電圧がVDDと同電位と
なるのでトランジスタ２３はOFFする。このた
めバイアス電圧発生回路７を構成するトランジス
タ２５もOFFし、バイアス電圧発生回路出力８
にはNchトランジスタがOFFするために必要な
ゲート・ソース間電圧が得られる。差動アンプ９
を構成するNchトランジスタ２６は差動アンプ９
のバイアス電流を設定するトランジスタであり、
バイアス電圧発生回路出力８からバイアス電圧が
供給されているためOFFする。
したがつて差動アンプ９を流れる電流は数pA
〜数十pAとMOSトランジスタ個有のリーク電流
程度に設定され、差動アンプ９はパワーダウン状
態に設定される。同様にレベルシフト回路１１の
バイアス電流を設定するNchトランジスタ３２も
OFFするため、レベルシフト回路１１はパワー
ダウン状態となる。
〜数十pAとMOSトランジスタ個有のリーク電流
程度に設定され、差動アンプ９はパワーダウン状
態に設定される。同様にレベルシフト回路１１の
バイアス電流を設定するNchトランジスタ３２も
OFFするため、レベルシフト回路１１はパワー
ダウン状態となる。
しかしながら出力回路１３はソース接地形のコ
ンプリメンタリタイプの電圧増幅器であり、Pch
トランジスタ３３のバイアス電圧は差動アンプ出
力１０から、又NChトランジスタ３４のバイア
ス電圧はレベルシフト回路出力１２から供給され
る。この場合、差動アンプ９を構成するPchトラ
ンジスタ３０はOFF状態となるが、トランジス
タ３０のドレーン・ソース間の電圧降下があるた
め差動アンプ出力１０には出力回路１３を構成す
るPchトランジスタ３３をOFFするために十分な
バイアス電圧が得られない。
ンプリメンタリタイプの電圧増幅器であり、Pch
トランジスタ３３のバイアス電圧は差動アンプ出
力１０から、又NChトランジスタ３４のバイア
ス電圧はレベルシフト回路出力１２から供給され
る。この場合、差動アンプ９を構成するPchトラ
ンジスタ３０はOFF状態となるが、トランジス
タ３０のドレーン・ソース間の電圧降下があるた
め差動アンプ出力１０には出力回路１３を構成す
るPchトランジスタ３３をOFFするために十分な
バイアス電圧が得られない。
同様にレベルシフト回路１１を構成するNchト
ランジスタ３２はOFF状態となるが、トランジ
スタ３２のドレーン・ソース間の電圧降下がある
ため、レベルシフト回路出力１２には出力回路１
３を構成するNchトランジスタ３４をOFFする
ために十分なバイアス電圧が得られない。このた
め出力回路１３を構成する各トランジスタには数
μA〜数十μA程度の電流が流れることになり、出
力回路１３は完全にOFF状態とならない。
ランジスタ３２はOFF状態となるが、トランジ
スタ３２のドレーン・ソース間の電圧降下がある
ため、レベルシフト回路出力１２には出力回路１
３を構成するNchトランジスタ３４をOFFする
ために十分なバイアス電圧が得られない。このた
め出力回路１３を構成する各トランジスタには数
μA〜数十μA程度の電流が流れることになり、出
力回路１３は完全にOFF状態とならない。
以上述べたように従来の演算増幅器の場合、パ
ワーダウン時に差動アンプ９およびレベルシフト
回路１１をOFF状態にできるが、出力回路１３
を完全にOFF状態に設定することができず、従
つて消費電流をその分、低減できないという欠点
があつた。
ワーダウン時に差動アンプ９およびレベルシフト
回路１１をOFF状態にできるが、出力回路１３
を完全にOFF状態に設定することができず、従
つて消費電流をその分、低減できないという欠点
があつた。
本発明は、上述の如き従来技術の欠点を除去す
るためになされたものであり、従つて本発明の目
的は、パワーダウン時において出力回路をも完全
にOFF状態に設定することのでき、それだけ消
費電流を更に低域できる演算増幅器を提供するこ
とにある。
るためになされたものであり、従つて本発明の目
的は、パワーダウン時において出力回路をも完全
にOFF状態に設定することのでき、それだけ消
費電流を更に低域できる演算増幅器を提供するこ
とにある。
本発明の要点は、差動アンプと、該アンプの出
力の直流レベルをシフトして出力するレベルシフ
ト回路と、前記アンプの出力および前記レベルシ
フト回路の出力を増幅して出力する出力回路と、
該出力回路の出力の一部を前記差動アンプの出力
側へ負帰還する帰還回路と、パワーダウン制御信
号入力により可変されるバイアス供給電圧を前記
差動アンプおよびレベルシフト回路へバイアス電
圧として供給するバイアス電圧発生回路とを有し
て成る演算増幅器において、 MOSトランジスタから成る出力回路用バイア
ス電圧制御回路を設け、該制御回路のバイアス入
力端子に前記パワーダウン制御信号入力を接続
し、ＰチヤネルおよびＮチヤネルのMOSトラン
ジスタから成るコンプリメンタリタイプのソース
接地形として構成された前記出力回路における一
つのMOSトランジスタのゲート端子に前記制御
回路の出力を接続した点になる。
力の直流レベルをシフトして出力するレベルシフ
ト回路と、前記アンプの出力および前記レベルシ
フト回路の出力を増幅して出力する出力回路と、
該出力回路の出力の一部を前記差動アンプの出力
側へ負帰還する帰還回路と、パワーダウン制御信
号入力により可変されるバイアス供給電圧を前記
差動アンプおよびレベルシフト回路へバイアス電
圧として供給するバイアス電圧発生回路とを有し
て成る演算増幅器において、 MOSトランジスタから成る出力回路用バイア
ス電圧制御回路を設け、該制御回路のバイアス入
力端子に前記パワーダウン制御信号入力を接続
し、ＰチヤネルおよびＮチヤネルのMOSトラン
ジスタから成るコンプリメンタリタイプのソース
接地形として構成された前記出力回路における一
つのMOSトランジスタのゲート端子に前記制御
回路の出力を接続した点になる。
〔発明の実施例〕
次に図を参照して装置の一実施例を説明する。
第２図は本発明の一実施例を示す回路図であ
る。同図において、１は電源電圧（VDD）端子、
２はグランド（GND）端子、３は正相入力端子、
４は逆相入力端子、５はパワーダウン制御信号入
力端子、６は演算増幅器の出力端子、７はバイア
ス電圧発生回路、８はバイアス電圧発生回路出
力、９は差動アンプ、１０は差動アンプ出力、１
１はレベルシフト回路、１２はレベルシフト回路
出力、１３は出力回路、１４は帰還回路、１５は
出力回路用バイアス電圧制御回路である。
る。同図において、１は電源電圧（VDD）端子、
２はグランド（GND）端子、３は正相入力端子、
４は逆相入力端子、５はパワーダウン制御信号入
力端子、６は演算増幅器の出力端子、７はバイア
ス電圧発生回路、８はバイアス電圧発生回路出
力、９は差動アンプ、１０は差動アンプ出力、１
１はレベルシフト回路、１２はレベルシフト回路
出力、１３は出力回路、１４は帰還回路、１５は
出力回路用バイアス電圧制御回路である。
２１，２３，２９，３０，３３，３５，３７は
それぞれ演算増幅器を構成するＰチヤネルMOS
トランジスタ（以下Pchトランジスタと呼ぶ）、
２２，２４，２５，２６，２７，２８，３１，３
２，３４，３６はそれぞれＮチヤネルMOSトラ
ンジスタ（以下Nchトランジスタと呼ぶ）、３８
は帰還容量である。
それぞれ演算増幅器を構成するＰチヤネルMOS
トランジスタ（以下Pchトランジスタと呼ぶ）、
２２，２４，２５，２６，２７，２８，３１，３
２，３４，３６はそれぞれＮチヤネルMOSトラ
ンジスタ（以下Nchトランジスタと呼ぶ）、３８
は帰還容量である。
本発明の特徴は出力回路用バイアス電圧制御回
路１５にあり、本回路が付加されている点を除け
ば第２図の回路構成は第１図の構成と同一であ
る。
路１５にあり、本回路が付加されている点を除け
ば第２図の回路構成は第１図の構成と同一であ
る。
パワーダウン制御信号入力端子５はハイレベル
信号が印加されると出力回路用バイアス電圧制御
回路１５を構成するPchトランジスタ３７はOFF
する。このときトランジスタ３７は差動アンプ出
力１０に影響を与えないので、トランジスタ３７
が付加されていない状態、すなわち第１図の回路
構成と同一とみなすことができ、演算増幅器は正
常に動作する。
信号が印加されると出力回路用バイアス電圧制御
回路１５を構成するPchトランジスタ３７はOFF
する。このときトランジスタ３７は差動アンプ出
力１０に影響を与えないので、トランジスタ３７
が付加されていない状態、すなわち第１図の回路
構成と同一とみなすことができ、演算増幅器は正
常に動作する。
パワーダウン制御信号入力端子５にローレベル
信号が印加されるとPchチヤネルトランジスタ１
５がONし、差動アンプ出力１０は電源電圧VDD
と同電位となる。このとき出力回路１３を構成す
るPchトランジスタ３３がOFFするので、出力回
路１３はこれをパワーダウン状態にすることがで
きる。また差動アンプ９およびレベルシフト回路
１１は第１図の動作説明で述べたようにバイアス
電圧発生回路７によりパワーダウン状態となる。
このため本発明による演算増幅器では回路全体を
確実にパワーダウン状態に設定することができ
る。
信号が印加されるとPchチヤネルトランジスタ１
５がONし、差動アンプ出力１０は電源電圧VDD
と同電位となる。このとき出力回路１３を構成す
るPchトランジスタ３３がOFFするので、出力回
路１３はこれをパワーダウン状態にすることがで
きる。また差動アンプ９およびレベルシフト回路
１１は第１図の動作説明で述べたようにバイアス
電圧発生回路７によりパワーダウン状態となる。
このため本発明による演算増幅器では回路全体を
確実にパワーダウン状態に設定することができ
る。
以上述べたように本発明による演算増幅器で
は、出力回路用バイアス電圧制御回路を有するた
め、パワーダウン時において差動アンプ、レベル
シフト回路と同様に出力回路のバイアス電流を数
pA〜数十pAとMOSトランジスタ個有のリーク
電流程度に設定することができる。したがつてパ
ワーダウン時における演算増幅全体の消費電流を
従来より著しく低減することができるという利点
がある。
は、出力回路用バイアス電圧制御回路を有するた
め、パワーダウン時において差動アンプ、レベル
シフト回路と同様に出力回路のバイアス電流を数
pA〜数十pAとMOSトランジスタ個有のリーク
電流程度に設定することができる。したがつてパ
ワーダウン時における演算増幅全体の消費電流を
従来より著しく低減することができるという利点
がある。
第１図は従来の演算増幅器を示す回路図、第２
図は本発明の一実施例を示す回路図、である。 符号説明、１……電源電圧端子、２……グラン
ド端子、３……正相入力端子、４……逆相入力端
子、５……パワーダウン制御信号入力端子、６…
…出力端子、７……バイアス電圧発生回路、８…
…バイアス電圧発生回路出力、９……差動アン
プ、１０……差動アンプ出力、１１……レベルシ
フト回路、１２……レベルシフト回路出力、１３
……出力回路、１４……帰還回路、１５……出力
回路用バイアス電圧制御回路、２１，２３，２
９，３０，３３，３５，３７……Ｐチヤネル
MOSトランジスタ、２２，２４，２５，２６，
２７，２８，３１，３２，３４，３６……Ｎチヤ
ネルMOSトランジスタ、３８……帰還容量。
図は本発明の一実施例を示す回路図、である。 符号説明、１……電源電圧端子、２……グラン
ド端子、３……正相入力端子、４……逆相入力端
子、５……パワーダウン制御信号入力端子、６…
…出力端子、７……バイアス電圧発生回路、８…
…バイアス電圧発生回路出力、９……差動アン
プ、１０……差動アンプ出力、１１……レベルシ
フト回路、１２……レベルシフト回路出力、１３
……出力回路、１４……帰還回路、１５……出力
回路用バイアス電圧制御回路、２１，２３，２
９，３０，３３，３５，３７……Ｐチヤネル
MOSトランジスタ、２２，２４，２５，２６，
２７，２８，３１，３２，３４，３６……Ｎチヤ
ネルMOSトランジスタ、３８……帰還容量。
Claims (1)
- 【特許請求の範囲】 １ 差動アンプと、該アンプの出力の直流レベル
をシフトして出力するレベルシフト回路と、前記
アンプの出力および前記レベルシフト回路の出力
を増幅して出力する出力回路と、該出力回路の出
力の一部を前記差動アンプの出力側へ負帰還する
帰還回路と、パワーダウン制御信号入力により可
変されるバイアス供給電圧を前記差動アンプおよ
びレベルシフト回路へバイアス電圧として供給す
るバイアス電圧発生回路とを有して成る演算増幅
器において、 MOSトランジスタから成る出力回路用バイア
ス電圧制御回路を設け、該制御回路のバイアス入
力端子に前記パワーダウン制御信号入力を接続
し、ＰチヤネルおよびＮチヤネルのMOSトラン
ジスタから成るコンプリメンタリタイプのソース
接地形として構成された前記出力回路における一
つのMOSトランジスタのゲート端子に前記制御
回路の出力を接続したことを特徴とする演算増幅
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58229755A JPS60123114A (ja) | 1983-12-07 | 1983-12-07 | 演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58229755A JPS60123114A (ja) | 1983-12-07 | 1983-12-07 | 演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60123114A JPS60123114A (ja) | 1985-07-01 |
| JPH0216610B2 true JPH0216610B2 (ja) | 1990-04-17 |
Family
ID=16897170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58229755A Granted JPS60123114A (ja) | 1983-12-07 | 1983-12-07 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60123114A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH059021U (ja) * | 1991-07-11 | 1993-02-05 | アルパイン株式会社 | 車載用音響装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2665754B2 (ja) * | 1987-12-21 | 1997-10-22 | セイコー電子工業株式会社 | 増幅回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6035627B2 (ja) * | 1977-04-26 | 1985-08-15 | セイコーエプソン株式会社 | 電圧検出回路 |
-
1983
- 1983-12-07 JP JP58229755A patent/JPS60123114A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH059021U (ja) * | 1991-07-11 | 1993-02-05 | アルパイン株式会社 | 車載用音響装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60123114A (ja) | 1985-07-01 |
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