JPH07193481A - ドライバ回路 - Google Patents
ドライバ回路Info
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- JPH07193481A JPH07193481A JP6273833A JP27383394A JPH07193481A JP H07193481 A JPH07193481 A JP H07193481A JP 6273833 A JP6273833 A JP 6273833A JP 27383394 A JP27383394 A JP 27383394A JP H07193481 A JPH07193481 A JP H07193481A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0828—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in composite switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/689—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit
- H03K17/691—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit using transformer coupling
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electronic Switches (AREA)
- Inverter Devices (AREA)
- Power Conversion In General (AREA)
- Coils Or Transformers For Communication (AREA)
Abstract
(57)【要約】
【目的】 信号伝送遅延時間を短くすることができ、信
号クロック周波数帯域が広く、動作の安定性がより高い
ドライバ回路を提供する。 【構成】 パワー出力部を駆動するドライバ回路１０
は、パワー出力部を駆動するパワードライバ２０と、入
力部９０を有する駆動回路４０であってパワードライバ
２０を駆動する駆動回路４０と、電圧供給部３０とを備
えている。入力部９０は、入力信号が供給される手段Ｔ
Ｒ１を備え、電圧供給部３０は、手段ＴＲ１のコモンと
コモンが共通でない手段ＴＲ２であって電力を供給する
手段ＴＲ２を備えている。ドライバ回路により、信号伝
播遅延を短くすることができ、ドライバ回路をコンパク
トに小さくすることができ、クロック周波数のバンド幅
を広くする。
号クロック周波数帯域が広く、動作の安定性がより高い
ドライバ回路を提供する。 【構成】 パワー出力部を駆動するドライバ回路１０
は、パワー出力部を駆動するパワードライバ２０と、入
力部９０を有する駆動回路４０であってパワードライバ
２０を駆動する駆動回路４０と、電圧供給部３０とを備
えている。入力部９０は、入力信号が供給される手段Ｔ
Ｒ１を備え、電圧供給部３０は、手段ＴＲ１のコモンと
コモンが共通でない手段ＴＲ２であって電力を供給する
手段ＴＲ２を備えている。ドライバ回路により、信号伝
播遅延を短くすることができ、ドライバ回路をコンパク
トに小さくすることができ、クロック周波数のバンド幅
を広くする。
Description
【０００１】
【産業上の利用分野】本発明は、電力出力部のためのド
ライバ回路に関する。用いられた電力出力部はトリガク
ロック周波数が高いパワーＭＯＳＦＥＴか、あるいは、
大電力を高速にスイッチングするスイッチングモードで
動作し、電力消費ができる限り小さいパワーＩＧＴＢの
いずれかである。このようなドライバ回路は周知であ
り、工場で採用されている。基本的には、本発明は、Ｆ
ＥＴ入力を有する任意の電力出力部として用いることが
できる。
ライバ回路に関する。用いられた電力出力部はトリガク
ロック周波数が高いパワーＭＯＳＦＥＴか、あるいは、
大電力を高速にスイッチングするスイッチングモードで
動作し、電力消費ができる限り小さいパワーＩＧＴＢの
いずれかである。このようなドライバ回路は周知であ
り、工場で採用されている。基本的には、本発明は、Ｆ
ＥＴ入力を有する任意の電力出力部として用いることが
できる。
【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たるドイツ国特許出願第Ｐ４３ ３８ ０８３．
２号の明細書の記載に基づくものであって、当該ドイツ
国特許出願の番号を参照することによって当該ドイツ国
特許出願の明細書の記載内容が本明細書の一部分を構成
するものとする。
の基礎たるドイツ国特許出願第Ｐ４３ ３８ ０８３．
２号の明細書の記載に基づくものであって、当該ドイツ
国特許出願の番号を参照することによって当該ドイツ国
特許出願の明細書の記載内容が本明細書の一部分を構成
するものとする。
【０００３】
【従来の技術】慣用のドライバ回路には次のような問題
点がある。すなわち、ドライバ回路の入力接続とドライ
バ回路の出力接続の間の遅延時間が比較的長く、干渉時
の応答時間が比較的長く、最小"0" 禁止時間を充分短く
調整することができず、クロック周波数のデュティサイ
クルレンジが有限であるという問題点がある。
点がある。すなわち、ドライバ回路の入力接続とドライ
バ回路の出力接続の間の遅延時間が比較的長く、干渉時
の応答時間が比較的長く、最小"0" 禁止時間を充分短く
調整することができず、クロック周波数のデュティサイ
クルレンジが有限であるという問題点がある。
【０００４】ドイツ国出願公告ＤＥ ３６ １１４ ８
３２ Ｃ２号には、入力コイルのコモンと、出力コイル
のコモンが共通でなく、出力コイルは入力コイルから離
間してあってスイッチング動作をし、ディジタル入力信
号から出力信号を生成する信号伝送回路が記載されてい
る。入力コイルと出力コイルは、入力信号に応じた出力
信号が出力コイルの端子に供給されるように離間されて
いる。この回路は充分な電力を供給し、同時に、スイッ
チング動作回数が少ない。
３２ Ｃ２号には、入力コイルのコモンと、出力コイル
のコモンが共通でなく、出力コイルは入力コイルから離
間してあってスイッチング動作をし、ディジタル入力信
号から出力信号を生成する信号伝送回路が記載されてい
る。入力コイルと出力コイルは、入力信号に応じた出力
信号が出力コイルの端子に供給されるように離間されて
いる。この回路は充分な電力を供給し、同時に、スイッ
チング動作回数が少ない。
【０００５】ドイツ国出願公開ＤＥ ２９ １２ ６９
３ Ａ１には、パルスから電位を分離するための変圧器
を用いたバッファアンプが記載されている。バッファア
ンプは供給電流と信号電流を正確に分離するように設計
されている。
３ Ａ１には、パルスから電位を分離するための変圧器
を用いたバッファアンプが記載されている。バッファア
ンプは供給電流と信号電流を正確に分離するように設計
されている。
【０００６】ドイツ国出願公開ＤＥ ２１ ０３ ０９
１ Ａ１には、トランジスタ・チョッパ・モジュレータ
が記載されており、このモジュレータは、干渉を最小に
するため、変圧器のコアに１次巻線と２次巻線が互いに
近接させて捲いてある。前記モジュレータでは疑似信号
は生じない。
１ Ａ１には、トランジスタ・チョッパ・モジュレータ
が記載されており、このモジュレータは、干渉を最小に
するため、変圧器のコアに１次巻線と２次巻線が互いに
近接させて捲いてある。前記モジュレータでは疑似信号
は生じない。
【０００７】ドイツ国出願ＤＥ ２５ ２５ ７４１
Ｂ２号には、変圧器のコアに、１次巻線と２次巻線を２
本の撚線(entwined wire) として捲いてあり、かえって
複雑になった変圧器を備えたクロックパルスシステムが
記載されている。記載されている編成により、タイミン
グをとった２つの互いに対称のパルス信号を生成し分配
することができ、これらのパルス信号はＤＣ成分がな
い。
Ｂ２号には、変圧器のコアに、１次巻線と２次巻線を２
本の撚線(entwined wire) として捲いてあり、かえって
複雑になった変圧器を備えたクロックパルスシステムが
記載されている。記載されている編成により、タイミン
グをとった２つの互いに対称のパルス信号を生成し分配
することができ、これらのパルス信号はＤＣ成分がな
い。
【０００８】Patent Abstract of Japan, Sect.E, vol.
2 (1978) No.145 (E-75)、すなわち、特公昭53-112048
号には、１以上の巻線を有し、サンプルホールド回路を
有し、コアが飽和した変圧器により、干渉のないアナロ
グ出力信号を供給する信号分離回路が記載されている。
2 (1978) No.145 (E-75)、すなわち、特公昭53-112048
号には、１以上の巻線を有し、サンプルホールド回路を
有し、コアが飽和した変圧器により、干渉のないアナロ
グ出力信号を供給する信号分離回路が記載されている。
【０００９】Patent Abstract of Japan, Sect.E, vol.
6 (1982) No.205 (E-136) 、すなわち、特開昭57-11360
6 号には、制御手段に信号を転送するのに用いられる非
接地増幅回路が記載されている。サンプリング期間と位
相は励磁電流がゼロになるように調整される。このよう
に調整することにより、変圧器と簡単な回路を用いて精
度を高くすることができる。
6 (1982) No.205 (E-136) 、すなわち、特開昭57-11360
6 号には、制御手段に信号を転送するのに用いられる非
接地増幅回路が記載されている。サンプリング期間と位
相は励磁電流がゼロになるように調整される。このよう
に調整することにより、変圧器と簡単な回路を用いて精
度を高くすることができる。
【００１０】Patent Abstract of Japan, Sect.E, vol.
12 (1988) No.124 (E-601)、すなわち、特開昭62-25070
4 号に非接地型電圧検知器が示されている。この電圧検
知記は、部品点数は少ないが、回路の信頼性が向上して
いる。インバータの出力信号を、接地型増幅器を駆動す
る駆動信号として直接用いている。
12 (1988) No.124 (E-601)、すなわち、特開昭62-25070
4 号に非接地型電圧検知器が示されている。この電圧検
知記は、部品点数は少ないが、回路の信頼性が向上して
いる。インバータの出力信号を、接地型増幅器を駆動す
る駆動信号として直接用いている。
【００１１】そのため、本発明の目的は、信号伝送遅延
時間を短くすることができ、信号クロック周波数帯域が
広く、動作の安定性がより高いドライバ回路を提供する
ことにある。
時間を短くすることができ、信号クロック周波数帯域が
広く、動作の安定性がより高いドライバ回路を提供する
ことにある。
【００１２】
【課題を解決するための手段】電圧供給部により供給さ
れた動作電圧が予め定めた値未満になると、低電圧検知
部はパワードライバの駆動を禁止するので、パワー出力
部を駆動するための駆動信号は、常に、後者が線形な動
作状態に到達しないようにされる。
れた動作電圧が予め定めた値未満になると、低電圧検知
部はパワードライバの駆動を禁止するので、パワー出力
部を駆動するための駆動信号は、常に、後者が線形な動
作状態に到達しないようにされる。
【００１３】パワードライバの駆動を禁止する大電流検
知部を用いて、パワー出力部の（ＭＯＳＦＥＴ出力部に
関しては）ドレイン−ソース電圧か、あるいは、（ＩＧ
ＢＴ出力部に関しては）コレクタ電圧が予め定めた値を
超えたとき、パワー出力部がオーバロードすることがな
いようにして、効率的に、パワー出力部が故障しないよ
うにする。
知部を用いて、パワー出力部の（ＭＯＳＦＥＴ出力部に
関しては）ドレイン−ソース電圧か、あるいは、（ＩＧ
ＢＴ出力部に関しては）コレクタ電圧が予め定めた値を
超えたとき、パワー出力部がオーバロードすることがな
いようにして、効率的に、パワー出力部が故障しないよ
うにする。
【００１４】入力部は、駆動信号を供給する高周波信号
伝送用の変圧器を備えている。この変圧器により、駆動
の下限はＤＣ信号範囲であり、その上限はＭＨｚの範囲
である。このような変圧器により、デューティサイクル
が０％−１００％である入力信号を伝送することができ
る。
伝送用の変圧器を備えている。この変圧器により、駆動
の下限はＤＣ信号範囲であり、その上限はＭＨｚの範囲
である。このような変圧器により、デューティサイクル
が０％−１００％である入力信号を伝送することができ
る。
【００１５】高速動作をするパワー素子を用いて、干渉
を禁止するため、変圧器は１次側および／または２次側
がシールドされている。このようにシールドした変圧器
は、特に、ラジアル方向にスロットを設けた金属層を有
する（ドーナツ型の）リングコアにすることができ、本
発明に係るドライバ回路の駆動回路は、遅延することな
く、駆動信号を供給することができる駆動信号をストア
するメモリを備えており、できる限り小さい駆動用変圧
器を備えている。このメモリは、レベルが制御される２
つのインバータにより構成されたフリップフロップであ
るのが好ましい。
を禁止するため、変圧器は１次側および／または２次側
がシールドされている。このようにシールドした変圧器
は、特に、ラジアル方向にスロットを設けた金属層を有
する（ドーナツ型の）リングコアにすることができ、本
発明に係るドライバ回路の駆動回路は、遅延することな
く、駆動信号を供給することができる駆動信号をストア
するメモリを備えており、できる限り小さい駆動用変圧
器を備えている。このメモリは、レベルが制御される２
つのインバータにより構成されたフリップフロップであ
るのが好ましい。
【００１６】好ましい実施態様では、電圧供給部は、高
周波電力を供給することができる電力を伝送するための
変圧器を備えている。高周波電力を供給するようになっ
ているので、非常に小さい変圧器を用いることができ、
他方、ドライバ回路に充分な電圧を供給することができ
る。
周波電力を供給することができる電力を伝送するための
変圧器を備えている。高周波電力を供給するようになっ
ているので、非常に小さい変圧器を用いることができ、
他方、ドライバ回路に充分な電圧を供給することができ
る。
【００１７】充分な電圧の供給は、０．５ＭＨｚないし
５ＭＨｚ（１．５ＭＨｚが好ましい）の範囲の周波数を
有する電力信号を変圧器が伝送したときに行われる。
５ＭＨｚ（１．５ＭＨｚが好ましい）の範囲の周波数を
有する電力信号を変圧器が伝送したときに行われる。
【００１８】個々の電力信号は方形のパルス列が好まし
く、このパルス列は発振器により駆動される増幅部によ
り、変圧器に供給される。
く、このパルス列は発振器により駆動される増幅部によ
り、変圧器に供給される。
【００１９】変圧器は１次側および／または２次側がシ
ールドされており、干渉が小さく、電力が供給される。
その上、このように設計された変圧器により、本発明で
は、隣接するスイッチング回路には、駆動信号に起因す
る干渉信号が侵入しない。実際には、この変圧器はセッ
トアップと構造が入力部の変圧器と同一である。
ールドされており、干渉が小さく、電力が供給される。
その上、このように設計された変圧器により、本発明で
は、隣接するスイッチング回路には、駆動信号に起因す
る干渉信号が侵入しない。実際には、この変圧器はセッ
トアップと構造が入力部の変圧器と同一である。
【００２０】パワー出力部を（より高温で）できる限り
干渉することなく動作させるのは、駆動信号が正のレベ
ルと負のレベルの間を行ったり来りするときに、有効で
ある。このため、電圧供給部は正の電圧と負の電圧を供
給する必要がある。例えば、レギュレータ １２Ｖ 電
流源に接続された、本発明に係るドライバ回路を動作さ
せることも可能である。というのは、必要な動作電圧レ
ベルはレギュレータから特定の電圧供給部により生成さ
れるからである。これは、モービルユース（電気駆動の
乗り物等）に特に有効である。
干渉することなく動作させるのは、駆動信号が正のレベ
ルと負のレベルの間を行ったり来りするときに、有効で
ある。このため、電圧供給部は正の電圧と負の電圧を供
給する必要がある。例えば、レギュレータ １２Ｖ 電
流源に接続された、本発明に係るドライバ回路を動作さ
せることも可能である。というのは、必要な動作電圧レ
ベルはレギュレータから特定の電圧供給部により生成さ
れるからである。これは、モービルユース（電気駆動の
乗り物等）に特に有効である。
【００２１】低電圧検知部は調整可能なヒシスリシス曲
線を有する比較器を備えているのが好ましい。比較器を
備えていると、装置全体（パワー出力部を有するドライ
バ回路）を広い範囲で安全に動作させることができる。
線を有する比較器を備えているのが好ましい。比較器を
備えていると、装置全体（パワー出力部を有するドライ
バ回路）を広い範囲で安全に動作させることができる。
【００２２】この比較器は、特に、インバータが直列に
接続されており、ループバックされている。この比較器
の出力端子には、予め定めた降伏電圧（ツェナー電圧）
を有するツェナーダイオードが接続されている。
接続されており、ループバックされている。この比較器
の出力端子には、予め定めた降伏電圧（ツェナー電圧）
を有するツェナーダイオードが接続されている。
【００２３】このように構成された比較器の特徴は、Ｃ
ＭＯＳインバータの場合、スイッチングポイントに到達
すると直ちに、インバータはスイッチングモードでなく
なるが、線形モードになる点にある。その結果、電流消
費が著しく増大（約３５ｍＡ）する。スイッチングポイ
ントでは、動作電圧が上昇したとき、さらに、電力が供
給される。この比較器は、動作電圧が前記負荷に対して
さらに増大する場合に、トグル動作を行う。その結果、
駆動信号はイネーブルにされる。同時に、比較器の電流
消費が再び１ｍＡに降下する。干渉がある場合には、回
路の電流消費が増大するので、さらに、電圧が降下し、
その結果、スイッチングポイントに、さらに急速である
が安全に到達する。スイッチングポイントを超えた場合
には、電流消費は正規の値（ＩＣ４の場合は約１ｍＡ）
に戻る。
ＭＯＳインバータの場合、スイッチングポイントに到達
すると直ちに、インバータはスイッチングモードでなく
なるが、線形モードになる点にある。その結果、電流消
費が著しく増大（約３５ｍＡ）する。スイッチングポイ
ントでは、動作電圧が上昇したとき、さらに、電力が供
給される。この比較器は、動作電圧が前記負荷に対して
さらに増大する場合に、トグル動作を行う。その結果、
駆動信号はイネーブルにされる。同時に、比較器の電流
消費が再び１ｍＡに降下する。干渉がある場合には、回
路の電流消費が増大するので、さらに、電圧が降下し、
その結果、スイッチングポイントに、さらに急速である
が安全に到達する。スイッチングポイントを超えた場合
には、電流消費は正規の値（ＩＣ４の場合は約１ｍＡ）
に戻る。
【００２４】好ましい実施例では、電圧供給部により供
給される動作電圧の１つが予め定めた値未満になると、
低電圧検知部は駆動回路をディセーブルにする信号を出
力する。
給される動作電圧の１つが予め定めた値未満になると、
低電圧検知部は駆動回路をディセーブルにする信号を出
力する。
【００２５】大電流検知部は、パワー出力部のドレイン
−ソース電圧、またはコレクタ電圧が予め値を超えたと
き、駆動回路をディセーブルにする禁止信号を出力信号
を出力するインバータを備えているのが好ましい。
−ソース電圧、またはコレクタ電圧が予め値を超えたと
き、駆動回路をディセーブルにする禁止信号を出力信号
を出力するインバータを備えているのが好ましい。
【００２６】特に、インバータは禁止信号を、この場合
は、入力部のメモリに供給する。
は、入力部のメモリに供給する。
【００２７】大電流検知部はその入力側にＲＣ回路網を
有し、スイッチオンされたとき、このＲＣ回路網によ
り、大電流検知部の応答を遅延させる。このように構成
したので、パワー出力部全体を導通させることができ
る。
有し、スイッチオンされたとき、このＲＣ回路網によ
り、大電流検知部の応答を遅延させる。このように構成
したので、パワー出力部全体を導通させることができ
る。
【００２８】好ましくは、ＲＣ回路網は、スイッチオン
された後、１００ｎｓ未満だけ遅延させた後、大電流検
知部が禁止信号を供給することができるように構成され
ている。
された後、１００ｎｓ未満だけ遅延させた後、大電流検
知部が禁止信号を供給することができるように構成され
ている。
【００２９】ドライバ回路の好ましい実施例は、繰り返
し禁止部を有し、この繰り返し禁止部は、大電流検知部
のインバータの禁止信号による入力部ディセーブルのキ
ャンセルを禁止する。そのため、パワー出力部のパワー
トランジスタをスイッチオフさせることができ、予め定
めた期間の間、再びスイッチオンされるのを禁止させる
ことができる。短絡された場合は、熱的なオーバロード
をセーフガードする。大電流検知部の応答速度が早いの
で、短絡された場合は、慣用のｄｉ／ｄｉリミッタチョ
ークコイルを破棄することができる。
し禁止部を有し、この繰り返し禁止部は、大電流検知部
のインバータの禁止信号による入力部ディセーブルのキ
ャンセルを禁止する。そのため、パワー出力部のパワー
トランジスタをスイッチオフさせることができ、予め定
めた期間の間、再びスイッチオンされるのを禁止させる
ことができる。短絡された場合は、熱的なオーバロード
をセーフガードする。大電流検知部の応答速度が早いの
で、短絡された場合は、慣用のｄｉ／ｄｉリミッタチョ
ークコイルを破棄することができる。
【００３０】好ましくは、直列接続された２つのＣＭＯ
Ｓ単安定マルチバイブレータ（monoflop）を用いて、ダ
ブルパルス禁止が行われる。その結果、禁止期間が数秒
の範囲になる。
Ｓ単安定マルチバイブレータ（monoflop）を用いて、ダ
ブルパルス禁止が行われる。その結果、禁止期間が数秒
の範囲になる。
【００３１】ＭＯＳＦＥＴ出力部をパワー出力部として
用いたとき、パワードライバは並列接続した複数のイン
バータを有するのが好ましい。これらインバータの出力
は２つのドライバトランジスタに結合される。これらド
ライバトランジスタはパワー出力部の入力端子を駆動す
るのに必要な信号を生成する。
用いたとき、パワードライバは並列接続した複数のイン
バータを有するのが好ましい。これらインバータの出力
は２つのドライバトランジスタに結合される。これらド
ライバトランジスタはパワー出力部の入力端子を駆動す
るのに必要な信号を生成する。
【００３２】本発明は、パワーＭＯＳＦＥＴを有するパ
ワー出力部として用いることができ、しかも、パワーＩ
ＧＢＴを有するパワー出力部として用いることができ
る。本発明は、調整すべきパワー出力部を駆動するパワ
ー出力部のみである。ＭＯＳＦＥＴとＩＧＢＴの主に相
違する点は、ＭＯＳＦＥＴに対して、ＩＧＢＴは、並列
に接続することができない点である。その上、ＩＧＢＴ
は正温度特性サーミスタがなく、ゲート電圧を高くする
必要があり、しかも、入力キャパシタンスを非常に大き
くする必要がある。
ワー出力部として用いることができ、しかも、パワーＩ
ＧＢＴを有するパワー出力部として用いることができ
る。本発明は、調整すべきパワー出力部を駆動するパワ
ー出力部のみである。ＭＯＳＦＥＴとＩＧＢＴの主に相
違する点は、ＭＯＳＦＥＴに対して、ＩＧＢＴは、並列
に接続することができない点である。その上、ＩＧＢＴ
は正温度特性サーミスタがなく、ゲート電圧を高くする
必要があり、しかも、入力キャパシタンスを非常に大き
くする必要がある。
【００３３】ＩＧＢＴ出力部をパワー出力部として用い
るとき、パワードライバ部はレベル変換部を有し、異な
る動作レベルで動作する少くとも、２つのインバータＩ
Ｃを有する。２つのインバータＩＣの出力は、それぞ
れ、パワー出力部の入力端子を駆動するのに必要な信号
を供給するドライバトランジスタに結合される。
るとき、パワードライバ部はレベル変換部を有し、異な
る動作レベルで動作する少くとも、２つのインバータＩ
Ｃを有する。２つのインバータＩＣの出力は、それぞ
れ、パワー出力部の入力端子を駆動するのに必要な信号
を供給するドライバトランジスタに結合される。
【００３４】ドライバトランジスタは、ｐＭＯＳＦＥＴ
とｎＭＯＳＦＥＴにより構成されたハーフブリッジを備
えているのが好ましい。パワードライバは、駆動信号を
遅延させるための少なくとも１つの（遅延時間が約２０
ｎｓの）遅延回路を備えているのが好ましい。従って、
ＭＯＳＦＥＴハーフブリッジの短絡を回避することがで
きる。
とｎＭＯＳＦＥＴにより構成されたハーフブリッジを備
えているのが好ましい。パワードライバは、駆動信号を
遅延させるための少なくとも１つの（遅延時間が約２０
ｎｓの）遅延回路を備えているのが好ましい。従って、
ＭＯＳＦＥＴハーフブリッジの短絡を回避することがで
きる。
【００３５】ＭＯＳＦＥＴハーフブリッジは、Ｂモード
動作時に、エミッタホロワーに結合される２つの相補型
バイポーラＰＮＰまたはＮＰＮパワートランジスタであ
って、ＩＧＢＴパワー出力部を駆動する駆動信号を供給
するパワートランジスタを制御する。
動作時に、エミッタホロワーに結合される２つの相補型
バイポーラＰＮＰまたはＮＰＮパワートランジスタであ
って、ＩＧＢＴパワー出力部を駆動する駆動信号を供給
するパワートランジスタを制御する。
【００３６】このようなパワードライバは、動作時の損
失が非常に小さく、最大および最小＋／−１２Ｖの容量
性負荷出力電流と、最大および最小＋／−２０Ｖゲート
電圧を、パワー出力部に入力するための入力信号として
供給することができる。
失が非常に小さく、最大および最小＋／−１２Ｖの容量
性負荷出力電流と、最大および最小＋／−２０Ｖゲート
電圧を、パワー出力部に入力するための入力信号として
供給することができる。
【００３７】従って、本発明に係るドライバ回路によ
り、次のような効果を奏することができる。このような
ドライバ回路は実際のサイズは小さく、製造コストが低
い。インバータは、全て、電力消費の少ないＣＭＯＳイ
ンバータにすることができる。パワー出力部の信号入力
端子から駆動入力端子までの伝播時間は、極端に短く、
ＭＯＳＦＥＴ出力部の場合は、１００ｎｓの範囲であ
り、ＩＧＢＴ出力部の場合は、約１５０ｎｓないし１８
０ｎｓの範囲である。ＭＯＳＦＥＴ出力部の場合、複数
の同様の出力部を並列に同時に駆動することが可能であ
る。本発明に係る並列駆動される複数のドライバ回路の
伝播時間の差は非常に小さい。伝播時間は１３ｎｓの範
囲にある。このことは、完全なパワースイッチアセンブ
リ（パワー出力部を有するドライバ回路）を、非常に小
さいチョークコイルにより並列に接続することができる
ことを意味する。電圧が印加されず、従って、ドライバ
回路とパワー出力部をスイッチオンまたはスイッチオフ
するシーケンスが所望のシーケンスにすることができた
場合でさえ、パワー出力部は低インピーダンス駆動され
ることになる。電圧変動のトレランス（ｄｕ／ｄｔトレ
ランス）は非常に高い。
り、次のような効果を奏することができる。このような
ドライバ回路は実際のサイズは小さく、製造コストが低
い。インバータは、全て、電力消費の少ないＣＭＯＳイ
ンバータにすることができる。パワー出力部の信号入力
端子から駆動入力端子までの伝播時間は、極端に短く、
ＭＯＳＦＥＴ出力部の場合は、１００ｎｓの範囲であ
り、ＩＧＢＴ出力部の場合は、約１５０ｎｓないし１８
０ｎｓの範囲である。ＭＯＳＦＥＴ出力部の場合、複数
の同様の出力部を並列に同時に駆動することが可能であ
る。本発明に係る並列駆動される複数のドライバ回路の
伝播時間の差は非常に小さい。伝播時間は１３ｎｓの範
囲にある。このことは、完全なパワースイッチアセンブ
リ（パワー出力部を有するドライバ回路）を、非常に小
さいチョークコイルにより並列に接続することができる
ことを意味する。電圧が印加されず、従って、ドライバ
回路とパワー出力部をスイッチオンまたはスイッチオフ
するシーケンスが所望のシーケンスにすることができた
場合でさえ、パワー出力部は低インピーダンス駆動され
ることになる。電圧変動のトレランス（ｄｕ／ｄｔトレ
ランス）は非常に高い。
【００３８】本発明に係るドライバ回路であって、ＩＧ
ＢＴ出力部用に設計されているドライバ回路では、１０
０μＦを超える容量の入力容量を有する非常に強力なＩ
ＧＢＴパワー出力部を５０ｋＨｚを超えるクロック周波
数で動作をさせることができるという利点を有する。Ｉ
ＧＢＴ出力部の駆動入力端子の電圧降下率は、１００μ
Ｆ／１オームの負荷で、１００Ｖ／μｓである。
ＢＴ出力部用に設計されているドライバ回路では、１０
０μＦを超える容量の入力容量を有する非常に強力なＩ
ＧＢＴパワー出力部を５０ｋＨｚを超えるクロック周波
数で動作をさせることができるという利点を有する。Ｉ
ＧＢＴ出力部の駆動入力端子の電圧降下率は、１００μ
Ｆ／１オームの負荷で、１００Ｖ／μｓである。
【００３９】ＩＧＢＴのスイッチングはＭＯＳＦＥＴよ
り非常に遅いので、追加の伝播時間と遅延時間は負の影
響は伴わない。
り非常に遅いので、追加の伝播時間と遅延時間は負の影
響は伴わない。
【００４０】本発明の他の効果は図面を参照することに
より実施例から明かである。
より実施例から明かである。
【００４１】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００４２】図１は図示しないＭＯＳＦＥＴパワー出力
部を駆動するドライバ回路を示すブロック図である。こ
れは、本出願日以前の例えばドイツ特許出願ＤＥ ４２
３０ ５１０．１に記載されているものである。
部を駆動するドライバ回路を示すブロック図である。こ
れは、本出願日以前の例えばドイツ特許出願ＤＥ ４２
３０ ５１０．１に記載されているものである。
【００４３】ドライバ回路１０は、パワードライバ２０
と、電圧供給部３０と、パワードライバ２０を駆動する
駆動回路４０と、低電圧検知部５０と、大電流検知部６
０と、繰り返しパルス禁止部７０とを備えている。
と、電圧供給部３０と、パワードライバ２０を駆動する
駆動回路４０と、低電圧検知部５０と、大電流検知部６
０と、繰り返しパルス禁止部７０とを備えている。
【００４４】駆動回路４０は入力部９０とメモリ８０を
含む。
含む。
【００４５】ドライバ回路１０には、ディジタル制御信
号が入力端子１２を介して供給されている。ディジタル
制御信号の周波数の下限は、実質的にＤＣ電圧信号範囲
内にあり、その上限は１Ｈｚ−２Ｈｚの範囲内にある。
入力信号のパルスデューティ比は０％と１００％の間に
することができる。
号が入力端子１２を介して供給されている。ディジタル
制御信号の周波数の下限は、実質的にＤＣ電圧信号範囲
内にあり、その上限は１Ｈｚ−２Ｈｚの範囲内にある。
入力信号のパルスデューティ比は０％と１００％の間に
することができる。
【００４６】電圧供給部３０には＋１２Ｖ ＤＣ電圧が
供給されている。ドライバ回路を動作させるのに必要な
正負の電圧は１２Ｖ ＤＣ電圧から電圧供給部３０によ
り生成される。
供給されている。ドライバ回路を動作させるのに必要な
正負の電圧は１２Ｖ ＤＣ電圧から電圧供給部３０によ
り生成される。
【００４７】パワードライバ２０は、パワー出力部に接
続されるゲート端子Ｇとエミッタ端子Ｅを備えている。
大電流検知部６０はドレイン端子Ｄを含む。ドレイン端
子Ｄはパワー出力部に接続される。
続されるゲート端子Ｇとエミッタ端子Ｅを備えている。
大電流検知部６０はドレイン端子Ｄを含む。ドレイン端
子Ｄはパワー出力部に接続される。
【００４８】パワードライバ２０は、駆動回路４０のメ
モリ８０により駆動される。次の（１）ないし（３）の
場合にのみ、すなわち、（１）パワー出力部がドレイン
電流を消費し過ぎたため、大電流検知部６０が禁止信号
をメモリ８０に供給しない場合、（２）電圧供給部の動
作電圧のうちの少なくとも１つが予め定めたレベル未満
になったため、低電圧検知部５０が禁止信号をメモリ８
０に供給しない場合、（３）大電流検知部６０により検
知された大電流状態が以前に生じて、繰り返しパルス禁
止部７０に設定された予め定めた時間が満了した場合、
メモリ８０により駆動信号が伝送される。
モリ８０により駆動される。次の（１）ないし（３）の
場合にのみ、すなわち、（１）パワー出力部がドレイン
電流を消費し過ぎたため、大電流検知部６０が禁止信号
をメモリ８０に供給しない場合、（２）電圧供給部の動
作電圧のうちの少なくとも１つが予め定めたレベル未満
になったため、低電圧検知部５０が禁止信号をメモリ８
０に供給しない場合、（３）大電流検知部６０により検
知された大電流状態が以前に生じて、繰り返しパルス禁
止部７０に設定された予め定めた時間が満了した場合、
メモリ８０により駆動信号が伝送される。
【００４９】メモリ８０には、入力部９０により入力信
号が供給される。入力部９０の出力端子のコモンと入力
端子のコモンは共通ではない。
号が供給される。入力部９０の出力端子のコモンと入力
端子のコモンは共通ではない。
【００５０】ついで、これは、電圧供給部３０により生
成された動作電圧に供給される。ここのユニットを動作
させるため、電圧供給部３０は正負の動作電圧（ＩＧＢ
Ｔに対しては＋１５Ｖ，＋２０Ｖ，−２０Ｖ；ＭＯＳＦ
ＥＴに対しては−５Ｖ）を生成する。これらの動作電圧
の基準電圧は、外部＋１２Ｖ供給電圧の基準電圧と共通
ではない。
成された動作電圧に供給される。ここのユニットを動作
させるため、電圧供給部３０は正負の動作電圧（ＩＧＢ
Ｔに対しては＋１５Ｖ，＋２０Ｖ，−２０Ｖ；ＭＯＳＦ
ＥＴに対しては−５Ｖ）を生成する。これらの動作電圧
の基準電圧は、外部＋１２Ｖ供給電圧の基準電圧と共通
ではない。
【００５１】図２は図１に示すドライバ回路１０を詳細
に示す回路図である。ＣＭＯＳ集積回路（インバータ、
ドライバ、発振器、単安定マルチバイブレータ(monoflo
p)）が用いられている。
に示す回路図である。ＣＭＯＳ集積回路（インバータ、
ドライバ、発振器、単安定マルチバイブレータ(monoflo
p)）が用いられている。
【００５２】電圧供給部３０は発振器ＩＣ２であり、発
振器ＩＣ２のクロック周波数は、抵抗Ｒ１およびコンデ
ンサＣ２により、０．５ＭＨｚないし１．５ＭＨｚの範
囲に設定されており、１．５ＭＨｚが好ましい。発振器
ＩＣ２は方形のパルスのパルス列を供給する。このパル
ス列により、２つのドライバ・トランジスタＴ１，Ｔ２
により構成された増幅部が駆動される。この増幅部は相
補エミッタホロワーとして接続される。
振器ＩＣ２のクロック周波数は、抵抗Ｒ１およびコンデ
ンサＣ２により、０．５ＭＨｚないし１．５ＭＨｚの範
囲に設定されており、１．５ＭＨｚが好ましい。発振器
ＩＣ２は方形のパルスのパルス列を供給する。このパル
ス列により、２つのドライバ・トランジスタＴ１，Ｔ２
により構成された増幅部が駆動される。この増幅部は相
補エミッタホロワーとして接続される。
【００５３】トランジスタＴ１，Ｔ２のそれぞれのコレ
クタ端子は、１２Ｖ ＤＣ電圧源（正電極とグランド）
に接続されており、直列接続された電解コンデンサＣ
３，Ｃ４に並列に接続されている。変圧器ＴＲ２の１次
巻線は、電解コンデンサＣ３，Ｃ４の節点と、２つのド
ライバトランジスタＴ１，Ｔ２のエミッタとの間に接続
されている。
クタ端子は、１２Ｖ ＤＣ電圧源（正電極とグランド）
に接続されており、直列接続された電解コンデンサＣ
３，Ｃ４に並列に接続されている。変圧器ＴＲ２の１次
巻線は、電解コンデンサＣ３，Ｃ４の節点と、２つのド
ライバトランジスタＴ１，Ｔ２のエミッタとの間に接続
されている。
【００５４】変圧器ＴＲ２はフェライトリングコア変圧
器であり、１次側と２次側がそれぞれシールドされてい
る。シールドは、フェライトコアの回りのリングコアの
回りに設けた金属製ジャケットにより行っている。シー
ルドはグランドに接続されており、個々の巻線の直下
に、ラジアル方向にスロットを設けた円環体が設けてあ
る。
器であり、１次側と２次側がそれぞれシールドされてい
る。シールドは、フェライトコアの回りのリングコアの
回りに設けた金属製ジャケットにより行っている。シー
ルドはグランドに接続されており、個々の巻線の直下
に、ラジアル方向にスロットを設けた円環体が設けてあ
る。
【００５５】変圧器ＴＲ２は２次巻線Ｎ１，Ｎ２がそれ
ぞれセンタタップしてあり、巻線Ｎ１はダイオードＤ
１，Ｄ２に接続してあり、巻線Ｎ２は２つのダイオード
Ｄ３，Ｄ４に接続してあり、単相全波整流器が構成され
ている。各単相全波整流器の出力は、平滑用の電解コン
デンサＣ５，Ｃ６に結合されており、ツェナーダイオー
ドＤ５，Ｄ６が電解コンデンサＣ５，Ｃ６に並列にそれ
ぞれ接続されている。
ぞれセンタタップしてあり、巻線Ｎ１はダイオードＤ
１，Ｄ２に接続してあり、巻線Ｎ２は２つのダイオード
Ｄ３，Ｄ４に接続してあり、単相全波整流器が構成され
ている。各単相全波整流器の出力は、平滑用の電解コン
デンサＣ５，Ｃ６に結合されており、ツェナーダイオー
ドＤ５，Ｄ６が電解コンデンサＣ５，Ｃ６に並列にそれ
ぞれ接続されている。
【００５６】ツェナーダイオードＤ５，Ｄ６の降伏電圧
により、電圧供給部３０の正負の動作電圧（＋１２Ｖ，
−５Ｖ）が一定に保たれる。
により、電圧供給部３０の正負の動作電圧（＋１２Ｖ，
−５Ｖ）が一定に保たれる。
【００５７】入力部９０は変圧器ＴＲ１を備えており、
１次側の一方の端子には直流阻止コンデンサＣ９が接続
してあり、コンデンサＣ９の他方の端子と１次側の他方
の端子は、ドライバ回路１０が接続してある。変圧器Ｔ
Ｒ１（後程、図５および図６を参照して詳細に説明す
る）も、フェライトリングコア変圧器であり、１次側と
２次側にそれぞれ金属製ジャケットによりシールドがし
てある。金属製ジャケットはグランドに接続してあり、
フェライトコアの回りに設けてあり、個々の巻線の直下
に、ラジアル方向にスロットに設けた円環体が設けてあ
る。
１次側の一方の端子には直流阻止コンデンサＣ９が接続
してあり、コンデンサＣ９の他方の端子と１次側の他方
の端子は、ドライバ回路１０が接続してある。変圧器Ｔ
Ｒ１（後程、図５および図６を参照して詳細に説明す
る）も、フェライトリングコア変圧器であり、１次側と
２次側にそれぞれ金属製ジャケットによりシールドがし
てある。金属製ジャケットはグランドに接続してあり、
フェライトコアの回りに設けてあり、個々の巻線の直下
に、ラジアル方向にスロットに設けた円環体が設けてあ
る。
【００５８】抵抗Ｒ４は変圧器ＴＲ１の２次側に並列に
接続してある。変圧器ＴＲ１の２次側の一方の端子は、
抵抗Ｒ３を介して負の動作電圧に接続されており、変圧
器ＴＲ１の２次側の他方の端子は、コンデンサＣ８を介
して負の動作電圧に接続されている。変圧器ＴＲ１の２
次側の一方の端子は、抵抗Ｒ２を介してインバータＩ１
の出力端子に接続されている。変圧器ＴＲ１の２次側の
他方の端子は、インバータＩ２の入力端子に接続されて
いる。インバータＩ１の入力端子はインバータＩ２の入
力端子に接続してあり、このように電流を流すことによ
り、メモリ・フリップフロップ９２の出力を生成する。
メモリ・フリップフロップ９２は変圧器ＴＲ１を介して
供給された入力信号を一時的にストアする。
接続してある。変圧器ＴＲ１の２次側の一方の端子は、
抵抗Ｒ３を介して負の動作電圧に接続されており、変圧
器ＴＲ１の２次側の他方の端子は、コンデンサＣ８を介
して負の動作電圧に接続されている。変圧器ＴＲ１の２
次側の一方の端子は、抵抗Ｒ２を介してインバータＩ１
の出力端子に接続されている。変圧器ＴＲ１の２次側の
他方の端子は、インバータＩ２の入力端子に接続されて
いる。インバータＩ１の入力端子はインバータＩ２の入
力端子に接続してあり、このように電流を流すことによ
り、メモリ・フリップフロップ９２の出力を生成する。
メモリ・フリップフロップ９２は変圧器ＴＲ１を介して
供給された入力信号を一時的にストアする。
【００５９】パワードライバ部２０は２段になってい
る。１段目は並列に接続した７つのＣＭＯＳインバータ
Ｉ３−Ｉ９により構成され、ＣＭＯＳインバータＩ３−
Ｉ９の入力はメモリ・フリップフロップ９２の出力端子
に接続されている。１段目のインバータの数は厳密なも
のではなく、増減することができる。エッジスロープレ
ート(edge slope rate) が適正であって、２段目を駆動
するのに充分な出力を供給することだけが重要なことで
ある。２段目は相補エミッタホロワーとして接続されて
いる２つのドライバ・トランジスタＴ３，Ｔ４により構
成されている。パワー出力部のゲート端子である端子Ｇ
は、２つのドライバ・トランジスタＴ３，Ｔ４の２つの
エミッタ端子の間を接続する線である。
る。１段目は並列に接続した７つのＣＭＯＳインバータ
Ｉ３−Ｉ９により構成され、ＣＭＯＳインバータＩ３−
Ｉ９の入力はメモリ・フリップフロップ９２の出力端子
に接続されている。１段目のインバータの数は厳密なも
のではなく、増減することができる。エッジスロープレ
ート(edge slope rate) が適正であって、２段目を駆動
するのに充分な出力を供給することだけが重要なことで
ある。２段目は相補エミッタホロワーとして接続されて
いる２つのドライバ・トランジスタＴ３，Ｔ４により構
成されている。パワー出力部のゲート端子である端子Ｇ
は、２つのドライバ・トランジスタＴ３，Ｔ４の２つの
エミッタ端子の間を接続する線である。
【００６０】低電圧検知部５０は２つの直列接続したイ
ンバータＩ１０，Ｉ１１により構成されている。インバ
ータＩ１１の出力は、抵抗Ｒ１０を介してインバータＩ
１０の入力端子にフィードバックされている。分圧回路
はインバータＩ１０の入力側に抵抗Ｒ１２を介して配置
してある。分圧回路は抵抗Ｒ１１と、ツェナーダイオー
ドＤ１１と、コンデンサＣ１４とによりなり、抵抗Ｒ１
１の一方の端子が正の動作電圧に接続され、抵抗Ｒ１１
の他方の端子とコンデンサＣ１４の一方の端子が接続さ
れており、コンデンサＣ１４の他方の端子が負の動作電
圧に接続されている。ツェナーダイオードＤ１１が非導
通方向にコンデンサＣ１４に並列に接続されている。電
解コンデンサＣ１３は一方の端子が正の動作電圧に接続
され、他方の端子が負の動作電圧に接続されている。
ンバータＩ１０，Ｉ１１により構成されている。インバ
ータＩ１１の出力は、抵抗Ｒ１０を介してインバータＩ
１０の入力端子にフィードバックされている。分圧回路
はインバータＩ１０の入力側に抵抗Ｒ１２を介して配置
してある。分圧回路は抵抗Ｒ１１と、ツェナーダイオー
ドＤ１１と、コンデンサＣ１４とによりなり、抵抗Ｒ１
１の一方の端子が正の動作電圧に接続され、抵抗Ｒ１１
の他方の端子とコンデンサＣ１４の一方の端子が接続さ
れており、コンデンサＣ１４の他方の端子が負の動作電
圧に接続されている。ツェナーダイオードＤ１１が非導
通方向にコンデンサＣ１４に並列に接続されている。電
解コンデンサＣ１３は一方の端子が正の動作電圧に接続
され、他方の端子が負の動作電圧に接続されている。
【００６１】インバータＩ１０，Ｉ１１は、フィードバ
ック抵抗Ｒ１０により、リニア動作モードで動作する。
ツェナーダイオードＤ１１に印加される電圧がツェナー
電圧に到達すると、すなわち、正負の動作電圧と、抵抗
Ｒ１１により定まる分圧との比がツェナー電圧に到達す
ると、正および／または負の動作電圧が減少するので、
インバータＩ１０の入力端子の入力電圧が変化し、イン
バータＩ１０，Ｉ１１のスイッチオーバ・ポイントに到
達する。フィードバック抵抗Ｒ１０があるので、インバ
ータＩ１０，Ｉ１１での電流消費が増加し、その結果、
電力（３５mA）の供給が行われる。電力の供給が足りな
い場合は、動作電圧がさらに低下し、その結果、インバ
ータＩ１０，Ｉ１１はそれぞれのスイッチングポイント
を超えることになる。そして、禁止信号がメモリ８０に
供給され、インバータＩ１０，Ｉ１１の電流消費が再び
（約１mAまで）減少する。
ック抵抗Ｒ１０により、リニア動作モードで動作する。
ツェナーダイオードＤ１１に印加される電圧がツェナー
電圧に到達すると、すなわち、正負の動作電圧と、抵抗
Ｒ１１により定まる分圧との比がツェナー電圧に到達す
ると、正および／または負の動作電圧が減少するので、
インバータＩ１０の入力端子の入力電圧が変化し、イン
バータＩ１０，Ｉ１１のスイッチオーバ・ポイントに到
達する。フィードバック抵抗Ｒ１０があるので、インバ
ータＩ１０，Ｉ１１での電流消費が増加し、その結果、
電力（３５mA）の供給が行われる。電力の供給が足りな
い場合は、動作電圧がさらに低下し、その結果、インバ
ータＩ１０，Ｉ１１はそれぞれのスイッチングポイント
を超えることになる。そして、禁止信号がメモリ８０に
供給され、インバータＩ１０，Ｉ１１の電流消費が再び
（約１mAまで）減少する。
【００６２】インバータＩ１１の出力はトランジスタＴ
６のベースに供給される。トランジスタＴ６のコレクタ
は正の動作電圧に接続されており、そのエミッタは結合
回路(combining circuit) １２０に接続されている。結
合回路１２０は禁止信号をメモリ８０に結合するもので
ある。
６のベースに供給される。トランジスタＴ６のコレクタ
は正の動作電圧に接続されており、そのエミッタは結合
回路(combining circuit) １２０に接続されている。結
合回路１２０は禁止信号をメモリ８０に結合するもので
ある。
【００６３】結合回路１２０の入力側には、直列接続さ
れた抵抗Ｒ９と抵抗Ｒ８があり、抵抗Ｒ８が負の動作電
圧に接続されており、抵抗Ｒ９と抵抗Ｒ８により分圧回
路が構成されている。トランジスタＴ５のベースは、抵
抗Ｒ９と抵抗Ｒ８の節点に接続されており、エミッタは
負の動作電圧に接続され、コレクタはダイオードＤ８の
カソードに接続されている。ダイオードＤ８のアノード
は、メモリ８０のインバータＩ２の入力端子に接続され
ている。
れた抵抗Ｒ９と抵抗Ｒ８があり、抵抗Ｒ８が負の動作電
圧に接続されており、抵抗Ｒ９と抵抗Ｒ８により分圧回
路が構成されている。トランジスタＴ５のベースは、抵
抗Ｒ９と抵抗Ｒ８の節点に接続されており、エミッタは
負の動作電圧に接続され、コレクタはダイオードＤ８の
カソードに接続されている。ダイオードＤ８のアノード
は、メモリ８０のインバータＩ２の入力端子に接続され
ている。
【００６４】大電流検知部６０はインバータＩ１３であ
り、インバータＩ１３の入力端子は２つのダイオードＤ
１２，Ｄ１３のアノードに、抵抗Ｒ１４およびＲ１５に
より構成された分圧回路を介して接続されている。さら
に、ダイオードＤ１２，Ｄ１３のアノードは、抵抗Ｒ１
３を介して正の動作電圧に接続されており、コンデンサ
Ｃ１６を介して負の動作電圧に接続されている。ダイオ
ードＤ１３のカソードは、パワー出力部のドレイン−ソ
ース電流を検知するセンサである。他方、ダイオードＤ
１３のアノードは、トランジスタＴ３，Ｔ４のゲート電
圧またはエミッタ出力電圧を検知する。
り、インバータＩ１３の入力端子は２つのダイオードＤ
１２，Ｄ１３のアノードに、抵抗Ｒ１４およびＲ１５に
より構成された分圧回路を介して接続されている。さら
に、ダイオードＤ１２，Ｄ１３のアノードは、抵抗Ｒ１
３を介して正の動作電圧に接続されており、コンデンサ
Ｃ１６を介して負の動作電圧に接続されている。ダイオ
ードＤ１３のカソードは、パワー出力部のドレイン−ソ
ース電流を検知するセンサである。他方、ダイオードＤ
１３のアノードは、トランジスタＴ３，Ｔ４のゲート電
圧またはエミッタ出力電圧を検知する。
【００６５】パワー出力部のドレイン−ソース電圧が予
め定めた値を超えると直ちに、インバータＩ１３は出力
状態が変化し、入力部のメモリ９２を、ダイオードＤ７
を介して禁止する。
め定めた値を超えると直ちに、インバータＩ１３は出力
状態が変化し、入力部のメモリ９２を、ダイオードＤ７
を介して禁止する。
【００６６】ＲＣ回路網Ｒ１３−Ｃ１６により、大電流
検知部の応答が遅延される。その結果、パワー出力部
は、メモリ９２を禁止することができる前に、全体が導
通状態になり、それ以上、駆動信号を伝送することがで
きなくなる。このため、ＲＣ回路網Ｒ１３−Ｃ１６は、
約１００nsだけ応答を遅延させるように設計されてい
る。
検知部の応答が遅延される。その結果、パワー出力部
は、メモリ９２を禁止することができる前に、全体が導
通状態になり、それ以上、駆動信号を伝送することがで
きなくなる。このため、ＲＣ回路網Ｒ１３−Ｃ１６は、
約１００nsだけ応答を遅延させるように設計されてい
る。
【００６７】繰り返しパルス禁止部７０は、２つの単安
定マルチバイブレータＭ１，Ｍ２が直列に接続されてお
り、単安定マルチバイブレータＭ１は大電流検知部６０
の出力端子にも接続されている。単安定マルチバイブレ
ータＭ１の時定数はＲＣ回路Ｒ６−Ｃ１０により決定さ
れる。単安定マルチバイブレータＭ１の出力は単安定マ
ルチバイブレータＭ２の入力端子に結合されるととも
に、結合回路１２０にダイオードＤ９を介して結合され
る。結合回路１２０にて、メモリ８０への禁止信号が結
合される。単安定マルチバイブレータＭ２の時定数はＲ
Ｃ回路Ｒ７−Ｃ１１により決定される。単安定マルチバ
イブレータＭ２の出力は結合回路１２０にダイオードＤ
１０を介して結合される。
定マルチバイブレータＭ１，Ｍ２が直列に接続されてお
り、単安定マルチバイブレータＭ１は大電流検知部６０
の出力端子にも接続されている。単安定マルチバイブレ
ータＭ１の時定数はＲＣ回路Ｒ６−Ｃ１０により決定さ
れる。単安定マルチバイブレータＭ１の出力は単安定マ
ルチバイブレータＭ２の入力端子に結合されるととも
に、結合回路１２０にダイオードＤ９を介して結合され
る。結合回路１２０にて、メモリ８０への禁止信号が結
合される。単安定マルチバイブレータＭ２の時定数はＲ
Ｃ回路Ｒ７−Ｃ１１により決定される。単安定マルチバ
イブレータＭ２の出力は結合回路１２０にダイオードＤ
１０を介して結合される。
【００６８】ドライバ回路の例を図３および図４に示
す。図３および図４に示すドライバ回路と、図１および
図２に示すドライバ回路との相違する点は、ＩＧＢＴト
ランジスタにより構成されたパワー出力部に、ドライバ
回路を設けた点である。このようなパワー出力部を駆動
するには、駆動信号のレベルを＋／−２０Ｖのレベルに
することが必要である。図３に示すレベルコンバータ１
５０には、メモリ８０から駆動信号が供給されている。
レベルコンバータ１５０の後段にはパワードライバ１６
０が設けてある。
す。図３および図４に示すドライバ回路と、図１および
図２に示すドライバ回路との相違する点は、ＩＧＢＴト
ランジスタにより構成されたパワー出力部に、ドライバ
回路を設けた点である。このようなパワー出力部を駆動
するには、駆動信号のレベルを＋／−２０Ｖのレベルに
することが必要である。図３に示すレベルコンバータ１
５０には、メモリ８０から駆動信号が供給されている。
レベルコンバータ１５０の後段にはパワードライバ１６
０が設けてある。
【００６９】図１に示すドライバ回路は図３に示すドラ
イバ回路に対応する。図２に示す回路と図４に示す回路
は実質的に同一である。
イバ回路に対応する。図２に示す回路と図４に示す回路
は実質的に同一である。
【００７０】ＩＧＢＴを有するパワー出力部を駆動する
ため、電圧を＋／−２０Ｖ変化させるには、メモリ９２
の出力信号が、インバータＩＣ７，ＩＣ８を直列接続し
た２つのドライバ回路にそれぞれ供給される。インバー
タＩＣ７のドライバは、グランド電圧に対して＋２０Ｖ
の電圧で動作し、インバータＩＣ８はグランド電圧に対
して−２０Ｖの電圧で動作する。動作電圧はそれぞれ個
々のツェナーダイオードＤ１７，Ｄ１５により安定化さ
れる。ツェナーダイオードＤ１７，Ｄ１５はそれぞれコ
ンデンサＣ１８，Ｃ１４が並列に接続されている。
ため、電圧を＋／−２０Ｖ変化させるには、メモリ９２
の出力信号が、インバータＩＣ７，ＩＣ８を直列接続し
た２つのドライバ回路にそれぞれ供給される。インバー
タＩＣ７のドライバは、グランド電圧に対して＋２０Ｖ
の電圧で動作し、インバータＩＣ８はグランド電圧に対
して−２０Ｖの電圧で動作する。動作電圧はそれぞれ個
々のツェナーダイオードＤ１７，Ｄ１５により安定化さ
れる。ツェナーダイオードＤ１７，Ｄ１５はそれぞれコ
ンデンサＣ１８，Ｃ１４が並列に接続されている。
【００７１】メモリ９２の出力信号のレベルを調整する
ため、メモリ９２の出力信号は、抵抗Ｒ１３，Ｒ１４，
Ｒ１５により構成された分圧回路に供給される。メモリ
９２の出力信号は抵抗Ｒ１４と抵抗Ｒ１５の節点に供給
される。抵抗Ｒ１５の他の端子はインバータＩＣ７に接
続されている。インバータＩＣ７の出力は、並列に接続
した５つのインバータのそれぞれの入力端子に、抵抗Ｒ
１９と、この抵抗Ｒ１９に並列に接続したダイオードＤ
１８と、グランドに接続したコンデンサＣ１９とにより
構成された遅延回路を介して接続されている。
ため、メモリ９２の出力信号は、抵抗Ｒ１３，Ｒ１４，
Ｒ１５により構成された分圧回路に供給される。メモリ
９２の出力信号は抵抗Ｒ１４と抵抗Ｒ１５の節点に供給
される。抵抗Ｒ１５の他の端子はインバータＩＣ７に接
続されている。インバータＩＣ７の出力は、並列に接続
した５つのインバータのそれぞれの入力端子に、抵抗Ｒ
１９と、この抵抗Ｒ１９に並列に接続したダイオードＤ
１８と、グランドに接続したコンデンサＣ１９とにより
構成された遅延回路を介して接続されている。
【００７２】抵抗Ｒ１３と抵抗Ｒ１４の節点は、インバ
ータＩＣ８に接続されている。インバータＩＣ８の出力
は、ＩＣ８と関係する、並列に接続した５つのインバー
タのそれぞれの入力端子に、抵抗１６と、この抵抗１６
に並列に接続したダイオードＤ１６と、グランドに接続
したコンデンサＣ１５とにより構成された遅延回路を介
して接続されている。
ータＩＣ８に接続されている。インバータＩＣ８の出力
は、ＩＣ８と関係する、並列に接続した５つのインバー
タのそれぞれの入力端子に、抵抗１６と、この抵抗１６
に並列に接続したダイオードＤ１６と、グランドに接続
したコンデンサＣ１５とにより構成された遅延回路を介
して接続されている。
【００７３】インバータＩＣ７およびＩＣ８に関係す
る、並列接続した５つのインバータは、それぞれ、ｎＭ
ＯＳＦＥＴ Ｔ６とｐＭＯＳＦＥＴ Ｔ５のゲート端子
に接続されている。ＭＯＳＦＥＴ Ｔ５，Ｔ６はハーフ
ブリッジ(half bridge) を構成し、２つのバイポーラト
ランジスタＴ７，Ｔ８のプッシュプル段を駆動する。ト
ランジスタＴ７，Ｔ８は図２に示すように接続されてい
る。遅延回路はそれぞれ時定数が約２０ｎｓであり、Ｍ
ＯＳＦＥＴ Ｔ５，Ｔ６により構成されたハーフブリッ
ジの短絡を防止する。
る、並列接続した５つのインバータは、それぞれ、ｎＭ
ＯＳＦＥＴ Ｔ６とｐＭＯＳＦＥＴ Ｔ５のゲート端子
に接続されている。ＭＯＳＦＥＴ Ｔ５，Ｔ６はハーフ
ブリッジ(half bridge) を構成し、２つのバイポーラト
ランジスタＴ７，Ｔ８のプッシュプル段を駆動する。ト
ランジスタＴ７，Ｔ８は図２に示すように接続されてい
る。遅延回路はそれぞれ時定数が約２０ｎｓであり、Ｍ
ＯＳＦＥＴ Ｔ５，Ｔ６により構成されたハーフブリッ
ジの短絡を防止する。
【００７４】図５ないし図８は駆動信号または電圧供給
のため変圧器の詳細を示す図である。フェライトリング
コア変圧器のシールドは、いずれの場合も、フェライト
リングコアに設けた金属製ジャケットＭにより行われ
る。変圧器の個々の巻線Ｎは、それぞれ、フェライトリ
ングに対してシールドされている。シールドはラジアル
方向にスロットが設けてあって、巻線の短絡を防止す
る。
のため変圧器の詳細を示す図である。フェライトリング
コア変圧器のシールドは、いずれの場合も、フェライト
リングコアに設けた金属製ジャケットＭにより行われ
る。変圧器の個々の巻線Ｎは、それぞれ、フェライトリ
ングに対してシールドされている。シールドはラジアル
方向にスロットが設けてあって、巻線の短絡を防止す
る。
【００７５】金属製ジャケットＭはそれぞれグランドに
接続した個々の回路内に設けてある。
接続した個々の回路内に設けてある。
【図１】ＭＯＳＦＥＴパワー出力部を駆動するドライバ
回路を示すブロック図である。
回路を示すブロック図である。
【図２】図１に示すＭＯＳＦＥＴパワー出力部を駆動す
るドライバ回路の電気回路図である。
るドライバ回路の電気回路図である。
【図３】ＩＧＢＴ出力部を駆動するドライバ回路を示す
ブロック図である。
ブロック図である。
【図４】図３に示すＩＧＢＴ出力部を駆動するドライバ
回路の電気回路図である。
回路の電気回路図である。
【図５】入力部に対する変圧器の電気回路図である。
【図６】図５に示す平面図である。
【図７】パワー出力部に対する変圧器の電気回路図であ
る。
る。
【図８】図７に示す変圧器の平面図である。
１０ ドライバ回路 １２ 入力端子 ２０ パワードライバ ３０ 電圧供給部 ４０ 駆動回路 ５０ 低電圧検知部 ６０ 大電流検知部 ７０ 繰り返しパルス禁止部 ８０ メモリ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/08 Ｃ 9184−5Ｊ 17/567 9184−5Ｊ Ｈ０３Ｋ 17/56 Ｅ (72)発明者 アンドレアス グリュンドル ドイツ 81377 ミュンヒェン ハゼネイ シュトラーセ 20 (72)発明者 ベルンハルト ホフマン ドイツ 82319 シュターンベルク ヤコ ブ−トレッシェ−シュトラーセ ９
Claims (20)
- 【請求項１】 ＩＧＢＴパワー出力部のＭＯＳＦＥＴを
駆動するドライバ回路（１０）であって、 パワー出力部を駆動するパワードライバ（２０）と、 入力部（９０）を有する駆動回路（４０）であって、前
記パワードライバ（２０）を駆動する駆動回路（４０）
と、 電圧供給部（３０）と、 前記入力部（９０）内の第１手段（ＴＲ１）であって、
入力信号が入力される第１手段（ＴＲ１）と、 前記電圧供給部の第２手段（ＴＲ２）であって、前記第
１手段（ＴＲ１）のコモンとコモンが共通ではなく、電
圧を供給する第２手段（ＴＲ２）とを備えたドライバ回
路において、 前記電圧供給部（３０）により供給される動作電圧が予
め定めた値未満になったとき、前記パワードライバ（２
０）の駆動を禁止する低電圧検知部（５０）と、 前記パワー出力部（２０）のドレイン−ソース電圧また
はコレクタ電圧が予め定めた値を超えたとき、前記パワ
ードライバ（２０）の駆動を禁止する大電流検知部（６
０）とを備えたことを特徴とするドライバ回路。 - 【請求項２】 請求項１において、前記入力部（９０）
の第１手段（ＴＲ１）は、駆動信号を供給する高周波信
号伝送用の変圧器を含むことを特徴とするドライバ回
路。 - 【請求項３】 請求項１または請求項２において、前記
駆動回路（４０）は駆動信号をストアするメモリ（８
０）を含むことを特徴とするドライバ回路。 - 【請求項４】 請求項３において、前記メモリ（８０）
は２つのインバータ（Ｉ１，Ｉ２）により構成されたフ
リップフロップを含むことを特徴とするドライバ回路。 - 【請求項５】 請求項１において、前記電圧供給部（３
０）の第２手段（ＴＲ２）は、高周波電力を伝送する変
圧器を含むことを特徴とするドライバ回路。 - 【請求項６】 請求項５において、前記変圧器（ＴＲ
２）は、０．５ＭＨｚないし５ＭＨｚの間の周波数を有
する電気信号を伝送することを特徴とするドライバ回
路。 - 【請求項７】 請求項６において、前記電気信号は、方
形のパルス列であり、発振器（ＩＣ２）により駆動され
る増幅部（Ｔ１，Ｔ２）により前記変圧器（ＴＲ１）に
供給されることを特徴するドライバ回路。 - 【請求項８】 請求項２または請求項５において、第１
変圧器（ＴＲ１）および第２変圧器（ＴＲ２）の少なく
とも一方は、１次側および／または２次側にシールド
（Ｍ）を有することを特徴とするドライバ回路。 - 【請求項９】 請求項１において、前記電圧供給部（３
０）は正および負の動作電圧を供給することを特徴とす
るドライバ回路。 - 【請求項１０】 請求項１において、前記低電圧検知部
（５０）は、調整可能なヒステリシス曲線を有する比較
器（Ｉ１０，Ｉ１１）を含むことを特徴とするドライバ
回路。 - 【請求項１１】 前記比較器（Ｉ１０，Ｉ１１）は直列
に接続されると共にループバックされた２つのインバー
タにより構成され、その入力端子をツェナーダイオード
（Ｄ１１）に接続したことを特徴とするドライバ回路。 - 【請求項１２】 請求項１において、前記低電圧検知部
（５０）は、電圧供給部（３０）により供給される動作
電圧が予め定めた値未満になったとき、駆動回路をディ
セーブルにする信号を出力することを特徴とするドライ
バ回路。 - 【請求項１３】 請求項１１において、前記大電流検知
部（６０）は、パワー出力部のドレイン−ソース電圧ま
たはコレクタ電圧が予め定めた値を超えたとき、前記駆
動回路（４０）をディセーブルにする禁止信号を出力す
るインバータ（Ｉ１３）を含むことを特徴とするドライ
バ回路。 - 【請求項１４】 請求項１３において、前記インバータ
（Ｉ１３）は禁止信号を駆動回路（４０）のメモリ（８
０）に供給することを特徴とするドライバ回路。 - 【請求項１５】 請求項１４において、前記インバータ
（Ｉ１３）は、その入力側が、前記大電流検知部（６
０）の応答を遅延させるＲＣ回路網（Ｒ１３，Ｃ１６）
を備え、前記インバータ（Ｉ１３）は前記パワー出力部
の全体を導通させるように構成したことを特徴とするド
ライバ回路。 - 【請求項１６】 請求項１５において、１００ｎｓ未満
の最小ｏｎ時間は、前記ＲＣ回路網（Ｒ１３，Ｃ１６）
と前記インバータ（Ｉ１３）により得られることを特徴
とするドライバ回路。 - 【請求項１７】 請求項１または請求項１３において、
前記大電流検知部（６０）のインバータ（Ｉ１３）の禁
止信号により、前記駆動回路のディセーブルのキャンセ
ルを禁止する繰り返しパルス禁止部（７０）を備えたこ
とを特徴とするドライバ回路。 - 【請求項１８】 請求項１において、前記パワートラン
ジスタ（２０）は、並列接続したインバータ（Ｉ
３，．．，Ｉ９）を含み、該インバータ（Ｉ３，．．，
Ｉ９）の各出力は２つのドライバトランジスタ（Ｔ３，
Ｔ４）に接続してあり、該２つのドライバトランジスタ
（Ｔ３，Ｔ４）は、パワー出力部の入力端子（Ｇ）を駆
動するのに必要な信号を供給することを特徴とするドラ
イバ回路。 - 【請求項１９】 請求項１８において、前記パワードラ
イバ（２０）は、レベルコンバータ（１５０）と、異な
る動作電圧で動作する少なくとも２つのインバータ（Ｉ
Ｃ７，ＩＣ８）とを含み、該２つのインバータ（ＩＣ
７，ＩＣ８）の出力は、パワー出力部の入力端子（Ｇ）
を駆動するのに必要な信号を供給するドライバトランジ
スタ（Ｔ６，Ｔ５；Ｔ７，Ｔ８）に結合されていること
を特徴とするドライバ回路。 - 【請求項２０】 請求項１９において、前記ドライバト
ランジスタは、ｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴに
より構成されたハーフブリッジ（Ｔ５，Ｔ６）を有し、
前記パワードライバ（２０）は、駆動信号を出力する少
なくとも１つの遅延回路（Ｒ１９；Ｃ１９；Ｒ１６，Ｃ
１５）を含むことを特徴とするドライバ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4338083.2 | 1993-11-08 | ||
| DE4338083A DE4338083C1 (de) | 1993-11-08 | 1993-11-08 | Treiberschaltung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07193481A true JPH07193481A (ja) | 1995-07-28 |
| JP3689130B2 JP3689130B2 (ja) | 2005-08-31 |
Family
ID=6502062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27383394A Expired - Fee Related JP3689130B2 (ja) | 1993-11-08 | 1994-11-08 | ドライバ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5563536A (ja) |
| EP (1) | EP0652639B1 (ja) |
| JP (1) | JP3689130B2 (ja) |
| DE (2) | DE4338083C1 (ja) |
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| GB2374220B (en) * | 2001-01-17 | 2004-08-04 | Jeffrey Peter Macaulay | Simple efficient class a output stage |
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1994
- 1994-10-31 EP EP94117202A patent/EP0652639B1/de not_active Expired - Lifetime
- 1994-10-31 DE DE59409611T patent/DE59409611D1/de not_active Expired - Lifetime
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- 1994-11-08 JP JP27383394A patent/JP3689130B2/ja not_active Expired - Fee Related
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