JPH07193711A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 画像読み取り手段での読み取り範囲の中の複
数箇所において、標準原稿を読み込み、原稿の位置によ
るばらつき補正するのみならず、読み取り手段の読み取
り位置における読み取り特性のばらつきに起因する誤差
をも補正できる装置を提供するにある。 【構成】 校正部３１２は、スキャナ部２０１よりの濃
度管理された標準原稿の読み取り結果に基づいて、スキ
ャナ部２０１のもつ読み取り特性のばらつきを校正す
る、このとき、スキャナ部２０１の読み取り範囲の中の
複数箇所で標準原稿を読み込むことによって前記校正を
行なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画像処理装置に関し、例
えば特定原稿の検出機能を設けた画像処理装置に関する
ものである。

【０００２】

【従来技術】近年、複写機やプリンタ等の画像形成装置
の高画質化・カラー化にともない、紙幣・有価証券等、
本来複写されるべきでない原稿（以下、「 特定原稿」 と
記述する。）についての偽造の危惧が生じている。さら
に、複写機等の画像処理装置における「 特定原稿」 の認
識において、予め複数種類の特定原稿の特徴データを装
置内部に保持し、原稿読み取り部より入力された画像信
号の特徴と比較し、複数種類の特定原稿のうち少なくと
もひとつが存在するか否を判定し、これらの複写動作を
未然に防ぐ装置として、特願平４−２８２５２８号，特
願平４−２８２５２８号等の方式が提案されている。

【０００３】更に、「特定原稿」の認識精度を維持する
ためには、読み取り部の特性ばらつきを小さくおさえる
ことが重要となる。このため、これを校正する手段が設
けられた装置として、校正用の基準白色板を画像読み取
り部にて読み込ませて、画像読み取り部の装置間の特性
ばらつきを校正する装置として、特願平４−２５８２０
７号記載の装置が提案されている。

【０００４】即ち、図７９に示す様に、原稿読み取り手
段のプラテンガラス２０３の予め定められた位置、例え
ば図７９に示す様にプラテンガラスの左端中央部に、前
記基準白色板６５１を置いてこれを読み込むことによっ
て画像読み取り部の特性を把握し、その特性ばらつきを
補正していた。

【０００５】

【発明が解決しようとしている課題】しかしながら前記
従来技術においては、校正用の基準白色板を画像読み取
り部の原稿台の一箇所のみで読み込み、画像読み取り装
置の特性を校正するものであったために、以下の様な不
具合が生じた。即ち、画像読み取り部の特性は、プラテ
ンガラス上の位置によっても若干のばらつきが生ずる。
ところが、上述した従来例においては、たとえば図７９
の６５１に示す位置に校正用の基準白色板を置いて、そ
の特性のばらつきを校正していたために、どうしても校
正誤差が生ずることが避けられなかった。

【０００６】

【問題を解決するための手段】本発明は上述の課題を解
決することを目的としてなされたもので、上述の課題を
解決する一手段として以下の構成を備える。即ち、原稿
画像を読み取る画像読み取り手段と、前記画像読み取り
手段よりの読み取り画像信号を電気的に処理する画像信
号処理手段と、前記画像信号処理手段による画像信号の
処理において前記画像信号の特徴と予め登録された特定
原稿の有無を判定する判定手段と、濃度管理された標準
原稿を読み込み、読み取り結果に基づいて前記画像読み
取り手段のもつ読み取り特性のばらつきを校正する校正
手段とを備え、前記校正手段は前記画像読み取り手段の
読み取り範囲の中の複数箇所で前記標準原稿を読み込む
ことによって前記校正を行なう。

【０００７】

【作用】以上の構成において、画像読み取り手段での読
み取り範囲の中の複数箇所において、標準原稿を読み込
み、原稿の位置によるばらつき補正するのみならず、読
み取り手段の読み取り位置における読み取り特性のばら
つきに起因する誤差をも補正できる。

【０００８】

【実施例】以下、図面を参照して本発明に係る一実施例
を詳細に説明する。以下の説明は本発明の適用例として
複写機の例が示されるが、これに限るものではなく、他
の種々の装置に適用できることはもちろんである。

【０００９】

【第１の実施例】 ［装置概観］図１に本発明に係る一実施例装置概観図を
示す。図１において、２０１は原稿を読み取り、ディジ
タル信号処理を行うイメージスキャナ部、２０２はイメ
ージスキャナ２０１によって読み取られた原稿画像に対
応した画像を用紙にフルカラーでプリント出力するプリ
ンタ部である。

【００１０】イメージスキャナ２０１において、２００
は鏡面圧板である。原稿台ガラス（以下「プラテン」と
称す。）２０３上の原稿２０４は、ランプ２０５で照射
され、ミラー２０６、２０７、２０８に導かれ、レンズ
２０９によって３ラインの個体撮像素子センサ（以下
「ＣＣＤ」と称す。）２１０上に像を結び、フルカラー
情報としてのレッド（Ｒ）、グリーン（Ｇ）、ブルー
（Ｂ）の３つの画像信号が信号処理部２１１に送られ
る。

【００１１】なお、ランプ２０５、ミラー２０６は速度
ｖで、ミラー２０７，２０８は速度（1/2 ）ｖでライン
センサの配設方向（主走査方向）に対して垂直方向に機
械的に動くことによって、原稿全面を走査（副走査）す
る。ここで、原稿２０４は、主走査および副走査ともに
400dpi(dots/inch) の解像度で読み取られる。２１１は
信号処理部であり、信号処理部２１１はＣＣＤ２１０に
よって読み取られた画像信号を電気的に処理し、マゼン
タ（Ｍ）、シアン（Ｃ）、イエロ（Ｙ）、ブラック（Ｂ
ｋ）の各成分に分解し、プリンタ部２０２に送る。ま
た、イメージスキャナ２０１における一回の原稿走査に
つき、Ｍ、Ｃ、Ｙ、Ｂｋのうちひとつの成分がプリンタ
部２０２に送られ、計４回の原稿走査によって、一回の
プリントアウトが完成する。

【００１２】イメージスキャナ部２０１より送られてく
るＭ、Ｃ、Ｙ、Ｂｋの各画像信号は、レーザドライバ２
１２に送られる。レーザドライバ２１２は、送られてき
た画像信号に応じて半導体レーザ２１３を変調駆動す
る。半導体レーザ２１３よりのレーザ光は、ポリゴンミ
ラー２１４、ｆ−θレンズ２１５、ミラー２１６を介
し、感光ドラム２１７上を走査する。ここで、読み取り
と同様に主走査および副走査ともに400dpi(dots/inch)
の解像度で書込まれる。

【００１３】２１８は回転現像器であり、マゼンタ現像
部２１９、シアン現像部２２０、イエロ現像部２２１、
ブラック現像部２２２より構成され、４つの現像部が交
互に感光ドラム２１７に接し、感光ドラム上に形成され
た静電現像をトナーで現像する。２２３は転写ドラムで
あり、用紙カセット２２４または用紙カセット２２５よ
り供給される用紙をこの転写ドラム２２３に巻き付け、
感光ドラム上に現像された像を用紙に転写する。

【００１４】この様にして、Ｍ、Ｃ、Ｙ、Ｂｋの４色が
順次転写された用紙は、定着ユニット２２６を通過して
トナーが用紙に定着された後に排紙される。また、２２
７はＩＣカードであり、イメージスキャナ２０１に組み
込まれているカードリーダ２２８に挿入することによ
り、ＩＣカード２２７に保持されている情報を装置に転
送することができる。

【００１５】［イメージスキャナ］図２は、イメージス
キャナ２０１における画像処理の流れを示すブロック図
である。図２において、２１０−１，２１０−２，２１
０−３はそれぞれ、レッド（Ｒ）、グリーン（Ｇ）、ブ
ルー（Ｂ）の分光感度特性をもつＣＣＤ（個体撮像素
子）センサであり、Ａ／Ｄ変換された後にそれぞれ８ビ
ット出力（０〜２５５）の信号が出力される。

【００１６】３１２- １，３１２- ２，３１２- ３はそ
れぞれ画像読み取り部の読み取り特性のばらつきを校正
する校正手段であり、詳細説明は後述する。更に、本実
施例において用いられるＣＣＤセンサ２１０−１，２１
０−２，２１０−３は一定の距離を隔てて配置されてい
る為ディレイ素子３０１および３０２においてその空間
的ずれが補正され、Ｒ、Ｇ、Ｂの各画像信号が出力され
る。

【００１７】３０３，３０４，３０５はｌｏｇ変換器で
あり、ルックアップテーブルＲＯＭまたはＲＡＭにより
構成され、輝度信号が濃度信号に変換される。３０６は
公知のマスキング及びＵＣＲ（下色除去）回路であり、
詳しい説明は省略するが、入力された３信号により、出
力のためのマゼンタ（Ｍ）、シアン（Ｃ）、イエロ
（Ｙ）、ブラック（Ｂｋ）の各信号各読み取り動作の度
に面順次に所定のビット長、例えば８ビットで出力され
る。

【００１８】ここで、ＣＮＯ信号は、２ビットの面順次
信号であり、４回の読み取り動作の順番を第１表の如く
に示す制御信号であり、マスキング／ＵＣＲ回路３０６
の動作条件を切り替える。

【００１９】

【表１】 ３０７は公知の空間フィルタ回路であり、出力信号の空
間周波数の補正を行う。３０８は濃度変換回路であり、
プリンタ部２０２のもつ濃度特性を補正するものであ
り、３０３〜３０５のｌｏｇ変換器と同様なＲＯＭまた
はＲＡＭで構成される。

【００２０】一方、３０９は特定原稿の判定手段であ
り、３２種類の判定条件に基づいて特定原稿の判定を行
い、判定結果を３２ビットのＨＩＴ信号として出力す
る。即ち、３２種類の判定条件それぞれに対して、もし
条件に合致すれば“１”を、条件に合致しなければ
“０”をＨＩＴ信号として発生する。３１１は本実施例
装置の全体制御を司るマイクロプロセッサ（以下「ＣＰ
Ｕ」と称す。）である。ＣＰＵ３０９は、判定回路３０
９を制御し、複数の判定条件に基づく判定結果であるＨ
ＩＴ信号に基づき予め登録された複数の特定原稿のうち
すくなくともひとつ以上の特定原稿が存在すると判定さ
れた場合、複写禁止信号ＩＮＨＩＢＩＴを出力する。さ
らにＣＰＵ３１１は、判定回路３０９にある読み出し専
用メモリ（ＲＯＭ）に付加されている固有の認識符号
（ＩＤ）を認識することができ、その際の制御信号がＲ
ＩＤ信号であり、読み込まれるＩＤがＲＯＭ１−ＩＤ信
号およびＲＯＭ２−ＩＤ信号である。

【００２１】３１０は複写禁止手段であり、複数の特定
原稿が複写されるのを未然に防ぐためのＯＲゲート回路
であり、濃度変換手段３０８の８ビット出力Ｖに対し、
ＣＰＵ３１１よりの出力ＩＮＨＩＢＩＴ信号と論理ＯＲ
がとられ、Ｖ’を出力する。結果として、ＩＮＨＩＢＩ
Ｔ＝“１”のとき、すなわち、特定原稿を読み取ってい
ると判定された場合には、入力信号Ｖの値にかかわらず
に出力は Ｖ’＝ＦＦ/Hex（２５５/DEC）となり、判定
信号ＩＮＨＩＢＩＴ＝０のとき、すなわち、特定原稿を
読み取っていないと判定された場合には、入力信号Ｖの
値がそのまま出力信号Ｖ’として出力される。

【００２２】［イメージスキャナの校正］図２の校正手
段３１２- １，３１２- ２，３１２- ３は、原稿読み取
り部の読み取り特性のばらつきを補正するものである。
以下、図７８を参照して本実施例の校正の方法について
述べる。本実施例においては、図７８に示すプラテンガ
ラス２０３上の５箇所、即ち、６４１（左上）、６４２
（左下）、６４３（中央）、６４４（右上）、６４５
（右下）の５箇所で、予めその濃度が既知である校正用
の標準白色板を読み込ませることで、原稿読み取り部の
読み取り位置の相違に基づく読み取り特性のばらつきを
把握する。

【００２３】５箇所における標準白色板の読み取り値
（Ｒ, Ｇ, Ｂ信号）をそれぞれ、（ＲＴ１, ＧＴ１, Ｂ
Ｔ１）、（ＲＴ２, ＧＴ２, ＢＴ２）、（ＲＴ３, ＧＴ
３, ＢＴ３）、（ＲＴ４, ＧＴ４, ＢＴ４）、（ＲＴ
５, ＧＴ５, ＢＴ５）とすると、校正手段３１２- １，
３１２- ２，３１２- ３は以下の補正式によって校正を
行なう。

【００２４】即ち、

【００２５】

【数１】ＲＴ０＝（ＲＴ１＋ＲＴ２＋ＲＴ３＋ＲＴ４＋
ＲＴ５）／５ ＧＴ０＝（ＧＴ１＋ＧＴ２＋ＧＴ３＋ＧＴ４＋ＧＴ５）
／５ ＢＴ０＝（ＢＴ１＋ＢＴ２＋ＢＴ３＋ＢＴ４＋ＢＴ５）
／５ の式で、５箇所の読み取り位置における読み取り信号を
平均し、読み取り場所によるばらつきによる影響を軽減
する。

【００２６】更に、校正手段３１２- １においては、次
式による校正が行なわれる。

【００２７】

【数２】Ｒout ＝Ｒin×ＲＴＧＴ／ＲＴ０ 但しＲin; 校正前データ即ち校正手段への入力 Ｒout;校正後データ即ち校正手段からの出力 ＲＴＧＴ; 標準白色板の読み取られるべき値 同様にして、校正手段３１２- ２においては、次式によ
る校正が行なわれる。

【００２８】

【数３】Ｇout ＝Ｇin×ＧＴＧＴ／ＧＴ０ 但しＧin; 校正前データ即ち校正手段への入力 Ｇout;校正後データ即ち校正手段からの出力 ＧＴＧＴ; 標準白色板の読み取られるべき値 校正手段３１２- １においては、次式による校正が行な
われる。

【００２９】

【数４】Ｂout ＝Ｂin×ＢＴＧＴ／ＢＴ０ 但しＢin; 校正前データ即ち校正手段への入力 Ｂout;校正後データ即ち校正手段からの出力 ＢＴＧＴ; 標準白色板の読み取られるべき値 以上の校正を行うことにより、装置間の読み取り特性の
ばらつきを補正するとちもに、原稿読み取りプラテンガ
ラス上の読み取り位置における特性ばらつきによる誤差
の影響を小さくすることができる。

【００３０】［同期信号タイミングチャート］図３に本
実施例装置における同期信号のタイミングチャートを示
す。４０１は主走査のタイミングを示すタイミングチャ
ート、４０２は短区間の副走査のタイミングを示すタイ
ミングチャート、４０３は長区間の副走査のタイミング
を示すタイミングチャートである。以下詳細に説明す
る。

【００３１】先ず主走査のタイミングを示す４０１にお
いて、ＣＬＫ信号は本実施例における基本クロック信号
であり、ＣＬＫ信号の立ち上がりに同期して１画素単位
の画像処理が行われる。ＨＳＹＮＣ信号は主走査同期信
号であり、ＨＳＹＮＣ信号の立ち上がりで主走査の開始
の同期をとる。ＣＬＫ４信号はＣＬＫ信号を４分周した
信号であり、ＣＬＫ信号とともに図２に示す判定回路３
０９の基本動作の同期をとる信号である。ＸＰＨＳ信号
は主走査の位相信号であり、ＣＬＫ４信号に対応して、
０〜３を繰り返す信号である。

【００３２】ＸＤ０は、ＸＰＨＳ信号が“０”である場
合に“０”となり、ＸＰＨＳ信号が“０”以外である場
合に“１”となる信号である。ＸＤ１は、ＸＰＨＳ信号
が“１”である場合に“０となり”、ＸＰＨＳ信号が
“１”以外である場合に“１”となる信号である。ま
た、ＸＤ２は、ＸＰＨＳ信号が“２”である場合に
“０”となり、ＸＰＨＳ信号が“２”以外である場合に
“１”となる信号である。ＸＤ３は、ＸＰＨＳ信号が
“３”である場合に“０”となり、ＸＰＨＳ信号が
“３”以外である場合に“１”となる信号である。

【００３３】図３の４０２において、ＹＰＨＳ信号は副
走査の位相信号であり、ＨＳＹＮＣ信号の立ち上がりに
同期して０〜３の値を繰り返し出力する。ＨＳ４信号は
ＨＳＹＮＣ信号を４分周して、ＣＬＫ４信号１周期幅分
だけ“１”となる様にした信号である。ＹＤ０は、ＹＰ
ＨＳ信号が“０”である場合に“０”となり、ＹＰＨＳ
信号が“０”以外である場合に“１”となる信号であ
る。ＹＤ１は、ＹＰＨＳ信号が“１”である場合に
“０”となり、ＹＰＨＳ信号が“１”以外である場合に
“１”となる信号である。ＹＤ２は、ＹＰＨＳ信号が
“２”である場合に“０”となり、ＹＰＨＳ信号が
“２”以外である場合に“１”となる信号である。ＹＤ
３は、ＹＰＨＳ信号が“３”である場合に“０”とな
り、ＹＰＨＳ信号が“３”以外である場合に“１”であ
る信号である。

【００３４】図３の４０３において、ＶＳ信号は副走査
イネーブル信号であり、“１”の区間でマゼンタ
（Ｍ）、シアン（Ｃ）、イエロー（Ｙ）、ブラック（Ｂ
ｋ）の順に像形成が行われる。ＣＮＯ信号は、前述の面
順次信号であり、ＶＳ信号の立ち上がりに同期して０，
１．２，３の値をとる。 ［判定の単位］図２に示す判定回路３０９における判定
処理は、４×４の画素ブロック単位で行われる。図４に
４×４画素ブロックを示す。図４の５０１に示す様な４
×４画素ブロックにおいて判定処理がなされ、４×４画
素ブロックに同期して、主走査方向には前述のＸＰＨＳ
信号が０，１．２，３の値を繰り返し、副走査方向には
前述のＹＰＨＳ信号が０，１．２，３の値を繰り返す。

【００３５】本実施例にいては、ＹＰＨＳ信号が
“０”、“１”、“２”、“３”の場合に、それぞれ異
なる８種類ずつの判定条件について時分割して判定がお
こなわれ、合計して３２種類の判定条件についての判定
が行われる。 ［通常動作モードと試験モード］さらに本実施例におけ
る画像処理モードとしては、通常動作モードと試験モー
ドにわけられる。

【００３６】試験モードにおいては、予め「特定原稿」
に模して作成された試験用原稿を読み取り、判定動作を
行うことで、イメージスキャナおよび判定回路の動作確
認をおこなう。 （試験用原稿）図７５に本実施例で用いる試験用原稿の
例を示す。試験用原稿は対象とする特定原稿を模したも
のであり、特定原稿の特徴と似た特徴を持つ様に作成さ
れる。本実施例においては、主要国（たとえば日、米、
英、仏、独等）の主要紙幣を対象としているが、一部の
例外をのぞき、これらの主要紙幣の多くに共通する特徴
としては、次の様な特徴がある。

【００３７】即ち、主要紙幣の多くは、複数色の線画で
描かれており、そのピッチは、おおむね2 本/mm 〜6 本
/mm である。従って本実施例の判定回路３０９もこの特
徴を考慮して設計されている。そこで、試験用の原稿と
しても、おおむね2 本/mm 〜6 本/mm の複数色の線画で
描かれているパターンを含む原稿を試験用原稿とする。

【００３８】（試験モードの流れを示すタイミングチャ
ート）図７６に示すフローチャートは、本実施例の上述
した試験モードの動作を示すフローチャートである。図
７６を参照して以下本実施例の試験モードの処理を説明
する。ステツプ６１０１にて装置電源が投入されると図
７６の処理に移行し、ステツプ６１０２では、通常動作
モードであるか試験モードであるかの判定が行われる。
この判定は、電源投入直後に操作部により特定のキー入
力があったか否かで判定される。図７７に本実施例装置
の操作部の外観を示すが、この操作部を用いて例えば、
“＊”、“１”、“２”、“３”、“３”、“２”、
“１”、“＊”と入力された場合には、試験モードと判
定され、そうでない場合には、通常動作モードとなる。
ステツプ６１０２において通常動作モードであると判定
された場合には、ステツプ６１０３の処理に移行し通常
動作モード用の設定がなされる。（詳細説明は後述す
る。）続くステツプ６１０４でコピースタートキーが押
下されたか否かを判定する。ステツプ６１０４でコピー
スタートが押下された判定された場合にはステツプ６１
０５に進み、紙幣の検知動作処理を実行する。そしてス
テップ６１０４に戻る。

【００３９】一方、ステツプ６１０２において試験モー
ドであると判定された場合にはステツプ６１０６に進
み、試験モード用の設定がなされる。（詳細説明は後述
する。）続くステツプ６１０７ではコピースタートキー
が押下されたか否かを判定する。ステツプ６１０７でも
しコピースタートキーが押下されたと判定された場合に
はステツプ６１０８の試験用原稿の検知動作処理を実行
する。そしてステップ６１０７に戻る。

【００４０】「判定回路３０９」図５に本実施例の判定
回路３０９の詳細ブロック構成図を示す。図５におい
て、ディジタルカラー画像信号であるＲ、Ｇ、Ｂ信号
が、ＣＬＫ信号、ＨＳＹＮＣ信号に同期して入力され、
判定結果がＨＩＴ信号としてＣＰＵ３１１に送られる。

【００４１】１０１は係数設定回路であり、判定回路３
０９を動作させるにあたり、諸々の設定係数が保持され
る。１０２は係数ＲＯＭ（以下「ＲＯＭ１」と称す。）
であり、係数設定回路１０１に設定すべき係数が予め保
持されており、カウンタ回路１４４による発生したアド
レスでＲＯＭ１（１０２）をアドレスし、設定されるべ
き係数が順次係数レジスタ１４８に設定される。

【００４２】１０３はＣＬＫ信号およびＨＳＹＮＣ信号
を分周する分周回路、１０４は読み取り原稿中の画像特
徴を検出する画像特徴抽出回路、１０５は読み取り画像
信号を平滑化するスムージング回路、１０６は４００dp
i(dots/inch)で入力された読み取り画像信号を１００dp
i に間引く間引き回路である。１１０は総合判定回路で
あり、画像特徴抽出回路１０４の検出結果、スムージン
グ回路１０５および間引き回路１０６の出力により、特
定原稿の有無を総合的に判定する。

【００４３】（分周回路１０３）図５に示す分周回路３
０３の詳細構成を図６に示す。図６において、６０１は
インバータ、６０２は２ビットのカウンタであり、カウ
ンタ６０２の出力が上述したＸＰＨＳであり、ＨＳＹＮ
Ｃ信号が“１”即ち主走査の基準位置で“０”に初期化
され、ＣＬＫ信号の立ち上がりに同期して“０”、
“１”、“２”、“３”の値を繰り返す。６０３は２入
力４出力のデコーダであり６０３- １に論理を示す。デ
コーダ６０３には、ＸＰＨＳ信号の下位ビット（ｂｉｔ
０）と上位ビット（ｂｉｔ１）が入力され、ＸＤ０、Ｘ
Ｄ１、ＸＤ２、ＸＤ３の各信号が出力される。更に、６
０４はインバータであり、ＸＰＨＳ信号の下位ビット
（ｂｉｔ０）を反転してＣＬＫ４信号を得る。

【００４４】以上の構成を備えることにより、図３の４
０１に示す各制御信号が得られる。また、６０５は２ビ
ットカウンタであり、カウンタ６０５の出力が上述した
ＹＰＨ信号であり、ＨＳＹＮＣ信号の立ち上がりに同期
して、“０”、“１”、“２”、“３”の値を繰り返
す。６０６はノア（ＮＯＲ）ゲートであり、ＹＰＨＳ信
号の下位ビット（ｂｉｔ０）と上位ビット（ｂｉｔ１）
が入力され、その出力はＹＰＨＳ信号が“０”である場
合のみ、“１”となる。６０７，６０８はフリップフロ
ップであり、ＣＬＫ４信号で同期がかけられる。

【００４５】ＡＮＤゲート６０９には、フリップフロッ
プ６０７の正論理出力とフリップフロップ６０８の負論
理出力が入力されており、ＡＮＤゲート６０９の出力に
は、ノアゲート６０６の出力の立ち上がりのタイミング
でＣＬＫ４の１クロック分のぱるす信号が出力され、こ
れがＨＳ４信号となる。デコーダ６１０はデコーダ６０
３と同様の２to４のデコーダであり論理も６０３- １に
示す様にデコーダ６０３と同様である。デコーダ６１０
には、ＹＰＨＳ信号の下位ビット（ｂｉｔ０）と上位ビ
ット（ｂｉｔ１）が入力され、ＹＤ０、ＹＤ１、ＹＤ
２、ＹＤ３の各信号が出力される。

【００４６】以上の構成を備えることにより、図３の４
０２に示す制御信号が得られる。 （画像特徴抽出回路１０４）図５に示す画像特徴抽出回
路１０４の詳細ブロック構成を図７に示す。図７におい
て、７０１はND回路であり、Ｒ、Ｇ、Ｂの３原色信号か
ら白黒の明度信号であるＮＤ信号を得る。（詳細構成を
図８に示す。）７０２は読み取り原稿中の網点成分を除
去する網点除去回路、７０３は読み取り原稿中の線画成
分を強調する線画強調回路、７０４は特徴抽出部であ
り、読み取り原稿中の４種類の各特徴（平坦成分、谷間
成分、線画成分、エッジ成分）を抽出する。

【００４７】７０５は特徴抽出部７０４によって抽出さ
れた特徴信号のノイズ除去を行う後処理回路、７０６は
検出された前記４種類の各特徴（平坦成分、谷間成分、
線画成分、エッジ成分）から必要な信号を選択する選択
回路であり、選択回路７０６の選択の基準としては、判
定すべき特定原稿の種類に応じてその特定原稿の特徴を
最もよく特定できる様に選定する。

【００４８】（ＮＤ回路７０１）図８に図７に示すＮＤ
回路７０１の詳細ブロック図を示す。図８に示す様にＮ
Ｄ回路７０１は、Ｒ，Ｇ，Ｂの３原色信号から白黒の明
度信号であるＮＤ信号を得るものである。８０１，８０
２，８０３はそれぞれＡ，Ｂの２入力に対し（A×B/1
6）を算出する乗算器、８０４はＡ，Ｂ，Ｃの３入力に
対し（A+B+C ）を出力する加算器、８０５はＣＬＫ信号
で同期をとためのフリップフロップである。一方、Ｇr,
Ｇg,Ｇb はそれぞれ予め設定された値であり計数決定回
路１０１によって設定され、結果として、入力信号Ｒ,
Ｇ, Ｂに対しで、次に示す第（１）式で表されるような
式で、白黒の明暗を表すＮＤ信号が生成される。

【００４９】 ＮＤ = Ｒ×Ｇr/16 + Ｇ×Ｇg/16 + Ｂ×Ｇb/16・・・（１） （網点除去回路７０２）図９及び図１０に図７に示す網
点除去回路７０２の詳細ブロック構成図を示す。網点除
去回路７０２の目的は、原稿中の網点成分のみを除去
し、詳細を後述する後段の線画判定の精度を向上させる
ことにある。

【００５０】図９において、９０１はインバータ、９０
２および９０３は１ライン遅延のためのＦＩＦＯ(First
In First Out)メモリ（例えば、三菱電機製M66251等で
構成することができる。）である。ここでＨＳＹＮＣ信
号はインバータ９０１により論理反転されてＦＩＦＯメ
モリ９０２，９０３のリセット端子に入力され、ＦＩＦ
Ｏメモリ９０２，９０３を１ラインごとに初期化（リセ
ット）する。

【００５１】ＮＤ信号入力はＦＩＦＯメモリ９０２に入
力され、ＦＩＦＯメモリ９０２で１ラインの遅延の後に
ＮＤ１信号として出力される。ＮＤ１信号はＦＩＦＯメ
モリ９０３により１ラインの遅延の後にＮＤ２信号とし
て出力される。更に、ＮＤ信号はフリップフロップ９０
４，９０５，９０６により１画素づつ遅延されてＥ１
１，Ｅ１２，Ｅ１３信号となり、ＮＤ１信号はフリップ
フロップ９０７，９０８，９０９により１画素づつ遅延
されてＥ２１，Ｅ２２，Ｅ２３信号となり、ＮＤ２信号
はフリップフロップ９１０，９１１，９１２により１画
素づつ遅延されてＥ３１，Ｅ３２，Ｅ３３信号となる。
これら９つの信号で、図１１に示す様な３×３画素のウ
ィンドウを形成する。

【００５２】即ち、注目画素（Ｘi,j ）および周辺画素
（Ｘi-1,j-1 ）、（Ｘi-1,j ）、（Ｘi-1,j+1 ）、（Ｘ
i,j-1 ）、（Ｘi,j+1 ）、（Ｘi+1,j-1 ）、（Ｘi+1,j
）、（Ｘi+1,j+1 ）より構成されるウィンドウであ
る。図９よりのこれら９つの信号は、図１０に示す演算
器９１３，９１４，９１５，９１６へ送られる。演算器
９１３〜９１６は、それぞれＡ、Ｂ、Ｃの３つの入力に
対して（Ａ＋Ｃ）／２および｜Ａ＋Ｃ- ２Ｃ｜／２を演
算して出力する。従って演算器９１３は、 Ｙ０＝（Ｅ１１＋Ｅ３３）／２及びｅ０＝｜Ｅ１１＋Ｅ
３３- ２Ｅ２２｜／２ を出力する。ここでＹ０は上述した図１１に示す３×３
画素のウィンドウ上で左上右下方向に強くスムージング
処理をしたもの、ｅ０は左上右下方向の２次微分量の絶
対値であり、同方向のエッジの強さを表す。

【００５３】演算器９１４は、 Ｙ１＝（Ｅ１２＋Ｅ３２）／２及びｅ１＝｜Ｅ１２＋Ｅ
３２- ２Ｅ２２｜／２ を出力する。ここでＹ１は上述した図１１に示す３×３
画素のウィンドウ上で上下方向に強くスムージング処理
をしたもの、ｅ１は上下方向の２次微分量の絶対値であ
り、同方向のエッジの強さを表す。

【００５４】演算器９１５は、 Ｙ２＝（Ｅ１３＋Ｅ３１）／２及びｅ２＝｜Ｅ１３＋Ｅ
３１- ２Ｅ２２｜／２ を出力する。ここでＹ２は上述した図１１に示す３×３
画素のウィンドウ上で左下右上方向に強くスムージング
処理をしたもの、ｅ２は左下右上方向の２次微分量の絶
対値であり、同方向のエッジの強さを表す。

【００５５】演算器９１５は、 Ｙ３＝（Ｅ２１＋Ｅ２３）／２及びｅ３＝｜Ｅ２１＋Ｅ
２３- ２Ｅ２２｜／２ を出力する。ここでＹ３は上述した図１１に示す３×３
画素のウィンドウ上で左右方向に強くスムージング処理
をしたもの、ｅ３は左右方向の２次微分量の絶対値であ
り、同方向のエッジの強さを表す。

【００５６】９１７，９１８，９２０は比較器、９１９
は２入力１出力のセレクタでありセレクタ９１９の論理
を９１９- １に示す。ここで、セレクタ９１９の出力ｓ
０および比較器９２０の出力ｓ１は、ｅ０，ｅ１，ｅ
２，ｅ３の大小関係により、結果的に次の値となる。即
ち、ｅ０がｅ０，ｅ１，ｅ２，ｅ３の最小値となる場合
には、ｓ０＝０，ｓ１＝０となり、ｅ１がｅ０，ｅ１，
ｅ２，ｅ３の最小値となる場合には、ｓ０＝１，ｓ１＝
０となり、ｅ２がｅ０，ｅ１，ｅ２，ｅ３の最小値とな
る場合には、ｓ０＝０，ｓ１＝１となり、ｅ３がｅ０，
ｅ１，ｅ２，ｅ３の最小値となる場合には、ｓ０＝１，
ｓ１＝１となる。

【００５７】９２１は２入力４出力のデコーダ回路であ
り、デコーダ回路９２１の論理を９２１- １に示す。９
２２は４入力１出力のマルチプレクサである。デコーダ
９２１には上述したセレクタ９１９，９２０よりのｓ
０、ｓ１が入力され、マルチプレクサ９２２にはデコー
ダ９２１よりの４出力及び演算器９１３〜９１６よりの
Ｙ０、Ｙ１、Ｙ２、Ｙ３信号が図１０の様に入力され
る。

【００５８】結果として、ｅ０がｅ０，ｅ１，ｅ２，ｅ
３の最小値となる場合にはマルチプレクサ９２２よりＹ
０が出力される。ｅ１がｅ０，ｅ１，ｅ２，ｅ３の最小
値となる場合にはマルチプレクサ９２２よりＹ１が出力
される。ｅ２がｅ０，ｅ１，ｅ２，ｅ３の最小値となる
場合にはマルチプレクサ９２２よりＹ２が出力され、ｅ
３がｅ０，ｅ１，ｅ２，ｅ３の最小値となる場合には、
マルチプレクサ９２２よりＹ３が出力される。

【００５９】即ち、注目画素Ｘi,j を中心に８方向の２
次微分を算出し、それら４つの２次微分量の最小の方向
に強いスムージングを行ない、フリップフロップ９２３
によりＣＬＫ信号の立上りに同期してＮＥ信号として出
力される。これらの処理の効果を図１２に示す。例えば
図１２の１１０１に示す様な線画パターンにおいては、
４方向の２次微分量の中では上下方向の２次微分量（図
１０のｅ１）が最小値をとり、上下方向の強いスムージ
ング処理（図１０のＹ１）がなされるものの、１１０２
に示す様に線画は保存される。同様に他の方向（左右、
左上右下、左下右上）の線画についても同様に保存され
る。一方、１１０３に示される網点のパターンについて
は１１０４に示す様に除去される。この様に、線画成分
を損なうことなく網点成分を除去することができる。

【００６０】（線画強調回路７０３）図７に示す線画強
調回路７０３は上述した網点除去回路７０２の出力ＮＥ
信号をうけて線画成分を強調する回路であり、その詳細
を図１３及び図１４に示す。まず図１３において、１２
０１はインバータ、１２０２および１２０３は１ライン
遅延のためのＦＩＦＯメモリである。ここでＨＳＹＮＣ
信号はインバータ１２０１により論理反転され、ＦＩＦ
Ｏメモリ１２０２，１２０３のリセット端子に入力さ
れ、ＦＩＦＯメモリ１２０２，１２０３を１ラインごと
に初期化（リセット）する。ＮＥ信号入力はＦＩＦＯメ
モリ１２０２に入力され１ラインの遅延の後にＮＥ１信
号として出力される。ＮＥ１信号はＦＩＦＯメモリ１２
０３により１ラインの遅延の後にＮＥ２信号として出力
される。

【００６１】ＮＥ信号は、フリップフロップ１２０４，
１２０５，１２０６によりそれぞれ１画素づつ遅延さ
れ、ＡＥ１１，ＡＥ１２，ＡＥ１３信号となる。またＮ
Ｅ１信号は、フリップフロップ１２０７，１２０８，１
２０９により１画素づつ遅延され、ＡＥ２１，ＡＥ２
２，ＡＥ２３信号となる。更にＮＥ２信号は、フリップ
フロップ１２１０，１２１１，１２１２により１画素づ
つ遅延され、ＡＥ３１，ＡＥ３２，ＡＥ３３信号とな
る。これら９つの信号で、上述した図１１に示す様な３
×３画素のウィンドウを形成する。

【００６２】図１３に示す上述したこれら９つの信号の
内、図１１に示す注目画素（Ｘi,j）を取り囲む８つの
画素（Ｘi-1,j-1 ）、（Ｘi-1,j ）、（Ｘi-1,j+1 ）、
（Ｘi,j-1 ）、（Ｘi,j+1 ）、（Ｘi+1,j-1 ）、（Ｘi+
1,j ）、（Ｘi+1,j+1 ）に相当する信号ＡＥ１１，ＡＥ
１２，ＡＥ１３，ＡＥ２１，ＡＥ２３，ＡＥ３１，ＡＥ
３２，ＡＥ３３は、図１４に示す最大値/ 最小値検出器
１２１３，１２１４，１２１５，１２１６へ送られる。

【００６３】最大値/ 最小値検出器１２１３，１２１
４，１２１５，１２１６はそれぞれＡ，Ｂの２入力に対
して最大値ｍａｘおよび最小値ｍｉｎを出力する。また
１２１７，１２１９，１２２１はそれぞれ最大値検出器
であり、Ａ，Ｂの２入力に対して最大値ｍａｘを出力す
る。１２１８，１２２０，１２２２はそれぞれ最小値検
出器であり、Ａ，Ｂの２入力に対して最小値ｍｉｎを出
力する。従って、最大値検出器１２２１の出力ＭＸ信号
には、８つの周辺画素に対応する信号ＡＥ１１，ＡＥ１
２，ＡＥ１３，ＡＥ２１，ＡＥ２３，ＡＥ３１，ＡＥ３
２，ＡＥ３３の最大値が選択出力され、最小値検出器１
２２２の出力ＭＮ信号には、８つの周辺画素に対応する
信号ＡＥ１１，ＡＥ１２，ＡＥ１３，ＡＥ２１，ＡＥ２
３，ＡＥ３１，ＡＥ３２，ＡＥ３３の最小値が選択出力
される。

【００６４】更に、１２２３はＭＸ信号とＭＮ信号を加
算する加算器であり、ＭＸ信号とＭＮ信号の平均値（Ｍ
Ｘ＋ＭＮ）／２が出力される。１２２４は加算器１２２
３よりの（ＭＸ＋ＭＮ）／２の値と注目画素（Ｘi,j ）
に対応するＡＥ２２の値を比較する比較器、１２２５は
２入力１出力のセレクタであり、その動作論理を１２２
５- １に示す。

【００６５】結果的にセレクタ１２２５の出力には、Ａ
Ｅ２２＞（ＭＸ＋ＭＮ）／２の場合（即ち、ＡＥ２２-
ＭＮ＞ＭＸ- ＡＥ２２の場合）にはＭＸが出力される。
またＡＥ２２≦（ＭＸ＋ＭＮ）／２の場合（即ち、ＡＥ
２２- ＭＮ≦ＭＸ- ＡＥ２２の場合）にはＭＮが出力さ
れる。このセレクタ１２２５の出力はフリップフロップ
１２２６をへてＮＦ信号として出力される。

【００６６】以上の構成を備えることにより、注目画素
ＡＥ２２での値が、周辺画素群の最大値であるＭＸと周
辺画素群の最小値であるＭＮの二つの値の内どちらか近
い方（差が小さい方）の値に注目画素を置き換えること
ができる。以上の動作の効果を図１５に示す。即ち、図
１５の１３０１に示す様なパターン（破線の断面グラフ
を１３０２に示す）の場合、濃度の変化点が周辺画素の
最大値または最小値の近い方に置き換えられるため、１
３０３に示す様なパターン（破線の断面グラフを１３０
４に示す）に変換される。従って、読み取り素子の特性
による信号の鈍りが排除され、結果的に線画のパターン
が強調される。

【００６７】（特徴抽出回路７０４）次に、図１６乃至
図２１を参照して図７に示す特徴抽出回路７０４の詳細
構成を説明する。図１６乃至図２１は特徴抽出部７０４
の詳細構成を示すブロック図である。特徴抽出部７０４
は線画強調回路７０３の出力ＮＦ信号を受け、読み取り
画像信号より注目画素の４種類の特徴（線画部、平坦
部、エッジ部、谷間部）を抽出する。

【００６８】図１６において、１４０１はインバータ、
１４０２，１４０３，１４０４および１４０５はそれぞ
れ１ライン遅延のためのＦＩＦＯメモリである。ここで
ＨＳＹＮＣ信号はインバータ１４０１により論理反転さ
れ、ＦＩＦＯメモリ１４０２〜１４０５のリセット端子
に入力され、ＦＩＦＯメモリ１４０２〜１４０５を１ラ
インごとに初期化（リセット）する。

【００６９】ＮＦ信号入力はＦＩＦＯメモリ１４０２に
入力され、１ライン分遅延された後にＮＦ１信号として
出力される。ＮＦ１信号はＦＩＦＯメモリ１４０３によ
り１ライン分遅延された後にＮＦ２信号として出力され
る。同様にＮＦ２信号はＦＩＦＯメモリ１４０４により
１ライン分遅延された後にＮＦ３信号として出力され
る。更にＮＦ３信号はＦＩＦＯメモリ１４０５により１
ライン分遅延された後にＮＦ４信号として出力される。

【００７０】更にＮＥ信号は、フリップフロップ１４０
６，１４０７，１４０８，１４０９，１４１０により順
次１画素づつ遅延され、ＢＥ１１，ＢＥ１２，ＢＥ１
３，ＢＥ１４，ＢＥ１５信号となる。ＮＥ１信号はフリ
ップフロップ１４１１，１４１２，１４１３，１４１
４，１４１５により順次１画素づつ遅延され、ＢＥ２
１，ＢＥ２２，ＢＥ２３，ＢＥ２４，ＢＥ２５信号とな
る。ＮＥ２信号はフリップフロップ１４１６，１４１
７，１４１８，１４１９，１４２０により順次１画素づ
つ遅延され、ＢＥ３１，ＢＥ３２，ＢＥ３３，ＢＥ３
４，ＢＥ３５信号となる。ＮＥ３信号はフリップフロッ
プ１４２１，１４２２，１４２３，１４２４，１４２５
により順次１画素づつ遅延され、ＢＥ４１，ＢＥ４２，
ＢＥ４３，ＢＥ４４，ＢＥ４５信号となる。更に、ＮＥ
４信号はフリップフロップ１４２６，１４２７，１４２
８，１４２９，１４３０により順次１画素づつ遅延さ
れ、ＢＥ５１，ＢＥ５２，ＢＥ５３，ＢＥ５４，ＢＥ５
５信号となる。

【００７１】これらの合計２５の信号で図２２に示す様
な５×５画素のウィンドウを形成する。即ち、注目画素
（Ｘi,j ）および周辺画素を中心とし上下左右に±２画
素の範囲を含む５×５画素の計２５画素より構成される
ウィンドウである。以下、特徴量のひとつである平坦判
定回路について説明する。図１７において、１４３１は
最大値/ 最小値検出器であり、５つの入力Ａ，Ｂ，Ｃ，
Ｄ，Ｅに対し、最大値ｍａｘ( Ａ, Ｂ, Ｃ, Ｄ, Ｅ) お
よび最小値ｍｉｎ( Ａ, Ｂ, Ｃ, Ｄ, Ｅ) を出力する。
最大値/ 最小値検出器１４３１に対し同一主走査位置で
１ラインずつ遅延された画素に相当するＢＥ１１，ＢＥ
２１，ＢＥ３１，ＢＥ４１，ＢＥ５１が入力され、それ
らの最大値および最小値が出力される。言い替えると、
図２２において（Ｘi-2,j-2 ）、（Ｘi-1,j-2 ）、（Ｘ
i,j-2 ）、（Ｘi+1,j-2 ）、（Ｘi+2,j-2 ）に示される
画素における値の最大値および最小値が算出される。

【００７２】更に検出された最大値はフリップフロップ
１４３２，１４３３，１４３４，１４２５により順次画
素単位で遅延され、Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５とし
て出力される。同じく検出された最小値は、フリップフ
ロップ１４３７，１４３８，１４３９，１４４０，１４
４１により順次画素単位で遅延され、Ｎ１，Ｎ２，Ｎ
３，Ｎ４，Ｎ５として出力される。

【００７３】更に、Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５は、
図１８に示す最大値検出器１４４２に入力され、Ｍ１〜
Ｍ５の最大値を算出しＭＭ信号として出力する。一方、
Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５は図１８に示す最大値検
出器１４４３に入力され、Ｎ１〜Ｎ５の最小値を算出
し、ＮＮ信号として出力する。結果として、ＭＭ信号は
図２２に示される５×５の画素のウィンドウ内での最大
値を示し、ＮＮ信号は図２２に示される５×５の画素の
ウィンドウ内での最小値を示す。図２２に示す１４４４
は減算器であり、ＭＭ−ＮＮの値を出力する。そして、
フリップフロップ１４４５によってＣＬＫ信号と同期を
とられてＹＢ信号として出力される。

【００７４】１４４６は比較器であり、図５に示す係数
設定回路１０１によって予め設定されている値ＴＨとフ
リップフロップ１４４５よりのＹＢ信号の大小比較が行
われる。比較器１４４６の比較結果はフリップフロップ
１４４６をへてＨ信号として出力される。即ち、ＹＢ＜
ＴＨであれば、Ｈ＝１となり、ＹＢ≧ＴＨであればＨ＝
０となる。

【００７５】以上の構成に係る動作を説明すると以下の
様になる。図２２において、注目画素（Ｘi,j ）近傍が
平坦であれば５×５のウィンドウ内の画素の値は皆近い
値を示し、ウィンドウ内の最大値ＭＭと最小値ＮＮとの
差は小さくなり、結果的としてＨ＝１となる。一方、注
目画素（Ｘi,j ）の近傍が平坦でない場合には５×５の
ウィンドウ内の画素の値には大小のばらつきが生じるた
め、最大値ＭＭと最小値ＮＮとに差が生じ、結果として
Ｈ＝０となる。即ち、注目画素（Ｘi,j ）の近傍が平坦
である場合にはＨ＝１となり、注目画素（Ｘi,j ）の近
傍が平坦でない場合にはＨ＝０となる。これより、フリ
ップフロップ１４４６よりのＨ信号は平坦判定信号とい
うことができる。

【００７６】次に、図１９乃至図２１を参照して、特徴
抽出回路７０４の以上に説明した加来信号を用いたエッ
ジ判定回路、線画判定回路、谷間判定回路について説明
する。図１９がエッジ判定回路、図２０が線画判定回
路、図２１が谷間判定回路を示している。エッジ判定回
路は、図１９に示す演算器１５０１，１５０２，１５０
３，１５０４、最大値検出回路１５０５、比較器１５０
６、フリップフロップ１５０７より構成される。

【００７７】演算器１５０１，１５０２，１５０３，１
５０４はそれぞれ３つの入力Ａ，Ｂ，Ｃに対し、ｍａｘ
（Ａ，Ｃ）−Ｂを出力する。演算器１５０１には図１６
よりのＥＢ１１，ＥＢ３３，ＥＢ５５、即ち、図２２の
（Ｘi+2,j+2 ）、（Ｘi,j ）、（Ｘi-2,j-2 ）に相当す
る３つの画素（左斜め上方向のひとつおき３画素）の値
が入力され、ＥＢＹ１＝ｍａｘ（ＥＢ１１，ＥＢ５５）
−ＥＢ３３が出力される。演算器１５０２には、図１６
よりのＥＢ１３，ＥＢ３３，ＥＢ５３、即ち、図２２の
（Ｘi,j+2 ）、（Ｘi,j ）、（Ｘi,j-2）に相当する３
つの画素（縦方向のひとつおき３画素）の値が入力さ
れ、ＥＢＹ２＝ｍａｘ（ＥＢ１３，ＥＢ５３）−ＥＢ３
３が出力される。

【００７８】演算器１５０３には図１６よりのＥＢ１
５，ＥＢ３３，ＥＢ５１、即ち図２２の（Ｘi+2,j-2
）、（Ｘi,j ）、（Ｘi-2,j+2 ）に相当する３つの画
素（右斜め上方向のひとつおき３画素）の値が入力さ
れ、ＥＢＹ３＝ｍａｘ（ＥＢ１５，ＥＢ５１）−ＥＢ３
３が出力される。演算器１５０４には図１６よりのＥＢ
３１，ＥＢ３３，ＥＢ３５、即ち図２２の（Ｘi+2,j
）、（Ｘi,j ）、（Ｘi-2,j ）に相当する３つの画素
（横方向のひとつおき３画素）の値が入力され、ＥＢＹ
４＝ｍａｘ（ＥＢ３１，ＥＢ３５）−ＥＢ３３が出力さ
れる。

【００７９】以上の構成におけるエッジ検出の原理を、
図２３を用いて以下に説明する。図２３において、１７
０１に示す様なパターンがあった場合、鎖線で示す断面
での値を１７０２に示し、ＥＢＹ４の値を１７０３に示
す。詳しい説明は省略するが、１７０３に示される様
に、横方向に濃度の変化するエッジ部分でＥＢＹ４の値
は大きくなる。

【００８０】同様にして、縦方向に濃度の変化するエッ
ジ部分ではＥＢＹ２の値が大きくなり、左斜め上方向に
濃度の変化するエッジ部分ではＥＢＹ１の値が大きくな
り、右斜め上方向に濃度の変化するエッジ部分ではＥＢ
Ｙ３の値が大きくなる。また、最大値検出回路でこれら
４つのうちの最大値ｍａｘ（ＥＢＹ１，ＥＢＹ２，ＥＢ
Ｙ３，ＥＢＹ４）が出力される。これらの出力は、前記
の４つの方向の（横方向、縦方向、左斜め上方向、右斜
め上方向）のうちいずれかにエッジ成分が存在する場合
に大きな値となり、図１９に示す比較器１５０６によっ
て、係数設定回路１０１によって予め定められた値ＴＥ
と比較され、その比較結果は、フリップフロップ１５０
７をへてＥ信号として出力される。

【００８１】即ち、ｍａｘ（ＥＢＹ１，ＥＢＹ２，ＥＢ
Ｙ３，ＥＢＹ４）＞ＴＥの場合にはＥ＝１となり、ｍａ
ｘ（ＥＢＹ１，ＥＢＹ２，ＥＢＹ３，ＥＢＹ４）≦ＴＥ
の場合にはＥ＝０となる。言い換えると、図２２におい
て注目画素（Ｘi,j ）がエッジの部分である場合にはＥ
＝１となり、図２２において注目画素（Ｘi,j ）がエッ
ジの部分でない場合にはＥ＝０となる。これよりＥ信号
はエッジ判定信号ということができる。

【００８２】次に、線画判定回路および谷間部検出回路
について説明する。線画判定部を示す図２０において、
１５０８，１５０９，１５１０，１５１１，１５１２，
１５１３，１５１４，１５１５はそれぞれ演算器であ
り、Ａ，Ｂ，Ｃの３入力に対し、ｍｉｎ（Ａ，Ｃ）−Ｂ
−｜Ａ−Ｃ｜、及びＢ−ｍａｘ（Ａ，Ｃ）−｜Ａ−Ｃ｜
の演算を施し出力する。１５１６は最大値検出器、１５
１７は最小値検出器、１５１８は減算器、１５１９およ
び１５２０は比較器、１５２１はＡＮＤゲート、１５２
２はフリップフロップであり、１５２２は最大値検出
器、１５２３は最小値検出器、１５２４は減算器、１５
２５は比較器、１５２６はフリップフロップである。

【００８３】演算器１５０８には、図１６よりのＥＢ１
１，ＥＢ３３，ＥＢ４４、即ち、図２２の（Ｘi+2,j+2
）、（Ｘi,j ）、（Ｘi-1,j-1 ）に相当する３つの画
素（左斜め上方向の３画素）の値が入力され、 Ｙ１１＝ｍｉｎ（ＥＢ１１，ＥＢ４４）−ＥＢ３３−｜
ＥＢ１１−ＥＢ４４｜ Ｙ２１＝ＥＢ３３−ｍａｘ（ＥＢ１１，ＥＢ４４）−｜
ＥＢ１１−ＥＢ４４｜ の値を出力する。

【００８４】演算器１５０９には、図１６よりのＥＢ１
３，ＥＢ３３，ＥＢ４３、即ち、図２２の８Ｘi,j+2
）、（Ｘi,j ）、（Ｘi,j-1 ）に相当する３つの画素
（縦方向の３画素）の値が入力され、 Ｙ１２＝ｍｉｎ（ＥＢ１３，ＥＢ４３）−ＥＢ３３−｜
ＥＢ１３−ＥＢ４３｜ Ｙ２２＝ＥＢ３３−ｍａｘ（ＥＢ１３，ＥＢ４３）−｜
ＥＢ１３−ＥＢ４３｜ の値を出力する。

【００８５】演算器１５１０には、図１６よりのＥＢ１
５，ＥＢ３３，ＥＢ４２、即ち、図２２の（Ｘi+2,j-2
）、（Ｘi,j ）、（Ｘi-1,j+1 ）に相当する３つの画
素（右斜め上方向の３画素）の値が入力され、 Ｙ１３＝ｍｉｎ（ＥＢ１５，ＥＢ４２）−ＥＢ３３−｜
ＥＢ１５−ＥＢ４２｜ Ｙ２３＝ＥＢ３３−ｍａｘ（ＥＢ１５，ＥＢ４２）−｜
ＥＢ１５−ＥＢ４２｜ の値を出力する。

【００８６】演算器１５０１１には、図１６よりのＥＢ
３１，ＥＢ３３，ＥＢ３４、即ち、図２２の（Ｘi,j+2
）、（Ｘi,j ）、（Ｘi,j-1 ）に相当する３つの画素
（横方向の３画素）の値が入力され、 Ｙ１４＝ｍｉｎ（ＥＢ３１，ＥＢ３４）−ＥＢ３３−｜
ＥＢ３１−ＥＢ３４｜ Ｙ２４＝ＥＢ３３−ｍａｘ（ＥＢ３１，ＥＢ３４）−｜
ＥＢ３１−ＥＢ３４｜ の値を出力する。

【００８７】演算器１５１２には、図１６よりのＥＢ２
２，ＥＢ３３，ＥＢ５５、即ち、図２２の（Ｘi+1,j+1
）、（Ｘi,j ）、（Ｘi-2,j-2 ）に相当する３つの画
素（左斜め上方向の３画素）の値が入力され、 Ｙ１５＝ｍｉｎ（ＥＢ２２，ＥＢ５５）−ＥＢ３３−｜
ＥＢ２２−ＥＢ５５｜ Ｙ２５＝ＥＢ３３−ｍａｘ（ＥＢ２２，ＥＢ５５）−｜
ＥＢ２２−ＥＢ５５｜ の値を出力する。

【００８８】演算器１５１３には、図１６よりのＥＢ２
３，ＥＢ３３，ＥＢ５３、即ち、図２２の（Ｘi,j+1
）、（Ｘi,j ）、（Ｘi,j-2 ）に相当する３つの画素
（縦方向の３画素）の値が入力され、 Ｙ１６＝ｍｉｎ（ＥＢ２３，ＥＢ５３）−ＥＢ３３−｜
ＥＢ２３−ＥＢ５３｜ Ｙ２６＝ＥＢ３３−ｍａｘ（ＥＢ２３，ＥＢ５３）−｜
ＥＢ２３−ＥＢ５３｜ の値を出力する。

【００８９】演算器１５１４には、図１６よりのＥＢ２
４，ＥＢ３３，ＥＢ５１、即ち、図２２の（Ｘi+1,j-1
）、（Ｘi,j ）、（Ｘi-2,j+2 ）に相当する３つの画
素（右斜め上方向の３画素）の値が入力され、 Ｙ１７＝ｍｉｎ（ＥＢ２４，ＥＢ５１）−ＥＢ３３−｜
ＥＢ２４−ＥＢ５１｜ Ｙ２７＝ＥＢ３３−ｍａｘ（ＥＢ２４，ＥＢ５１）−｜
ＥＢ２４−ＥＢ５１｜ の値を出力する。

【００９０】演算器１５０１５には、図１６よりのＥＢ
３２，ＥＢ３３，ＥＢ３５、即ち、図２２の（Ｘi,j+1
）、（Ｘi,j ）、（Ｘi,j-2 ）に相当する３つの画素
（横方向の３画素）の値が入力され、 Ｙ１８＝ｍｉｎ（ＥＢ３２，ＥＢ３５）−ＥＢ３３−｜
ＥＢ３２−ＥＢ３５｜ Ｙ２８＝ＥＢ３３−ｍａｘ（ＥＢ３２，ＥＢ３５）−｜
ＥＢ３２−ＥＢ３５｜ の値を出力する。

【００９１】図２４に、以上の構成による線画パターン
の検出原理について示す。例えば図２４の１８０１に示
す様な縦の線画パターンの場合、鎖線で示す断面の画像
信号は例えば１８０２の様になる。これに対し、図２０
に示すＹ１４の値を１８０３に、Ｙ１８の値を１８０４
に示す。また、Ｙ１４とＹ１８の最大値ｍａｘ（Ｙ１
４, Ｙ１８）の値を１０８５に示す。図２４に示される
様に、ｍａｘ（Ｙ１４，１８）の値は縦の線画部分で大
きくなる。

【００９２】ここで特徴的なこととして、図２５に示す
ような線幅３画素以上の線画パターンや、図２３に示す
様な単純なエッジにおいては、Ｙ１４やＹ１８は大きな
値を取らないということである。従って、本実施例の上
述した演算式によれば、主要国紙幣および有価証券の多
くにある細い線画を的確にとらえることができる。ま
た、この縦方向の線画パターンの場合には、不図示では
あるがＹ１２およびＹ１６の値はいずれも小さいものと
なる。縦方向以外の線画パターンにおいては、他の演算
器いずれかの出力によって検出される。

【００９３】以上の点を考慮して本実施例では、図２１
に示す減算器１５１８で最大値検出回路１５１６よりの
最大値と最小値検出回路１５１７よりの最小値との差を
求め、比較器１５１９，１５２０により図５に示す係数
設定回路１０１によって予め設定されている値ＴＳ１，
ＴＳ２と比較し、比較結果をフリップフロップ１５２２
を介して出力可能に構成している。

【００９４】以上の構成を備えることにより本実施例に
おいては、図２１に示す最大値検出回路１５１６の出力
は大きく、いずれかの演算器の出力は小さくなり、最小
値検出回路１５１７の出力は小さいものとなる。このた
め、この最大値より最小値を減算する減算器１５１８の
出力ＥＳ信号の値が大きくなる。一方、図２６の２００
１に示す様な網点のパターンの場合においては、演算器
の出力ｍｉｎ（Ａ，Ｃ）−Ｂ−｜Ａ−Ｃ｜の値は大きく
なることがあるが、方向性がなく、前記の４つの方向の
（横方向、縦方向、左斜め上方向、右斜め上方向）のい
ずれの場合にも大きな値を出力する。このため、図２１
に示す最大値検出回路１５１８と最小値検出回路１５１
７の出力にはさほど差がないことになる。この結果、減
算器１５１８の出力ＥＳ信号の値は小さくなる。

【００９５】以上の結果、線画パターンの場合には減算
器１５１８の出力ＥＳ信号の値は大きくなる。即ち、比
較器１５１９および比較器１５２０においては、図５に
示す係数設定回路１０１によって予め設定されている値
ＴＳ１およびＴＳ２（ＴＳ１＞ＴＳ２）と比較される。
結果的に、ＴＳ２＜ＥＳ＜ＴＳ１の場合にはＳ＝１とな
り、ＥＳ≦ＴＳ２またはＴＳ２≦ＥＳの場合にはＳ＝０
となる。

【００９６】主要国紙幣および有価証券の多くの線画の
みを検出するために、予め多くの主要紙幣及び有価証券
の線画におけるＥＳ信号の値の分布を調べておき、ある
一定値の間（ＴＳ１とＴＳ２の間）にあることを判定す
ることで判定精度を向上でき、注目画素（Ｘi,j ）が線
画であればＳ＝１となり、注目画素（Ｘi,j ）が線画で
なければＳ＝０となる。

【００９７】次に、谷間部分検出の説明をする。図２１
に示す減算器１５２４で最大値検出回路１５２２よりの
最大値と最小値検出回路１５２３よりの最小値との差を
求め、比較器１５２５により図５に示す係数設定回路１
０１によって予め設定されている値ＴＴと比較し、比較
結果をフリップフロップ１５２６を介して出力可能に構
成している。

【００９８】図２４において、１８０１のパターンにお
いて、Ｙ２４およびＹ２８の出力結果を１８０６および
１８０７に、Ｙ２４とＹ２８の最大値ｍａｘ（Ｙ２４，
Ｙ２８）の演算結果を１８０８に示す。ここで判る様Ｙ
２４およびＹ２８は縦方向の谷間部において大きくなる
信号である。また、この縦方向の谷間部パターンの場合
には、不図示ではあるが、Ｙ２２およびＹ２６の値はい
ずれも小さいものとなる。

【００９９】さらに、縦方向以外の谷間部パターンにお
いては、他の演算器いずれかの出力によって検出される
ため、図２１に示す最大値検出回路１５２２の出力は大
きく、いずれかの演算器の出力は小さくなり、最小値検
出回路１５２３の出力は小さいものとなる。このため、
減算器１５２４の出力ＥＴ信号の値が大きくなる。更に
比較器１５２５において、予め係数設定回路１０１によ
って設定されている値ＴＴと比較することで、比較結果
Ｔには注目画素（Ｘi,j ）が谷間部であるか否かの判定
結果が出力される。即ち、注目画素（Ｘi,j ）が谷間部
であればＴ＝１となり、注目画素（Ｘi,j ）が谷間部で
なければＳ＝０となる。

【０１００】（後処理回路７０５）図２７に、図７に示
す後処理部７０５の詳細ブロック構成図を示す。後処理
回路７０５は線画部信号Ｓおよびエッジ部信号Ｅの後処
理をし、信号に含まれるノイズを除去する。図２７にお
いて、４２０１はインバータであり、４２０２は図９に
示すＦＩＦＯメモリ９０２と同等の１ライン遅延のため
のＦＩＦＯメモリである。ここでＨＳＹＮＣ信号はイン
バータ４２０１により論理反転されてＦＩＦＯメモリ４
２０２のリセット端子に入力され、ＦＩＦＯメモリ４２
０２を１ラインごとに初期化（リセット）する。平坦部
信号Ｈおよび谷間部信号Ｔは、ＦＩＦＯメモリ４２０２
により１ラインの遅延を与えられ、Ｈ１およびＴ１信号
として出力される。

【０１０１】また、４２０３は線画部信号後処理回路、
４２０４はエッジ部信号後処理回路である。線画部信号
後処理回路４２０３にはＳＳ１，ＳＳ２，ＳＳ３の３信
号が入力されている。ＳＳ１信号はＳ信号と同一の信
号、ＳＳ２信号はＳＳ１信号（即ちＳ信号）を１ライン
遅延した信号、ＳＳ３信号はＳＳ２信号を１ライン遅延
した信号である。線画部信号後処理回路４２０３におい
ては、これらの入力信号より演算によって出力信号Ｓ１
を得る。

【０１０２】エッジ部信号後処理回路４２０４にはＥＥ
１，ＥＥ２，ＥＥ３の３信号が入力されている。ＥＥ１
信号はＥ信号と同一の信号、ＥＥ２信号はＥＥ１信号
（即ちＥ信号）を１ライン遅延した信号、ＥＥ３信号は
ＥＥ２信号を１ライン遅延した信号である。エッジ部信
号後処理回路４２０４においては、これらの入力信号よ
り演算によって出力信号Ｅ１を得る。 （線画不信号後処理回路４２０３）図２７に示す線画部
信号後処理回路４２０３の詳細ブロック構成図を図２８
乃至図３１に示す。

【０１０３】図２８に示す４３０１〜４３０９はそれぞ
れフリップフロップであり、１画素単位の遅延を与え
る。そして、ＳＳ１信号はフリップフロップ４３０１，
４３０２，４３０３により１画素づつ遅延されてＥＤ１
１，ＥＤ１２，ＥＤ１３信号となり、ＳＳ２信号はフリ
ップフロップ４３０４，４３０５，４３０６により１画
素づつ遅延されてＥＤ２１，ＥＤ２２，ＥＤ２３信号と
なり、ＳＳ３信号はフリップフロップ４３０７，４３０
８，４３０９により１画素づつ遅延されてＥＤ３１，Ｅ
Ｄ３２，ＥＤ３３信号となる。これら９つの信号で図１
１に示す様な３×３画素のウィンドウを形成する。即
ち、注目画素（Ｘi,j ）および周辺画素（Ｘi-1,j-1
）、（Ｘi-1,j ）、（Ｘi-1,j+1 ）、（Ｘi,j-1 ）、
（Ｘi,j+1 ）、（Ｘi+1,j-1 ）、（Ｘi+1,j ）、（Ｘi+
1,j+1 ）より構成されるウィンドウである。

【０１０４】これらの９つの信号が入力される図２９に
示す４３２０，４３２１，４３２２，４３２３，４３２
４，４３２６，４３２７はそれぞれ２入力１出力のＮＡ
ＮＤゲート、４３２８，４３２９，４３３０，４３３１
はそれぞれ４入力１出力のＮＡＮＤゲート、４３３２，
４３３３，４３３４，４３３５，４３４６，４３４７，
４３４８，４３４９はそれぞれ２入力１出力のＮＡＮＤ
ゲート、４３４０，４３４１，４３４２，４３４３はそ
れぞれ２入力１出力のＮＡＮＤゲートである。

【０１０５】ここで、ＮＡＮＤゲート４３３３の出力が
“１”になる場合を考えると、ＮＡＮＤゲート４３２
０，４３２１，４３２２，４３２３のいずれかの出力が
“１”になりかつ、ＥＤ２２の値が“１”となる場合で
ある。これを図１１に示した３×３の画素ウィンドウの
イメージで示すと、４３４６- １，４３４６- ２，４３
４６- ３，４３４６- ４に示すパターンでＮＡＮＤゲー
ト４３３３の出力は“１”になる。

【０１０６】図２９において、■印は“１”を示し、□
印は“１”でも“０”でもよいことを示す。また、ＮＡ
ＮＤゲート４３３２の出力は４３４６- ５に示すパター
ンで“１”の値をとり、合わせてＮＡＮＤゲート４３４
０の出力、即ちＹ０信号は４３４６（４３４６- １，４
３４６- ２，４３４６- ３，４３４６- ４，４３４６-
５）に示す５つのパターンで“１”となり、それ以外で
“０”となる。ここで、これら５つのパターンによれば
左右方向の線画部で“１”となる。即ち、左右一直線の
３画素（Ｘi+1,j ，Ｘi+1,j+1 ，Ｘi+1,j+2 ）に連続し
た線画や注目画素がかすれた線画は、４３４６- ５で検
出され、左右一直線からやや屈曲した線画は４３４６-
１，４３４６- ２，４３４６- ３，４３４６- ４で検出
される。即ち、Ｙ０信号は左右方向の線画部判定信号で
あるといえる。

【０１０７】同様にして、Ｙ１信号は４３４７に示す５
つのパターンで“１”となり、左下右上方向の線画部判
定信号となる。Ｙ２信号は４３４８に示す５つのパター
ンで“１”となり、上下方向の線画部判定信号となる。
Ｙ３信号は４３４９に示す５つのパターンで“１”とな
り、左上右下方向の線画部判定信号となる。更に、Ｙ
０，Ｙ１，Ｙ２，Ｙ３の信号は、フリップフロップ４３
４４でＣＬＫ信号の立上りで同期をとられ、ＳＦ信号と
して出力される。またＳＦ信号はＦＩＦＯメモリ（例え
ばTEXAS INSTRUMENTS 社のTMS4C1060 ）４３４５に入力
される。

【０１０８】一方、ＦＩＦＯメモリ４３４５は、図中の
ＦＲＳＴ信号でリセットされる。（前記TEXAS INSTRUME
NTS 社のTMS4C1060 のリセット入力は正論理である。）
ＦＲＳＴ信号は図３２に示される様に、ＨＳＹＮＣ周期
の１５倍の周期で繰返し発生されるパルスであるため、
ＦＩＦＯメモリ４３４５は１５ライン分の遅延を与える
ことになる。従って、ＦＩＦＯメモリ４３４５により出
力されるＳＤ信号は前記ＳＦ信号が１５ライン分遅延さ
れたものである。

【０１０９】次に、前述のＳＦ信号の各ビット毎に
“１”である画素を３１×１５画素のウィンドウで計数
する回路構成を図３０及び図３１に示す。先ず図３０に
示す回路において、副走査方向の加算を行ない、図３３
に４６０１で示す様に１×１５の副走査１列の画素にお
ける計数をする。図３１に示す回路では、さらに図３０
よりの計数結果を受けて主走査方向に加算し、図３３に
４６０２で示す様な３１×１５画素ウィンドウでの加算
を行なう。

【０１１０】図３０において、４４０１はフリップフロ
ップ、４４０２，４４０３，４４０４，４４０５は減算
器、４４０５，４４０６，４４０７，４４０８，４４０
９は加算器、４４１０，４４１１，４４１２，４４１３
はＡＮＤゲート、４４１４，４４１５，４４１６，４４
１７，４４１８はフリップフロップ、４４１９はＦＩＦ
Ｏメモリ（例えば、三菱電機社のＭ66251 ）、４４２０
はインバータ、４４２１，４４２２はフリップフロップ
である。

【０１１１】以上の構成を備える図３０において、前述
のＳＦ信号は４ビット構成であり、４方向（左右方向、
左下右上方向、上下方向、左上右下方向）線画判定信号
を示し、ＳＤ信号はＳＦ信号が１５ライン遅延した信号
を示している。ここで、一般的に、数列X(i)[i=1,2,
3,.....] に対し、配列X(i)のＮ項の移動和Y(i)を Y(i) = X(i)+X(i+1)+X(i+2)+.......+X(i+N-1) ・・・(2) の様に定義すれば、 Y(i+i ） = X(i+1)+X(i+2)+.......+X(i+N-1)+X(i+N) ・・・(3) であり、 Y(i+1) = Y(i) + {X(i+N)-X(i)} ・・・(4) となる。

【０１１２】一方、X(i)の初期値として、X(1)=X(2)=X
(3)=....=X(N)=0 とするときには、Y(1) = 0と確定され
るため、 Y(2) = Y(1) + {X(1+N)-X(1)} ・・・(5) Y(3) = Y(2) + {X(2+N)-X(2)} ・・・(6) : Y(i+1) = Y(i) + {Y(i+N)-Y(i)} ・・・(7) として順次Y(i)は順次算出される。

【０１１３】同様にして、２次元の配列X(i,j)[i=1,2,
3,,...... j=1,2,3,........]に対し、 Y(i,j) = X(i,j)+X(i+1,j)+X(i+2,j)+.....+X(i+M-1,j) ・・・(8) の様に定義すれば Y(i+1,j) = X(i+1,j)+X(i+2,j)+.....+X(i+M-1,j)+X(i+M,j) ・・・(9) であり、 Y(i+1,j) = Y(i,j) + {X(i+M,j)-X(i,j)} ・・・(10) となる。

【０１１４】一方、X(i,j)の初期値として、X(1,j)=X
(2,j)=X(3,j)=....=X(M,j)=0 とするとき、Y(1,j) = 0
と確定されるため、 Y(2,j) = Y(1,j) + {X(1+M,j)-X(1,j)} ・・・(11) Y(3,j) = Y(2,j) + {X(2+M,j)-X(2,j)} ・・・(12) : Y(i+1,j) = Y(i,j) + {Y(i+M,j)-Y(i,j)} ・・・(13) として順次Y(i,j)は順次算出される。

【０１１５】更に、 Z(i,j) = X(i,j )+X(i+1,j )+X(i+2,j )+.....+X(i+M,j ) +X(i,j+1 )+X(i+1,j+1 )+X(i+2,j+1 )+.....+X(i+M,j+1 ) +X(i,j+2 )+X(i+1,j+2 )+X(i+2,j+2 )+.....+X(i+M,j+2 ) : +X(i,j+N-1)+X(i+1,j+N-1)+X(i+2,j+N-1)+.....+X(i+M,j+N-1) ・・・(14) とすれば、 Z(i,j ) = Y(i,j)+Y(i,j+1)+Y(i,j+2)+.....+Y(i,j+N-1) ・・・(15) と表され、 Z(i,j+1) = Y(i,j+1)+Y(i,j+2)+.....+Y(i,j+N-1)+Y(i,j+N) ・・・(16) であり、 Z(i,j+1) = Z(i,j) + {Y(i,j+N)-Y(i,j)} ・・・(17) となる。

【０１１６】一方、Z(i,j)の初期値として、Z(i,1)=Z
(i,2)=Z(i,3)=....=Z(i,N)=0とするとき、Z(i,1) = 0と
確定されるため、 Z(i,2) = Z(i,1) + {Y(i,1+N)-Y(i,1)} ・・・(18) Z(i,3) = Z(i,2) + {Y(i,2+N)-Y(i,2)} ・・・(19) : Z(i+1,j) = Z(i,j) + {Y(i,j+N)-Y(i,j)} ・・・(20) として順次Z(i,j)は順次算出される。

【０１１７】以上の点を踏まえて３１×１５のウィンド
ウ内の計数に応用すれば、先ず、図３３の４６０１に示
す様に副走査方向１５ラインの加算をし、その加算結果
を主走査３１画素の加算をし、４６０２に示す様な３１
×１５のウィンドウ内の加算を行なう。図３０におい
て、i を副走査位置、j を主走査位置、Ｍ＝１５とすれ
ば、ＳＦ信号の各ビットは前記X(i+M,j)に相当し、ＳＤ
信号の各ビットは前記X(i,j)に相当する。ここで、ＳＦ
信号およびＳＤ信号はフリップフロップ４４０１を経
て、各ビットに分けられ、減算器４４０２，４４０３，
４４０４，４４０５においてそれぞれ減算が行われる。
また、各減算器の演算結果は、加算器４４０６，４４０
７，４４０８，４４０９のＢ入力に入力され、減算器お
よび加算器により前記(13)式に相当する演算が行われ
る。加算器のＡ入力については後述する。

【０１１８】ここで４４１０，４４１１，４４１２，４
４１３はＡＮＤゲート、４４１４，４４１５，４４１
６，４４１７，４４１８はフリップフロップ、４４１
９，４４２０はＦＩＦＯメモリ（例えば三菱電機社M662
51）であり、４４２０はインバータ、４４２１，４４２
２はフリップフロップである。ＨＳＹＮＣ信号はインバ
ータ４４２０で論理が反転され、ＦＩＦＯメモリ４４１
９，４４２０の読み出しリセット端子RSTRに入力される
とともに、フリップフロップ４４２１および４４２２に
て２画素分の遅延の後に書き込みリセット端子RSTW信号
に入力される。従って、ＦＩＦＯメモリ４４１９および
４４２０では「１ライン−２画素」の画素遅延が与えら
れる。

【０１１９】これをふまえて、加算器４４０６（または
４４０７，４４０８，４４０９）の出力は、フリップフ
ロップ４４１５（または４４１５，４４１６，４４１
７）で１画素遅延し、ＦＩＦＯメモリ４４１９（または
４４２０）で（１ライン−２画素）遅延し、フリップフ
ロップ４４０１で１画素遅延して加算器４４０６（また
は４４０７，４４０８，４４０９）のＡ入力に入力され
る。従ってこれらの遅延を併せて前記加算器のＡ入力
は、同一の加算器の出力を１ライン遅延させたものであ
る。

【０１２０】従って、この加算器のＡ入力を前記(13)式
のY(i,j)とすれば、出力はY(i+1,j)とおける。また一
方、ＳＦ信号の各ビットはX(i+M,j)，ＳＤ信号の各ビッ
トはX(i,j)とおけることより、加算器４４０６（または
加算器４４０７，４４０８，４４０９）では、前記(13)
式を演算していることになる。また、副走査の開始以前
には、ＶＳＹＮＣ信号は“０”となるため、ＡＮＤゲー
ト４４１０によってX(i,j)の初期値として、 X(i,j)=X(i+1,j)=X(i+2)=.....=X(i+M)=0 （但しM=15） が保証されるため、前述の(13)式で示されたアルゴリズ
ムに基づき、図３２の４６０１に相当する１×１５の画
素ウィンドウにおける総和が算出される。図３０におけ
るＦＯ出力は１６ビット信号であるが、ＦＯ信号のビッ
ト０〜ビット３はＳＦ信号のビット０について前記１×
１５のウィンドウ内の和となり、ＦＯ信号のビット４〜
ビット７はＳＦ信号のビット１について前記１×１５の
ウィンドウ内の和となり、ＦＯ信号のビット８〜ビット
１１はＳＦ信号のbit2について前記１×１５のウィンド
ウ内の和となり、ＦＯ信号のビット１２〜ビット１５は
ＳＦ信号のビット３について前記１×１５のウィンドウ
内の和となる。またＳＦ２信号はＳＦ信号が２画素分だ
け遅延されＦＯ信号と同期をとられたものである。

【０１２１】図３１に示す回路は、前記(14)〜(20)式に
基づき、図３３の４６０２に示す総和を求める回路であ
る。図３１において、４５０１は３１個のフリップフロ
ップ群であり、４５０２，４５０３，４５０４，４５０
５は減算器、４５０６，４５０７，４５０８，４５０９
は加算器、４５１０，４５１１，４５１２，４５１３は
フリップフロップである。

【０１２２】図３１において、ＦＯ信号はフリップフロ
ップ群４５０１により３１画素分の遅延を与えられ、Ｆ
ＯＤ信号となる。従って、ＦＯＤ信号を前述のY(i,j+N)
とすればＦＯＤ信号は同じくY(i,j)となり、減算器４５
０２（または減算器４５０３，４５０４，４５０５，４
５０６）の演算結果が加算器４５０６（または加算器４
５０７，４５０８，４５０９，４５２０）の出力をZ(i,
j+1)とおけば、フリップフロップ４５１０（またはフリ
ップフロップ４５１１，４５１２，４５１３）によって
１画素分遅延し、Z(i,j)として前記加算器のＡ入力に入
力される。

【０１２３】従って、前記(20)式に相当する演算がなさ
れ、また、インバータ４５１４によって論理反転された
ＨＳＹＮＣ信号によりフリップフロップ群４５０１の保
持内容は“０”に初期化される。このため、前記(20)式
に基づくアルゴリズムにおいて、図３３の４６０２に示
す１６×３１のウィンドウ内における総和が算出され
る。

【０１２４】即ち、ＳＵ０信号は、ＳＦ信号のビット０
即ち左右方向の線画部判定信号であるＹ０信号を前記１
６×３１のウィンドウ内で加算したものであり、ＳＵ１
信号は、ＳＦ信号のビット１即ち左下右上方向の線画部
判定信号であるＹ１信号を前記１６×３１のウィンドウ
内で加算したものであり、ＳＵ２信号は、ＳＦ信号のbi
t2即ち上下方向の線画部判定信号であるＹ２信号を前記
１６×３１のウィンドウ内で加算したものであり、ＳＵ
３信号は、ＳＦ信号のビット３即ち左上右下方向の線画
部判定信号であるＹ３信号を前記１６×３１のウィンド
ウ内で加算したものである。

【０１２５】なお、以上に説明した本実施例のアルゴリ
ズムを用いない方式では、従来図３４に示される回路を
採用することが一般的であった。詳しい説明は省略する
が、ここで用いられるＦＩＦＯメモリおよび加算器の数
が上述した本実施例に比較し膨大となっている。例え
ば、減算器を含む加算器の数では、上述した本実施例の
回路が１６個で済んでいるのに対し、図３４の方式では
４６４(=31×15-1) 個の加算器が必要であった。

【０１２６】従って、この回路部分をＬＳＩ化した場合
には、上述した本実施例の場合には図３４に示す従来例
に比較し、回路規模の大きが小さくなるばかりか、ＦＩ
ＦＯメモリとＬＳＩとの入出力の数が少なくなり、（本
実施例では４０、従来例では６４）ＬＳＩ化をする上で
極めて有効である。次に、図３１において、４５１５，
４５１６，４５１７，１５１８は８ビットリミッタであ
り、算出されたＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３の各信
号の値が８ビットの最大値即ち２５５を越える場合には
２５５を出力し、そうでない場合には入力値をそのまま
出力する。４５１９，４５２０，４５２１，４５２２は
それぞれ比較器である。ここで、ＴＡは係数設定回路１
０１により予め設定されている値であり、４５１９にお
いては、リミッタ４５１５を経て出力されるＳＵ０信号
の値とＴＡの値が比較され、ＳＵ０＞ＴＡであれば
“１”をＳＵ０≦ＴＡであれば“０”を出力する。

【０１２７】また、４５２３はＡＮＤゲートであり、Ｓ
Ｆ２信号が１６画素遅延されたＳＦ３信号のビット０と
論理積がとられる。ＳＦ３信号は、ＳＦ信号に対し、図
３０および図３１の回路の演算遅延分を加えたものであ
り、図３３の４６０３を注目画素とした場合のＳＦ信号
そのものである。従って、ＡＮＤゲート４５２３の出力
は、左右方向の線画部判定信号であるＹ０信号におい
て、図３２の４６０２に示す３１×１５のウィンドウ内
での“１”の個数がＴＡより大きく、かつ、注目画素４
６０３におけるＹ０信号が“１”である場合に“１”と
なり、それ以外では“０”となる。言い方をかえれば、
注目画素自身が左右方向の線画部でありかつ、注目画素
周辺にも同方向の線画部が一定数以上存在する場合に
“１”となる信号である。

【０１２８】同様にして、ＡＮＤゲート４５２４の出力
は、左下右上方向の線画部判定信号であるＹ１信号にお
いて、図３２の４６０２に示す３１×１５のウィンドウ
内での“１”の個数がＴＡより大きく、かつ、注目画素
４６０３におけるＹ１信号が“１”である場合に“１”
となり、それ以外では“０”となる。言い方をかえれ
ば、注目画素自身が左上右下方向の線画部であり、か
つ、注目画素周辺にも同方向の線画部が一定数以上存在
する場合に“１”となる。

【０１２９】ＡＮＤゲート４５２５の出力は、上下方向
の線画部判定信号であるＹ２信号において、図３２の４
６０２に示す３１×１５のウィンドウ内での“１”の個
数がＴＡより大きく、かつ、注目画素４６０３における
Ｙ２信号が“１”である場合に“１”となりそれ以外で
は“０”となる。言い方をかえれば、注目画素自身が上
下方向の線画部でありかつ、注目画素周辺にも同方向の
線画部が一定数以上存在する場合に“１”となる。

【０１３０】ＡＮＤゲート４５２６の出力は、左下右上
方向の線画部判定信号であるＹ３信号において、図３２
の４６０２に示す３１×１５のウィンドウ内での“１”
の個数がＴＡより大きく、かつ、注目画素４６０３にお
けるＹ３信号が“１”である場合に“１”となりそれ以
外では“０”となる。言い方をかえれば、注目画素自身
が左下右上方向の線画部でありかつ、注目画素周辺にも
同方向の線画部が一定数以上存在する場合に“１”とな
る。

【０１３１】更に、４５２７はＯＲ回路であり、ＡＮＤ
ゲート４５２３，４５２４，４５２５，４５２６の各出
力の論理和をとり、その出力はフリップフロップ４５２
８を経てＳ１信号として出力される。従ってＳ１信号
は、図３２の４６０２に示す３１×１５のウィンドウ内
で、注目画素４６０３自身がいずれかの方向の線画部で
ありかつ、注目画素周辺にも同方向の線画部が一定数以
上存在する場合に“１”となり、それ以外では“０”と
なる信号である。

【０１３２】（エッジ部信号後処理回路４２０４）図３
５に図２７に示すエッジ部信号後処理回路４２０４の詳
細を示す。図３５において、４８０１，４８０２，４８
０３，４８０４，４８０５，４８０６，４８０７，４８
０８，４８０９はフリップフロップであり、ＥＣ１１，
ＥＣ１２，ＥＣ１３，ＥＣ２１，ＥＣ２２，ＥＣ２３，
ＥＣ３１，ＥＣ３２，ＥＣ３３はエッジ部判定信号につ
いて図１１に示す３×３のウィンドウに配列したもので
ある。

【０１３３】さらに、４８１０，４８１１，４８１２，
４８１３，３８１４，４８１５，４８１６，４８１７，
４８１８，４８１９，４８２０，４８２１はそれぞれ２
入力１出力のＮＡＮＤゲート、４８２２は１２入力１出
力のＮＡＮＤゲート、４８２３は２入力１出力のＡＮＤ
ゲートであり、詳しい説明は省略するが、結果としてＡ
ＮＤゲート４８２３の出力Ｅ００信号は、エッジ部信号
が図３６に示す１２通りのパターンを示した場合、即
ち、注目画素を含み注目画素周辺にエッジ部が連続して
存在する場合に“１”となり、それ以外で“０”とな
る。

【０１３４】さらにＥ００信号は、フリップフロップ４
８２４をへてＥ１信号として出力される。 （選択回路７０６）図３７〜図３９に図７に示す選択回
路７０６の詳細な回路図を示し、図４０にそのタイミン
グチャートを示す。

【０１３５】図３７において、Ｓ１，Ｈ１，Ｔ１，Ｅ１
信号は、それぞれ後処理回路７０６によって後処理をさ
れた線画部信号、平坦部信号、谷間部信号、エッジ部信
号である。４９０１，４９０２，４９０３，４９０４は
フリップフロップ、４９０５は２入力１出力のセレクタ
（論理は４９０５- １に示される。）、４９０６はフリ
ップフロップ、４９０７はエンコーダ（論理は４９０８
に示す）、４９０９は２入力１出力のセレクタ（論理は
４９０５- １に示す）、４９１０はフリップフロップで
ある。

【０１３６】ここで、エンコーダ４９０７には、連続す
る４画素におけるＳ１，Ｈ１，Ｔ１，Ｅ１の各信号が図
に示される様に配列されて入力される。即ち、１６ビッ
トのＸ入力の内、ビット１5 〜12には連続する４画素に
ついての線画部を示すＳ１信号、ビット１１〜8 には連
続する４画素についての平坦部を示すＨ１信号、ビット
７〜4 には連続する４画素についての谷間部を示すＴ１
信号、ビット３〜0 には連続する４画素についてのエッ
ジ部を示すＥ１信号が入力され、ＥＣ信号がエンコード
され出力される。

【０１３７】ここで、エンコーダ４９０７の論理は４９
０８に示されるが、この論理によれば、先ず連続する４
画素中にＳ１信号が“１”となることがあれば、はじめ
て“１”となった座標（０〜３）の値を出力し、連続す
る４画素中のＳ１信号がすべて“０”の場合には、連続
する４画素中でＨ１信号が“１”となることがあれば、
はじめて“１”となった座標（０〜３）の値を出力し、
連続する４画素中のＳ１およびＨ１信号がすべて“０”
の場合には、連続する４画素中でＴ１信号が“１”とな
ることがあれば、はじめて“１”となった座標（０〜
３）の値を出力し、連続する４画素中のＳ１，Ｈ１，Ｔ
１信号がすべて“０”の場合には、連続する４画素中で
Ｅ１信号が“１”となることがあれば、はじめて“１”
となった座標（０〜３）の値を出力し、連続する４画素
中のＳ１，Ｈ１，Ｔ１，Ｅ１信号がすべて“０”の場合
には、“０”を出力する。

【０１３８】更に、エンコーダ４９０７の出力であるＥ
Ｃ信号は２入力１出力のセレクタ４９０９のＡ入力に入
力される。セレクタ４９０９の論理を図中の４９０５-
１に示す。セレクタ４９０７の出力Ｙは、フリップフロ
ップ４９１０をへてＥＣ４信号としてセレクタ４９０９
のＢ入力にフィードバックされ、またセレクタ４９０９
の制御入力ＳにはＸＤ１信号（４画素周期のＸＰＨＳ信
号が“１”の場合のみに“０”となる信号であり、第４
図に示される）が入力される。このため、ＥＣ４は、Ｘ
Ｄ１信号が“０”のときのＥＣの値が４画素間隔の間フ
リップフロップ４９１０にラッチされる。

【０１３９】４９１１は４入力１出力のセレクタ（論理
は４９１１- １に示す）であり、制御入力Ｓには前述の
ＥＣ４信号が入力され、Ａ，Ｂ，Ｃ，Ｄの各入力にはＸ
Ｄ２，ＸＤ３，ＸＤ０，ＸＤ１信号がそれぞれ入力され
る。一方、フリップフロップ４９０４の出力はセレクタ
４９０５のＡ入力に入力され、セレクタ４９１１の出力
はセレクタ４９０５の制御入力Ｓに入力され、セレクタ
４９０５のＹ出力はフリップフロップ４９０６を経てセ
レクタ４９０５のＢ入力にＳＨ８信号としてフィードバ
ックされ、結果として、エンコーダ４９０７の出力する
０〜３の座標値に相当するＳＨ４信号が４画素間隔の間
フリップフロップ４９０６にラッチされる。

【０１４０】さらに、４９１２は２入力１出力のセレク
タ（論理は４９０５- １）、４９１３はフリップフロッ
プ、４９１４は２入力１出力のセレクタ（論理は４９０
５-１）、４９１５，４９１６，４９１７，４９１８，
４９１９，４９２０，４９２１はフリップフロップ、４
９２２はＯＲゲートである。以上の構成をとることで、
選択回路７０６においては、連続する４画素における解
像度400dpiのＳ１，Ｈ１，Ｔ１，Ｅ１信号を１／４のレ
ートでサンプリングして解像度100dpiのＳ０，Ｈ０，Ｔ
０，Ｅ０信号を得ることが可能となる。しかもこの時、
単純な間引きを行なうのではなく、入力信号が“１”と
なるような座標を選んでサンプリングを行なうことがで
きる。

【０１４１】またＳ０，Ｈ０，Ｔ０，Ｅ０の各信号に同
期して、どのポイントでサンプリングしたかをしめすＦ
ＷＥ信号が、ＹＤ３信号が“０”の場合に出力される。
以上の各タイミングチャートを図４０に示す。更に、出
力されたＳ０，Ｈ０，Ｔ０，Ｅ０は図３８及び図３９に
示す回路に入力される。まず図３８において、５００
１，５００２，５００３，５００４，５００５，５００
６，５００７，５００８は２入力１出力のセレクタであ
り、図中に示されるとおりＡＮＤゲート、ＮＯＲゲート
およびインバータで構成される。FZSEL0およびFZSEL1
は、係数設定回路１０１により予め設定される値であ
る。

【０１４２】同様に図３９の５００９，５０１０，５０
１１，５０１２，５０１３，５０１４，５０１５，５０
１６は２入力１出力セレクタである。SZSEL は、係数設
定回路１０１により予め設定される値である。後述する
様に本実施例においては、同時に複数種類の特定原稿に
ついてその存在の有無を判定する。さらに、それら複数
種類の特定原稿ごとに必要な特徴量を選択的に抽出す
る。即ち、特定原稿の種類によって最適な特徴量を選択
するわけである。

【０１４３】その選択の制御を図３８及び図３９に図示
した回路で行なう。図３８及び図３９におけるFZSEL0，
FZSEL1，SZSEL によってその選択が制御される。判定に
使用される特徴信号として、第１の特徴部信号ＦＺと第
２の特徴部信号ＳＺが送られる。ＦＺ信号は、(1) 平坦
部(2) 谷間部(3) 平坦部もしくは谷間部の３種類の選択
が考えられ、ＳＺ信号は、(1) 線画部信号(2) エッジ部
信号の２種類の選択が考えられる。ＦＺ信号とＳＺ信号
はそれぞれ８ビットの信号であり、各ビットは同時に判
定処理される８種類の判定条件に基づく判定に使われ
る。

【０１４４】［間引き回路１０６］図４１に図５に示す
間引き回路１０６の詳細回路図を、図４２にそのタイミ
ングチャートを示す。図４１において、５２０１はイン
バータ、５２０２，５２０３はＦＩＦＯメモリ（例えば
三菱電機社M66251）である。間引き回路１０６は、400d
piのＲ, Ｇ, Ｂ信号( 各上位5 ビットづつ) をサンプリ
ングし、100dpiに間引く回路である。図４２に示す様
に、副走査方向に、１ライン毎に“０”，“１”，
“２”，“３”を繰り返すYPHS信号の値が“３”である
場合（即ちＹＤ３信号が“０”である場合）に、Ｒ,
Ｇ, Ｂ信号がＦＩＦＯメモリ５２０２および５２０３に
書込まれる。即ち、４ラインに１回の割合で書込まれ
る。

【０１４５】また、前述のＦＷＥ信号が“０”になった
場合のみＲ, Ｇ, Ｂ信号の値が書込まれる。また、書込
まれるデータは、１／４の割合で間引かれているため、
ＦＩＦＯメモリ５２０２，５２０３よりの読出しのクロ
ック信号はＣＬＫ４信号を用いる。以上の回路構成をと
ることで、前述の様に単純な間引きではなく、特徴のあ
る画素を優先したサンプリングをすることができる。

【０１４６】［スムージング回路１０５］図４３に図５
に示すスムージング回路１０５の回路図を、図４４およ
び図４５にそのタイミングチャートを示す。スムージン
グ回路１０５は、400dpiのＲ, Ｇ, Ｂ信号を上述した図
４の５０１に示す４×４のブロック単位で加算平均を
し、スムージングをおこなう。

【０１４７】図４３において、５４０１，５４０２，５
４０３はＡＮＤゲート、５４０４，５４０５，５４０６
は加算器、５４０７，５４０８，５４０９はフリップフ
ロップ、５４１０，５４１１，５４１２は２入力１出力
のセレクタ（論理は図中の５４１０- １に示す）、５４
１３，５４１４，５４１５はフリップフロップ、５４１
６，５４１７，５４１８はインバータ、５４１９は３入
力１出力のマルチプレクサ、５４２０はフリップフロッ
プである。

【０１４８】また、５４２１，５４２２はＦＩＦＯメモ
リ( 例えば三菱電機社M66251）、５４２３はフリップフ
ロップ、５４２４はＡＮＤゲート、５４２５は加算器、
５４２６はフリップフロップ、５４２７はインバータ、
５４２８，５４２９，５４３０，５４３１，５４３２は
フリップフロップ、５４３３はＯＲゲート、５４３４，
５４３５はＦＩＦＯメモリ( 例えば三菱電機社M66251)
である。

【０１４９】図４４のタイミングチャートに示す様に、
フリップフロップ５４０７の出力Ｘ１の値は順次入力Ｒ
信号が加算器５４０４によって累積加算される。また、
加算器５４０７のＢ入力は、４画素に１度（ＸＤ１＝
“０”の場合即ちＸＰＨＳ信号が“１”の場合）に
“０”となるため、４画素ごとの累積加算がなされる。
即ち、ＸＰＨＳ信号が“０”の場合のＲ信号の入力値を
“ｒ０”，ＸＰＨＳ信号が“１”の場合のＲ信号の入力
値を“ｒ１”，ＸＰＨＳ信号が“２”の場合のＲ信号の
入力値を“ｒ２”，ＸＰＨＳ信号が“３”の場合のＲ信
号の入力値を“ｒ３”とすれば、これらより１ＣＬＫ信
号分遅れて、ＸＰＨＳ信号が“１”の場合には、Ｘ１信
号は“ｒ０”となり、ＸＰＨＳ信号が“２”の場合に
は、Ｘ１信号は“ｒ０＋ｒ１”となり、ＸＰＨＳ信号が
“３”の場合には、Ｘ１信号は“ｒ０＋ｒ１＋ｒ２”と
なり、ＸＰＨＳ信号が“０”の場合には、Ｘ１信号は
“ｒ０＋ｒ１＋ｒ２＋ｒ３”となる。

【０１５０】更に、この値（図４４中のｒｓｍ＝ｒ０＋
ｒ１＋ｒ２＋ｒ３）が、Ｘ２信号としてフリップフロッ
プ５４１３の出力に４ＣＬＫ信号分ラッチされる。ここ
で、ｒｓｍ＝ｒ０＋ｒ１＋ｒ２＋ｒ３の値は、主走査方
向に連続する４画素に相当するＲ信号の和である。全く
同様にして、フリップフロップ５４１４の出力Ｙ２信号
には、主走査方向に連続する４画素に相当するＧ信号の
和ｇｓｍ＝ｇ０＋ｇ１＋ｇ２＋ｇ３の値が４ＣＬＫ信号
分ラッチされ、フリップフロップ５４１５の出力Ｚ２信
号には主走査方向に連続する４画素に相当するＢ信号の
和ｂｓｍ＝ｂ０＋ｂ１＋ｂ２＋ｂ３の値が４ＣＬＫ信号
分ラッチされる。

【０１５１】更に、３入力１出力のマルチプレクサ５４
１９を経てフリップフロップ５４２０の出力ＳＳ信号
は、図４４に示す様にｒｓｍ，ｇｓｍ，ｂｓｍの値が時
分割に出力される。ＳＳ信号は加算器５４２５のＡ入力
に入力される。加算器５４２５の出力はフリップフロッ
プ５４２６、ＦＩＦＯメモリ５４２１，５４２２、フリ
ップフロップ５４２３、ＡＮＤゲート５４２５を経て加
算器５４２５のＢ入力に入力される。ここで、ＦＩＦＯ
メモリ５４２１および５４２２では、（１ライン- ２画
素）分の遅延が実現されるため、フリップフロップ５４
２３およびフリップフロップ５４２６をあわせて１ライ
ンの遅延となり加算器５４２５では累積加算が行なわれ
る。

【０１５２】また、４ラインに中の１ラインの割合ＹＤ
０信号が“０”になるとき（即ちＹＰＨＳ信号が“０”
の場合）にＡＮＤゲート５４２４の出力は“０”とな
る。従って、加算器５４２４では４ラインごとの累積加
算値が算出されることになる。また前述の様に、ＳＳ信
号は主走査４画素における入力信号であるＲ，Ｇ，Ｂ信
号の和であるため、図４３に示すＳＦＳＵＭ信号（加算
器５４２５の出力）およびＦＩ信号（フリップフロップ
５４２６の出力）には、主走査および副走査４画素の４
×４の画素ブロックにおける和が出力される。

【０１５３】更に、ＳＦＩの上位５ビットは、フリップ
フロップ５４３０，５４３１，５４３２でＣＬＫ信号と
の同期をとられてそれぞれＳＦＳ１，ＳＦＳ２，ＳＦＳ
３信号となる。また、ＳＳ信号はＲ、 Ｇ、 Ｂ信号につい
ての和が順次時分割に出力されていることから、ＳＦ
Ｉ，ＳＦＳ１，ＳＦＳ２，ＳＦＳ３，の各信号について
もＲ、 Ｇ、 Ｂ信号についての和が順次時分割に出力され
る。ここで、図４４に示す様に、ＸＰＨＳ信号が“２”
の場合には、ＳＦＳ１信号にはＢ入力の和であるｂｓ
ｍ’が、ＳＦＳ２信号にはＧ入力の和であるｇｓｍ’
が、ＳＦＳ３信号にはＲ入力の和であるｒｓｍ’がそれ
ぞれ保持される。

【０１５４】ここで、ＸＰＨＳ信号が“２”のタイミン
グでこれらの値をＦＩＦＯメモリ５４３４および５４３
５に書込み保持する。即ち、ＸＤ２信号が“２”である
場合でかつＹＤ３信号が“０”である場合にＳＦＷＥ信
号は“０”となり、ＦＩＦＯメモリ５４３４および５４
３５への書込みが許可される。これを図４５を用いて説
明する。図４５に示す様に、４ラインに１ラインの割合
でＹＰＨＳ信号は“３”となり、ＹＤ３信号は“０”と
なる。更に、４画素に１画素の割合でＸＤ２信号は
“０”となり、ＹＤ３信号とＸＤ２信号の両方が“０”
となる場合のみにＳＦＷＥ信号は“０”となり、それ以
外では”１”となる。ＳＦＷＥ信号が“０”の場合にお
いては、ＳＦＳ１，ＳＦＳ２，ＳＦＳ３信号がＦＩＦＯ
メモリ５４３４および５４３５に書込まれる。また、読
出しは、ＣＬＫ信号に対し４倍の周期のＣＬＫ４信号に
同期して読出され、さらに４ラインの間同じ値が繰返し
出力される。

【０１５５】結果として、ＲＳ，ＧＳ，ＢＳ信号は、図
４に示す４×４の画素ブロック中のＲ，Ｇ，Ｂ信号を加
算平均し平滑化した信号となる。 ［総合判定回路１１０］図４６に図５に示す総合判定回
路１１０の詳細なブロック図を示す。図４６において、
１０８は色味マッチングＲＯＭ（以下「ＲＯＭ２」と称
す。）であり、容量は２５６Ｋ×１６ビットのＲＯＭ
（例えば三菱電機M5M27C402K）により実現でき、読み取
り信号の色味が特定原稿の色味に近いか否かの判定を行
う。１０９は平滑化色味マッチングＲＯＭ（以下「ＲＯ
Ｍ３」と称す。）であり、容量は２５６Ｋ×８ビットの
ＲＯＭ（例えば三菱電機M5M27C201K）により実現でき、
読み取り信号の平滑化された色味が特定原稿の色味に近
いか否かの判定を行う。

【０１５６】図４７にある特定原稿における線画部にお
ける色味のＲＧＢ空間上の分布の例を示し、図４８にあ
る特定原稿における平坦部における色味のＲＧＢ空間上
の分布の例を示す。このように線画部及び平坦部でそれ
ぞれ特徴的な分布を示す。同様に、特定原稿のエッジ
部、谷間部等においても、図示はしないが、特徴的な分
布を示す。これらは特定原稿固有の色分布を示すが、Ｒ
ＯＭ２（１０８）には予じめ３２種類の判定条件に基づ
き、前述の第１の特徴部および第２の特徴部の特の色味
情報が保持され、入力画像がこれらの色味成分を持って
いるか否かを判定する。同様にＲＯＭ３（１０９）は３
２種類の判定条件に基づく特定原稿をスムージングした
場合の色味のＲＧＢ空間上の分布が保持される。

【０１５７】図５に示す間引き回路１０６よりのＲＳ，
ＧＳ，ＢＳ信号は、セレクタ１１７及びトライステート
ゲート１１９を経て、ＲＯＭ２（１０８）の下位アドレ
ス１５ビットに入力される。ＲＯＭ２（１０８）のデー
タ出力は１６ビット構成になっており、下位８ビット
（Ｄ０〜Ｄ７）には前述の第１の特徴部の色味と読み取
り画像信号とが一致しているか否かの判定信号がＦＣ０
信号として出力され、上位８ビット（Ｄ８〜Ｄ１５）に
は前述の第２の特徴部の色味と読み取り画像信号とが一
致しているか否かの判定信号がＳＣ０信号として出力さ
れる。

【０１５８】更に図５のスムージング回路１０５よりの
ＲＳ、 ＧＳ、 ＢＳ信号は、トライステートゲート１１４
を経て、ＲＯＭ３（１０９）の下位アドレス１５ビット
に入力される。ＲＯＭ３（１０９）の出力ＳＭＣ信号
は、ある８種類の判定条件に基づく特定原稿のスムージ
ングされた色味と、読み取り画像信号のスムージングさ
れた色味が一致しているか否かを示す信号である。

【０１５９】さらに、ＡＮＤゲート１１２- １からはＳ
ＭＣ信号とＦＣ０信号の論理積ＦＣ信号が出力される。
即ち、ＦＣ信号は、ある８種類の判定条件に基づく特定
原稿の前述の第１の特徴部の色味と読み取り画像信号と
が一致していて、かつ特定原稿のスムージングされた色
味と読み取り画像信号のスムージングされた色味が一致
している場合に“１”となる信号である。

【０１６０】また、ＡＮＤゲート１１２- ２からはＳＭ
Ｃ信号とＳＣ０信号の論理積ＦＣ信号が出力される。即
ち、ＳＣ信号は、ある８種類の判定条件に基づく特定原
稿の前述の第２の特徴部の色味と読み取り画像信号とが
一致していて、かつ特定原稿のスムージングされた色味
と読み取り画像信号のスムージングされた色味が一致し
ている場合に“１”となる信号である。この様に、スム
ージングされた色味の一致を条件に加えることで、特定
原稿の検出する精度を向上させることができる。

【０１６１】１１７は２入力１出力のセレクタであり、
図中の１１７−１に動作論理を示す。通常の判定動作の
場合には、セレクタ１１７の制御信号ＣＣＬは“１”と
なる。カウンタ１１６及びＣＣＬ信号を“０”にする場
合については、ＲＡＭクリア制御の項で後述する。ま
た、通常の判定動作の場合には、トライステートゲート
１１９の制御信号ＲＩＤは“０”となるが、ＲＩＤ信号
が“１”である場合は、ＩＤ読み取りモードの項で説明
する。

【０１６２】１１８はバンク切り換え手段であり、３ビ
ットのＰＳＥＬ信号をＲＯＭ２およびＲＯＭ３の上位３
ビットのアドレス信号としてを供給する。バンク切り換
え手段の詳細ブロック図を図４９に、そのタイミングチ
ャートを図５０に示す。図４９において、２１０１はＮ
ＡＮＤゲートでありＹＰＨＳ信号２ビットが入力され
る。２１０２はＡＮＤゲートであり、前述の２ビットの
面順次信号ＣＮＯ信号の下位１ビットＣＮＯ（０）と、
ＮＡＮＤゲート２１０１の出力が入力され、その出力は
ＰＳＥＬ信号の上位１ビットとなる。また、ＹＰＨＳ信
号がＰＳＥＬ信号の下位２ビットとして出力される。

【０１６３】従って、ＣＮＯ（０）信号が“０”である
場合には、ＰＳＥＬ信号はＨＳＹＮＣ信号の立ち上がり
に同期して“０”，“１”，“２”，“３”を繰り返
し、ＣＮＯ（０）信号が“１”である場合には、ＰＳＥ
Ｌ信号は、ＨＳＹＮＣ信号の立ち上がりに同期して、
“４”，“５”，“６”，“３”を繰り返す。図４９に
おいて、先ず、ＣＮＯ（０）信号は、Ｍ，Ｃ，Ｙ，Ｂｋ
の各現像色に対しそれぞれ“０”，“１”，“０”，
“１”になる。従って、現像色がＭおよびＹの場合に
は、ＰＳＥＬ信号はＨＳＹＮＣ信号の立ち上がりに同期
して“０”，“１”，“２”，“３”を繰り返し、現像
色がＣおよびＢｋの場合には、ＰＳＥＬ信号はＨＳＹＮ
Ｃ信号の立ち上がりに同期して“４”，“５”，
“６”，“３”を繰り返す。

【０１６４】即ち、画像処理モードにおいては、第２表
に示す様にＲＯＭ２の00000 番地より37FFF 番地のアド
レスをアクセスし、その内訳は、現像色がＭおよびＹの
場合には00000 番地から1FFFF 番地をアクセスし、現像
色がＣおよびＢｋの場合には18000 番地から37FFF 番地
をアクセスする。なお、通常の画像処理モードの際に
は、同時に８種類の判定条件に基づく特定原稿（後述す
るが、そのうちの１種類は試験用の原稿に基づく色味）
についての判定をし、各ＰＳＥＬ信号の値に応じて判定
される８種類が変わる。４主走査ライン 単位で順次切り替
わり、合計３２種類の判定条件に基づいて複数の特定原
稿についての判定がなされる。

【０１６５】更に、現像される現像色に応じてもＰＳＥ
Ｌ信号が切り替わり、一部重複(18000番地から1FFFF 番
地) するが、合計で５６種類の判定条件に基づき複数の
特定原稿について判定をすることができる。なお、第２
表中の画像処理モードとＩＤ読み取りモード及びＲＩＤ
信号については後述する。ここで、本実施例において
は、これら５６種類の判定条件の割当に際し、特定原稿
の重要度（どれが最もコピーされるべきでないか）によ
ってその割当をかえる。

【０１６６】先ず、18000 番地から1FFFF 番地に保持さ
れている８種類の判定条件については、他の４８種類と
異なりM,C,Y,Bkのすべての像形成時において判定される
ため、最も確実に判定される。従って、この８種類の判
定条件は、最も重要と思われる特定原稿を判定するもの
を割り当てる。次に、00000 番地から17FFF 番地に保持
されている２４種類の判定条件についは、第１回目の走
査時に行われるＭの像形成時、および、第３回目の走査
時に行われるＹの像形成時に判定がおこなわれる。

【０１６７】一方、20000 番地から37FFF 番地に保持さ
れている２４種類の判定条件についは、第２回目の走査
時に行われるＣの像形成時および、第４回目の走査時に
行われるＢｋの像形成時に判定がおこなわれる。この両
者を比較すると、後者(20000番地から37FFF 番地) の場
合、以下の欠点がある。即ち、４回目の像形成であるＢ
ｋの像形成時においては、特定原稿の存在を認識した時
点では既に特定原稿の一部がコピーされてしまっている
可能性がある。これに比較し、前者(00000番地から17FF
F 番地) の場合には、ＭおよびＹのいずれの像形成時に
おいて特定原稿の存在が検知された場合においても、そ
のあとの像形成であるＢｋの像形成時に出力画像を真っ
黒に塗りつぶすことができるため、前者における不具合
はない。

【０１６８】従って、この両者を比較すると、前者(000
00番地から17FFF 番地) の方が確実にコピー防止が可能
であるといえる。従って、00000 番地から17FFF 番地に
保持すべき２４種類の判定条件には、次に重要と思われ
る特定原稿を割り当てる。さらに、それ以外の２４種類
の判定条件を20000 番地から37FFF 番地に割り当てる。

【０１６９】

【表２】 （積分回路１）前述のＦＣ信号とＦＺ信号は、図４６の
積分回路１（１２２）に送られる。積分回路１（１２
２）は、２次元（ＸＹ方向）のＩＩＲディジタルフィル
タにより、８種類の判定条件に基づく特定原稿について
の第１の特徴部を示すＦＣ信号の雑音（ノイズ）を除去
する。積分回路１（１２２）には、ＦＺ信号，ＲＯＭ２
（１０８）より、特定原稿の第１の特徴部の色味と読み
取り画像信号との一致を示すＦＣ信号、ＦＩＦＯ１４０
及びＦＩＦＯ１４１の入力に接続されるＦＯＡ信号、Ｆ
ＩＦＯ１４０及びＦＩＦＯ１４１信号の出力であるＦＩ
Ａ信号に接続されている。

【０１７０】この積分回路１（１２２）の詳細構成ブロ
ック図を図５１に示す。図５１において、２４０１，２
４０２はシリアルパラレル変換器、２４０３−１，２４
０３−２，・・・，２４０３−８は積分器であるＩＩＲ
フィルタ、２４０４，２４０５はパラレルシリアル変換
器である。シリアルパラレル変換器２４０１及び２０４
２は、ＦＩＦＯ１４０及び１４１の出力ＦＩＡ信号をシ
リアルパラレル変換する。

【０１７１】シリアルパラレル変換器２４０１，２４０
２のブロック図を図５２に、タイミングチャートを図５
３に示す。図５２において、２５０１，２５０２，２５
０３，２５０４はフリップフロップであり、入力信号を
ＣＬＫ４信号の立ち上がりでラッチする。２５０５は２
入力１出力のセレクタであり、２５１２に動作論理を示
す。２５０６，２５０７はフリップフロップであり、Ｃ
ＬＫ４信号の立ち上がりでラッチする。一方、２５０８
はインバータ、２５０９は３ビットのカウンタ、２５１
０は２入力４出力のデコーダでありその動作論理を２５
１１に示す。

【０１７２】ここで、入力信号であるＸ信号は、ＣＬＫ
４信号の立ち上がりに同期して入力される。フリップフ
ロップ２５０１，２５０２，２５０３，２５０４で順次
遅延された入力信号は、セレクタ２５０５に送られる。
一方、カウンタ２５０９によって出力されるＸ４ＰＨＳ
信号は、ＣＣＬＫ４信号の立ち上がりに同期して
“０”，“１”，“２”，“３”，“４”，“５”，
“６”，“７”の値を繰り返し出力するが、その下位２
ビットＸ４ＰＨＳ（１−０）は、“０”，“１”，
“２”，“３”の値を繰り返し出力し、デコーダ２５１
０より出力されるＸ４Ｄ１信号はＸ４ＰＨＳ（１−０）
信号が“１”である場合のみ“０”となり、他は“１”
となる。

【０１７３】従って、図５３に示す様に、Ｘ信号に
“ａ”，“ｂ”，“ｃ”，“ｄ”が順次入力されたもの
が、フリップフロップ２５０６の出力であるＡ０，Ｂ
０，Ｃ０，Ｄ０に並列に出力され、フリップフロップ２
５０７よりはこの各信号がＣＬＫ４信号の１周期分だけ
遅延されて出力される。図５１において、２４０３−
１，２４０３−２，・・・・，２４０３−８はＩＩＲフ
ィルタであり、各ＩＩＲフィルタは同一の構造をとり、
それぞれ１種類ずつの判定条件における処理を行い、同
時に８個のＩＩＲフィルタで処理することで８種類の判
定条件の処理をおこなう。

【０１７４】図５４に上述したＩＩＲフィルタの詳細ブ
ロック構成図を示す。図５４において、２７０１，２７
０２，２７０３はそれぞれ３入力１出力のセレクタであ
り、その動作論理を２７０４に示す。２７０５，２７０
６はそれぞれ乗算器であり、Ａ，Ｂの入力に対して積Ａ
×Ｂ／３２を出力する。２７０７は加算器であり、Ａ，
Ｂ，Ｃの入力に対し和Ａ＋Ｂ＋Ｃを出力する。２７０８
はフリップフロップであり、ＣＬＫ４信号の立ち上がり
で入力信号をラッチし出力する。ここで、加算器２７０
７の出力信号をｙi,j （ｉを間引き後の副走査位置，ｊ
を間引き後の主走査位置）信号とするとき、フリップフ
ロップ２７０８の出力はｙi,j-1 である。また、ＦＩＦ
Ｏ１０４よりシリアルパラレル変換器２４０１，２４０
２を介して送られて来るＦＩ信号は、ｙi,j 信号を副走
査方向にＦＩＦＯを利用して遅延させたものであり、ｙ
i-1,j と表現できる。

【０１７５】ここで、ｙi,j は、（２１）式で表され
る。 ｙi,j ＝( α/ ３２) ｙi-1,j ＋( β／３２) ｙi,j-1 ＋γ ・・・・（２１） また、α１，α２，α３，β１，β２，β３，γ１，γ
２，γ３はそれぞれ前述の係数レジスタによって予めセ
ットされた値であり、これらを適切に設定することで、
ＦＣ信号を積分し、ノイズ除去を行うことができる。

【０１７６】図５５、図５６および図５７にＩＩＲフィ
ルタでの処理結果例を示す（ｊは主走査位置を示
す。）。図５５はＦＣ信号（読み取り信号の色味が特定
原稿の第１の特徴部の色味と一致しているかどうかの判
定信号で、１；一致 ０；不一致）の例を示す図であ
る。図５６はＦＺ信号（読み取り信号が特定原稿の第１
の特徴部であるかどうかの判定信号で、１；第１の特徴
部 ０；非第１の特徴部）の例を示す図である。

【０１７７】図５５及び図５６も示す様に、前述のα
１，α２，α３，β１，β２，β３，γ１，γ２，γ３
の値を適切にとることによって、ｙi,j は図５７に示す
様な波形をとる。即ち、ｙi,j には、３２１０１や３２
１０２に示される様な雑音（ノイズ）成分が平滑化（積
分効果）された波形が出力される。εなるしきい値で２
値化することで、３２１０１や３２１０２に示されるノ
イズ成分を除去することができる。

【０１７８】また、図５４において２７１０は比較器で
あり、フリップフロップ２７０８の出力と図５７に示し
たεを比較し、その比較結果をＦＬ信号として出力す
る。ＦＬ信号は、読み取り画像信号が特定原稿の第１の
特徴部と類似性が高いかどうかを判定する信号である。
２７０９は平均値回路であり、フリップフロップ２７０
８の出力で連続する４つのデータを平均化する。

【０１７９】図５４に示すこの平均値回路２７０９の詳
細ブロック図を図５８に、その動作タイミングチャート
を図５９に示す。図５８において、２８０１はＡＮＤゲ
ート，２８０２は加算器、２８０３はフリップフロッ
プ、２８０４は２入力１出力のセレクタでありその動作
論理は２８０８に示される。２８０５はフリップフロッ
プ、２８０６は２入力１出力のセレクタであり、その動
作論理は２８０４と同様に２８０８に示される。２８０
７はフリップフロップである。

【０１８０】ここでＸ４Ｄ０信号およびＸ４Ｄ３信号は
図５２のデコーダ２５１０より出力される信号であり、
Ｘ４Ｄ０信号はＸ４ＰＨＳ（１−０）信号が“０”であ
る場合のみ“０”で他は“１”となる信号、Ｘ４Ｄ３信
号はＸ４ＰＨＳ（１−０）信号が“３”である場合のみ
“０”で他は“１”となる信号である。そこで、図５９
に示す様に、Ｘ４ＰＨＳ（１−０）信号が“０”，
“１”，“２”，“３”と変化するのに対応して、入力
信号Ｘが順に“ａ”，“ｂ”，“ｃ”，“ｄ”の値をと
った場合、結果的にはこの連続する４つの値“ａ”，
“ｂ”，“ｃ”，“ｄ”の平均値（ａ＋ｂ＋ｃ＋ｄ）／
４がＹより出力される。

【０１８１】本積分器の出力は、ＦＩＦＯメモリを介し
てフィードバックされるが、このように連続する４つの
データを平均してそれをＦＩＦＯに保持することで、Ｆ
ＩＦＯメモリの容量を１／４に削減することができる。
また、図５７に示す様に、本積分器の出力は、高周波数
成分を持たないため、連続する４つのデータ平均値で置
き換えてもほとんど影響はない。

【０１８２】図５１において、ＩＩＲ２４０３−１，２
４０３−２，・・・，２４０３−８より出力されたＦＯ
信号は、パラレルシリアル変換器２４０４および２４０
５を経て、ＦＯＡ信号としてＦＩＦＯ１４０，１４１に
送られ、再びＦＩＡとしてパラレルシリアル変換器２４
０１，２４０２を経て、ＩＩＲ２４０３−１，２４０３
−２，・・・，２４０３−８にフィードバックされる。

【０１８３】図６０に図５１に示すパラレルシリアル変
換器の詳細ブロック構成図を、図６１にその動作タイミ
ングチャートを示す。図６０において、３００１は４入
力１出力のセレクタであり、その動作論理を３００６に
示す。３００２，３００３，３００４，３００５はそれ
ぞれフリップフロップである。図６１に示す様に、結果
としてＡ，Ｂ，Ｃ，Ｄに並列に入力された値“ａ”，
“ｂ”，“ｃ”，“ｄ”が、順次Ｙよりシリアル出力さ
れる。

【０１８４】ここで、図５１において、パラレルシリア
ル変換器によってＦＩＦＯへの出力をシリアルに出力
し、さらにＦＩＦＯからの信号をシリアルパラレル変換
することで、ＦＩＦＯメモリの個数の削減およびＬＳＩ
の入出力ピンの数を削減することができ、コストダウン
及びＬＳＩを含む回路の信頼性を向上することもでき
る。

【０１８５】図５１において、８つのＩＩＲ回路より出
力されたＦＬ信号（読み取り画像信号が、特定原稿の第
１の特徴部と類似性が高いかどうかを判定する信号）
は、８ビットのＦＬＳＧ信号として積分回路２（１２
３）に出力される。更に、図４６において、ＦＩＦＯ１
４０，１４１の書き込みおよび読み出しを制御するＦＲ
Ｅ信号とＦＷＥ信号は、ＦＩＦＯ制御回路１１４より発
生され、積分回路１（１２２）において前記（２１）式
が成り立つように、積分回路１（１２２）の遅延を考慮
して、制御される。

【０１８６】（積分回路２）図４６において、前述のＳ
Ｚ信号は積分回路２（１２３）に送られる。積分回路２
（１２３）は、積分回路１（１２２）と同様の２次元
（ＸＹ方向）のＩＩＲディジタルフィルタにより、８種
類の判定条件に基づき特定原稿についての第２の特徴部
を示すＳＣ信号の雑音（ノイズ）を除去する。積分回路
２（１２３）には、前述のＳＺ信号と共に、ＲＯＭ２
（１０８）よりの特定原稿の第２の特徴部を示すＳＣ信
号、積分回路１（１２２）より出力されるＦＬＳＧ信
号、ＦＩＦＯ１４２及びＦＩＦＯ１４３の入力が接続さ
れるＦＯＢ信号、ＦＩＦＯ１４２及びＦＩＦＯ１４３信
号の出力であるＦＯＢ信号に接続されている。

【０１８７】この積分回路２（１２３）の詳細ブロック
構成図を図６２に示す。図６２において、３３０１，３
３０２は、図５１に示すシリアルパラレル変換器２４０
１，２４０２と同等のシリアルパラレル変換器、３３０
３−１，３３０３−２，・・・，３３０３−８は積分器
であるＩＩＲフィルタ、３３０４，３３０５は図５１の
２４０４，２４０５と同等のパラレルシリアル変換器で
ある。

【０１８８】積分回路２（１２３）におけるＩＩＲフィ
ルタ３３０３−１，３３０３−２，・・・，３３０３−
８の詳細ブロック構成図を図６３に示す。図６３におい
て、３４０１，３４０２，３４０３はそれぞれ５入力１
出力のセレクタであり、その動作論理は３４０４に示さ
れる。３４０５，３４０６は乗算器であり、Ａ，Ｂの入
力に対して積Ａ×Ｂ／３２を出力する。３４０７は加算
器であり、Ａ，Ｂ，Ｃの入力に対して和Ａ＋Ｂ＋Ｃを出
力する。３４０８はフリップフロップであり、ＣＬＫ４
信号の立ち上がりで入力信号をラッチし出力する。ここ
で、加算器３４０７の出力信号をｙ'i,j（ｉを間引き後
の副走査位置，ｊを間引き後の主走査位置）信号とする
とき、フリップフロップ３４０８の出力はｙ'i,j-1であ
り、また、ＦＩＦＯよりのＦＩ信号はｙ'i,j信号を副走
査方向にＦＩＦＯを利用して遅延させたものであり、
ｙ'i-1,jと表現できる。

【０１８９】ここで、ｙ'i,jは、以下に示す（２２）式
で表される。 ｙ'i,j＝( α'/３２) ｙ'i-1,j＋( β' ／３２) ｙ'i,j-1＋γ' ・・・・（２２） また、α１' ，α２' ，α３' ，α４' ，α５' ，β
１' ，β２' ，β３' ，β４' ，β５' ，γ１' ，γ
２' ，γ３' γ４' ，γ５' はそれぞれ前述の係数レジ
スタによって予めセットされた値であり、これらを適切
に設定することで、ＳＣ信号を積分し、ノイズ除去を行
うことができる。

【０１９０】図６４にその処理結果例を示す（ｊは主走
査位置を示す。）。図６４において最上段にＳＣ信号
（読み取り信号の色味が特定原稿の第２の特徴部の色味
と一致しているかどうかの判定信号で、１；一致 ０；
不一致）の例を、次にＳＺ信号（読み取り信号が特定原
稿の第２の特徴部であるかどうかの判定信号で、１；第
２の特徴部である ０；第２の特徴部でない）の例を、
３段目にＦＬ信号（読み取り画像信号が、特定原稿の第
１の特徴部と類似性が高いかどうかを判定する信号で、
１；第１の特徴部である ０；第１の特徴部でない）の
例を示す。

【０１９１】この時に、前述のα１' ，α２' ，α３'
，α４' ，α５' ，β１' ，β２'，β３' ，β４' ，
β５' ，γ１' ，γ２' ，γ３' γ４' ，γ５' の値を
適切にとることによって、ｙ'i,jは最下段に示す様な波
形をとる。即ち、ｙ'i,jには、３５１０１や３５１０２
に示される様な雑音（ノイズ）成分が平滑化（積分効
果）された波形が出力される。ε' なるしきい値で２値
化することで、３５１０１や３５１０２に示されるノイ
ズ成分を除去することができる。

【０１９２】一方、図６３において、３４１０は比較器
であり、フリップフロップ３４０８の出力と図６４の最
下段に示すしきい値ε’を比較し、その比較結果を出力
する。一方、３４１１はフリップフロップ、３４１２は
ＡＮＤゲート、３４１３はフリップフロップ、３４１４
はＡＮＤゲートであり、比較器３４１０の出力はＳＣ信
号およびＳＺ信号との論理積をとられてＣＮ信号として
出力される。このＣＮ信号は、読み取り画像が特定原稿
の第２の特徴部の一部である可能性が高い場合に“１”
となる。

【０１９３】一方、３４０９は、図５４に示す２７０９
と同等な平均値回路であり、積分回路１（１２２）の場
合と同様の理由でフリップフロップ３４０８の出力で連
続する４つのデータを平均化する。図６２において、Ｉ
ＩＲ３３０３−１，３３０３−２，・・・，３３０３−
８より出力されたＦＯ信号は、パラレルシリアル変換器
３３０４および３３０５を経て、ＦＯＢ信号としてＦＩ
ＦＯ１４２，１４３に送られ、再びＦＩＢとしてパラレ
ルシリアル変換器３３０１，３３０２を経て、ＩＩＲ３
３０３−１，３３０３−２，・・・，３３０３−８にフ
ィードバックされる。

【０１９４】図６２において、８つのＩＩＲ回路より出
力された、ＣＮ信号（読み取り画像信号が、特定原稿の
第２の特徴部の一部である可能性が高い高いかどうかを
判定する信号）は、８ビットのＣＥＮ信号として体積率
判定回路１２８に出力される。更に、図４６において、
ＦＩＦＯ１４０，１４１の書き込み及び読み出しをを制
御するＦＲＥ信号とＦＷＥ信号は、ＦＩＦＯ制御回路１
１４より発生され、積分回路２（１２３）において前記
（２１）式が成り立つように積分回路２（１２３）の遅
延を考慮して、制御される。 （体積率判定及び最終判定）図４６において、前述の積
分回路２（１２３）より出力されたＣＥＮ信号は、体積
率判定回路１２８に送られる。

【０１９５】体積率判定回路１２８には、積分回路２
（１２３）よりＣＥＮ信号の各ビットが“１”である画
素群が、図４７に示される特定原稿の第２の特徴部の色
味分布範囲（ＲＧＢ３次元の体積）のうちどれだけを占
めるかを示す体積率及び体積率が一定値以上になった条
件下で、ＣＥＮ信号の各ビットが“１”である画素の総
数であるヒット画素数をカウントし、特定原稿の有無の
最終判定が成される。

【０１９６】体積率判定回路１２８には、双方向バッフ
ァ１３０を経てスタティックＲＡＭ( 以下「ＳＲＡＭ」
と称す。) １３６，１３７，１３８，１３９のデータバ
スが接続される。一方、ＲＯＭ２（１０８）のアドレス
に入力された１８ビットの内下位１７ビットの信号は、
遅延回路１２４で積分回路１（１２１）および積分回路
２（１２２）の遅延分の同期合わせがなされ、トライス
テートバッファ１２５を経て下位１５ビット（即ちＲＧ
Ｂ各５ビットずつ）のＳＲＡ信号は前記ＳＲＡＭ１３
６，１３７，１３８，１３９の各アドレスへ、上位２ビ
ット（即ちＹＰＨＳ信号）は２入力４出力のデコーダ１
３１（動作論理は１４９）に入力される。デコーダ１３
１の４つの出力Ｙ０，Ｙ１，Ｙ２，Ｙ３は、ＡＮＤゲー
ト１３２，１３３，１３４，１３５でＣＣＬ信号との論
理積がとられ、４つのＳＲＡＭ１３６，１３７，１３
８，１３９の各チップセレクト端子（ＣＳ）に入力され
る。

【０１９７】従って、ＳＲＡＭ１３６はＹＰＨＳ信号が
“０”の場合にアクセスされ、ＳＲＡＭ１３７はＹＰＨ
Ｓ信号が“１”の場合にアクセスされ、ＳＲＡＭ１３８
はＹＰＨＳ信号が“２”の場合にアクセスされ、ＳＲＡ
Ｍ１３９はＹＰＨＳ信号が“３”の場合にアクセスされ
る。さらに、各ＳＲＡＭにおいては、初期化（ゼロクリ
ア）された後に各アドレスにＲＯＭ２（１０８）のアド
レス下位１５ビットをアクセスしたＲＧＢ信号の各５ビ
ットずつ計１５ビットが送られ、ＣＥＮ信号のいずれか
のビットが“１”になった場合にそれに対応するＲＧＢ
の値を示すアドレスに“１”が書き込まれる。なお、Ｓ
ＲＡＭの初期化につては後述する。

【０１９８】また、８ビットのデータの各ビットに対
し、異なる８種類の判定条件に基づいた特定原稿につい
ての処理がなされる。１２９はＳＲＡＭ制御回路であ
り、４つのＳＲＡＭ１３６，１３７，１３８，１３９の
書き込みイネーブル端子（ＷＥ）を制御するＲＷＥ信
号、４つのＳＲＡＭの出力イネーブル端子（ＯＥ）を制
御するＲＯＥ信号、双方向バッファ１３０の制御端子を
制御するＲＩＤ信号を発生する。

【０１９９】ここで１２６はインバータ、１２７はトラ
イステートバッファであり、ふたつのトライステートバ
ッファ１２５および１２７は制御信号ＣＣＬの値によっ
てどちらか一方がアクティブとなる。しかし、通常の動
作時にはＣＣＬ信号は“１”であるためトライステート
回路１２５の方がアクティブとなる。図６５に体積率判
定回路１２８の詳細ブロック構成を、その動作タイミン
グを図６６の４０２および４０３に示す。図６６におい
て、ＲＩＤ信号は双方向バッファ１３０の方向を制御す
る制御信号、ＲＷＥ信号は４つのＳＲＡＭの書き込みイ
ネーブル制御信号、ＲＯＥ信号は４つのＳＲＡＭの出力
イネーブル制御信号であり、これらの信号はＳＲＡＭ制
御回路１２９により発生される。

【０２００】図６６の４０２のタイミング及び４０３の
表に示される様に、ＸＰＨＳ信号が“０”及び“１”の
場合には、ＲＩＤ信号が“１”となるため、双方向バッ
ファの方向は“ＳＲＡＭからＬＳＩ１０１の方向”にな
るとともに、ＲＷＥ信号が“１”、ＲＯＥ信号が“０”
となるため、ＳＲＡＭは読み出し状態になる。更に、Ｘ
ＰＨＳ信号が“２”の場合には、ＲＩＤ信号が“０”と
なるため、双方向バッファの方向は“ＬＳＩ１０１から
ＳＲＡＭの方向”になるとともに、ＲＷＥ信号が
“０”、ＲＯＥ信号が“１”となるため、ＳＲＡＭは書
き込み状態になる。

【０２０１】ＸＰＨＳ信号が“３”の場合には、ＲＩＤ
信号が“０”となるため、双方向バッファの方向は“Ｌ
ＳＩ１０１からＳＲＡＭの方向”になり、ＲＷＥ信号、
ＲＯＥ信号がともに“１”となるため、ＳＲＡＭは読み
出し状態でも書き込み状態でもない状態にある。また、
ＳＲＡＭのアドレスであるＳＲＡ信号は、ＣＬＫ４信号
の立ち上がりに同期して変化するため、ＸＰＨＳ信号が
“０”から“３”までの一周期分は変わらない。このた
め、ＳＲＡＭにおいてはいわゆるリード/ モディファイ
/ ライト（読み出し/ 修正/ 書き込み）動作がおこなわ
れる。

【０２０２】次に、図６５において、３６０１は２入力
１出力のセレクタ（動作論理を３６０２に示す）、３６
０３，３６０５はフリップフロップ、３６０４はインバ
ータ、３６０６，３６０８はＡＮＤゲート、３６０７は
オアゲート、３６０９−１，３６０９−２，・・・，３
６０９−８はそれぞれカウンタ回路である。ここで，Ｒ
Ｏ信号はＳＲＡＭより読み出された信号であるが、ＲＯ
Ｅ信号が“０”である時点でセレクタ３６０１を通過
し、フリップフロップ３６０３でＣＬＫ信号の立ち上が
りでラッチされ、ＲＯ１信号となる。

【０２０３】一方、フリップフロップ３６０５でＣＬＫ
４信号の立ち上がりで同期をとられたＣＥＮ信号は、Ｃ
ＥＮ１信号となる。インバータ３６０４及びＡＮＤゲー
ト３６０６によって演算されたＴＥＮ信号は、通常では
ＣＣＬ信号は“１”であることからＲＯ１信号が“０”
であり、ＣＥＮ信号が“１”である場合のみに“１”と
なる演算が８ビットの各ビットについてなされたもので
ある。

【０２０４】また、画像読み取り時に“ＶＳ”信号が
“１”であることから、オアゲート３６０７及びＡＮＤ
ゲート３６０８によって演算されたＲＩ信号は、ＲＯ１
信号とＣＥＮ信号の論理和が８ビットの各ビットについ
て演算されたものである。従って、ＳＲＡＭにおいて
は、初期化後にＣＥＮ信号とその時点でのＲＧＢ信号に
相当するＳＲＡＭのアドレスに格納されているデータと
論理和がなされて、同じアドレスに書き込まれる。さら
に、ＳＲＡＭのデータの８ビット中のいずれかのビット
が“０”から“１”に遷移した場合、ＴＥＮ信号におけ
る相当するビットが“１”となる。即ち、ＴＥＮ信号の
各ビットについて“１”を出力する回数を計数すること
で“体積率”を計数することができる。

【０２０５】３６０１−１，３６０１−２，・・・，３
６０１−８はカウンタ回路であり、前述のＴＥＮ信号の
各ビット別に“１”の発生する個数を計数するものであ
る。カウンタ回路３６０１−１，３６０１−２，・・
・，３６０１−８の詳細ブロック構成を図６７に示す。
図６７において、３７０１は２入力４出力のデコーダ
（動作論理を３７０２に示す。）であり、３７０３，３
７０４，３７０５，３７０６はＡＮＤゲート、３７０
７，３７０８，３７０９，３７１０はカウンタ、３７１
２は４入力１出力のセレクタ（動作論理を３７１３に示
す。）である。

【０２０６】このように４個の独立したカウンタ３７０
７，３７０８，３７０９，３７１０を有し、ＹＰＨＳ信
号が“０”の場合にはカウンタ３７０７でカウントし、
カウンタ３７０７の出力がＱ出力として出力される。一
方、ＹＰＨＳ信号が“１”の場合には、カウンタ３７０
８でカウントし、カウンタ３７０８の出力がＱ出力とし
て出力される。ＹＰＨＳ信号が“２”の場合にはカウン
タ３７０９でカウントし、カウンタ３７０９の出力がＱ
出力として出力される。ＹＰＨＳ信号が“３”の場合に
はカウンタ３７１０でカウントし、カウンタ３７１０の
出力がＱ出力として出力される。即ち、ＹＰＨＳ信号で
時分割処理をし、それぞれ異なる８種類の判定条件に基
づき特定原稿についての判定がなされる。

【０２０７】図６５において、３６１０は８入力１出力
のセレクタ（動作論理を３６２５に示す。）、３６１１
及び３６１２は、１６入力１出力のセレクタ（動作論理
を３６２６に示す。）、３６１３及び３６１４は比較器
である。また、ＭＳ００，ＭＳ０１，・・・，ＭＳ３
１、及びＭ００，Ｍ０１，・・・，Ｍ１５は、前述の計
数レジスタ１４８に予めセットされている値であり、そ
れぞれ判定すべき３２種類の判定条件に基づく特定原稿
固有の値をもつ。ＭＳ００〜ＭＳ３１は後述するヒット
画素数カウントの不感帯の設定値、Ｍ００〜Ｍ１５は後
述するヒット画素数カウント結果のマスク信号である。

【０２０８】セレクタ３６１０及び３６１１，３６１２
により、比較器３６１３，３６１４による処理がＸ４Ｐ
ＨＳに対応して時分割に成され、その結果は、シリアル
パラレル変換器３６１５及び３６１６に送られる。シリ
アルパラレル変換器３６１５及び３６１６の詳細ブロッ
ク構成を図６８に、その動作タイミングチャートを図６
９に示す。即ち、図６８において、３８０１，３８０
２，３８０３，３８０４，３８０５，３８０６，３８０
７，３８０８，３８１２，３８１３はフリップフロッ
プ、３８０９はオアゲート、３８１０は２入力１出力の
セレクタ（動作論理を３８１１に示す。）である。

【０２０９】以上の構成を備えることにより結果的に
は、Ｘに順次（シリアルに）入力された値が、８ビット
のＹ出力の各ビットに対応して同時（パラレルに）出力
される。従って、図６５のＭＫ信号及びＭＡＳＫ信号
は、多少の遅延はあるものの同時に８種類の判定条件に
基づく特定原稿についての処理がなされたのものが出力
される。

【０２１０】図６５において、３６１８−１，３６１８
−２，・・・，３６１８−８はそれぞれヒット画素数カ
ウント回路であり、同一の構造をとる。３６１９はＡＮ
Ｄゲート、３６２０はカウンタ群、３６２１は比較器で
ある。またＧＳ００，ＧＳ０１，・・・，ＧＳ３１は予
め計数レジスタ１４８にセットされている値であり、３
６２６−１，３６２６−２，・・・，３６２６−８は４
入力１出力のセレクタ（動作論理を３６２７に示す。）
である。

【０２１１】カウンタ群３６２０は４個のカウンタより
構成され手いる。図７０にカウンタ群３６２０の詳細ブ
ロック構成を示す。図７０において、５７０１，５７０
２，５７０３，５７０４はＡＮＤゲート、５７０５，５
７０６，５７０７，５７０８はカウンタ、５７０９は最
大値回路である。即ち、カウンタ５７０５はＧＥＮＡ信
号が“１”でかつＥＮ信号が“１”である場合にカウン
トアップする。言いかえると、ＧＥＮＡ信号が“１”で
ある区間でＥＮ信号が“１”である場合をカウントす
る。同様に、カウンタ５７０６はＧＥＮＢ信号が“１”
である区間でＥＮ信号が“１”である場合をカウント
し、カウンタ５７０７はＧＥＮＣ信号が“１”である区
間でＥＮ信号が“１”である場合をカウントし、カウン
タ５７０８はＧＥＮＤ信号が“１”である区間でＥＮ信
号が“１”である場合をカウントする。さらに、最大値
回路５７０９により、４つのカウンタ５７０５，５７０
６，５７０７，５７０８のカウント値の最大値がＱとし
て出力される。

【０２１２】一方、ＧＥＮＡ，ＧＥＮＢ，ＧＥＮＣ，Ｇ
ＥＮＤは、図７１に示される様な信号であり、主走査を
分割している。その原理につては、後述する。図６５に
おいて、ＴＥＮ信号の各ビットについて独立に“１”で
ある回数をカウンタ回路３６０９−１〜３６０９−８で
計数し、その計数結果が所定の値ＭＳ００〜ＭＳ３１
（ＹＰＨＳ信号が“０”の場合にはＭＳ００〜ＭＳ０
７、ＹＰＨＳ信号が“１”の場合にはＭＳ０８〜ＭＳ１
５、ＹＰＨＳ信号が“２”の場合にはＭＳ１６〜ＭＳ２
３、ＹＰＨＳ信号が“３”の場合にはＭＳ２４〜ＭＳ３
１）の値よりも大きい場合にはＭＡＳＫ信号の相当する
ビットが“１”となり、カウンタ３６２０群はＣＥＮ信
号の相当するビットが“１”である個数を計数開始す
る。

【０２１３】図６５において、３６２１はインバータ、
３６２２- １，３６２２- ２，...，３６２２- ８はＡ
ＮＤゲートである。さらに、ＴＥＳＴＭＯＤＥ信号は不
図示のＣＰＵにより設定される信号であり、通常動作モ
ードと試験モードの切り替えを行なう。具体的には、通
常動作モード時には“０”，試験モード時には“１”と
なる。

【０２１４】ここで、ＣＥＮ信号の計数結果が、対応す
るＧＳ００〜ＧＳ３１（ＹＰＨＳ信号が“０”の場合に
はＧＳ００〜ＧＳ０７、ＹＰＨＳ信号が“１”の場合に
はＧＳ０８〜ＧＳ１５、ＹＰＨＳ信号が“２”の場合に
はＧＳ１６〜ＧＳ２３、ＹＰＨＳ信号が“３”の場合に
はＧＳ２４〜ＧＳ３１）の値よりも大きくなった場合で
かつＣＥＮ信号の計数結果（即ち体積率）が対応するＭ
００〜Ｍ３１（ＹＰＨＳ信号が“０”の場合にはＭ００
〜Ｍ０７、ＹＰＨＳ信号が“１”の場合にはＭ０８〜Ｍ
１５、ＹＰＨＳ信号が“２”の場合にはＭ１６〜Ｍ２
３、ＹＰＨＳ信号が“３”の場合にはＭ２４〜Ｍ３１）
の値よりも大ききなった場合に限り、ＡＮＤゲート３６
２２−１，３６２２−２，... ，３６２２−８の出力は
“１”となり得る。

【０２１５】また、以上の条件に加え、ＡＮＤゲート３
６２２- １はＴＥＳＴＭＯＤＥ信号が“１”の場合（即
ち試験モード時）にのみ“１”になり得、ＡＮＤゲート
３６２２- ２，... ，３６２２- ８はＴＥＳＴＭＯＤＥ
信号が“０”の場合（即ち通常動作モード時）にのみ
“１”になり得る。即ち、同時に処理判定される８種類
の判定手段の内、１種類は試験用原稿のためのものであ
り、他の７種類は通常の特定原稿のためのものである。

【０２１６】３６２３はＨＩＴ信号生成器であり、ＡＮ
Ｄゲート３６２２- １，３６２２-２，... ，３６２２-
８よりのＹＰＨＳ信号の値により時分割に発生される
８ビットの信号に従って、前述の３２ビットのＨＩＴ信
号を生成する。図７２に図６５に示すＨＩＴ信号生成器
の詳細ブロック構成を示す。図７２において、６３０
１，６３０２，６３０３，６３０４はインバータ、６３
０５，６３０６，６３０７，６３０８，６３０９，６３
１０，６３１１，６３１２，...，６３１３，６３１
４，６３１５，６３１６はＡＮＤゲート、６３１７，６
３１８，６３１９，６３２０，６３２１，５３２２，６
３２３，６３２４，... ，６３２５，６３２６，６３２
７，６３２８はＪＫフリップフロップである。

【０２１７】図７２中の８ビットのＸ信号は、前述のＡ
ＮＤゲート３６２２- １，３６２２- ２，... ，３６２
２- ８より送られる信号であり、ＹＰＨＳ信号の値によ
り４つに時分割に発生される前述の３２種類の判定条件
に基づく判定結果を示す８ビットの信号である。また、
ＹＤ０，ＹＤ１，ＹＤ２，ＹＤ３は図３の４０２に示す
様に、ＹＰＨＳ号に依存する信号である。

【０２１８】ＹＤ０はＹＰＨＳ信号が“０”の場合のみ
に“０”となりそれ以外では“１”となる信号、ＹＤ１
はＹＰＨＳ信号が“１”の場合のみに“０”となりそれ
以外では“１”となる信号、ＹＤ２はＹＰＨＳ信号が
“２”の場合のみに“０”となりそれ以外では“１”と
なる信号、ＹＤ３はＹＰＨＳ信号が“３”の場合のみに
“０”となりそれ以外では“１”となる信号である。

【０２１９】ここで、Ｘ信号の最下位ビットであるbit0
は、ＡＮＤゲート６３０５，６３０６，６３０７，６３
０８の一方入力端子に入力される。さらに、ＡＮＤゲー
ト６３０５の他方入力端子にはＹＤ０信号の論理反転し
た信号が入力される。ＡＮＤゲート６３０６の他方入力
端子にはＹＤ１信号の論理反転した信号が入力される。
ＡＮＤゲート６３０７の他方入力端子にはＹＤ２信号の
論理反転した信号が入力される。ＡＮＤゲート６３０８
の他方入力端子にはＹＤ３信号の論理反転した信号が入
力される。

【０２２０】結果として、ＪＫフリップフロップ６３０
５には、ＹＰＨＳ信号が“０”である場合で、Ｘ信号の
最下位ビットであるbit0が“１”であった場合にその出
力が“１”になり、保持される。さらに、ＪＫフリップ
フロップ６３０６には、ＹＰＨＳ信号が“１”である場
合で、Ｘ信号の最下位ビットであるbit0が“１”であっ
た場合にその出力が“１”になり保持される。

【０２２１】ＪＫフリップフロップ６３０７には、ＹＰ
ＨＳ信号が“２”である場合で、Ｘ信号の最下位ビット
であるbit0が“１”であった場合にその出力が“１”に
なり保持される。ＪＫフリップフロップ６３０８には、
ＹＰＨＳ信号が“３”である場合で、Ｘ信号の最下位ビ
ットであるbit0が“１”であった場合にその出力が
“１”になり保持される。

【０２２２】同様にして、Ｘ信号の下位から２ビット目
であるbit1はＡＮＤゲート６３０９，６３１０，６３１
１，６３１２に入力される。さらに、ＡＮＤゲート６３
０９の他方入力端子にはＹＤ０信号の論理反転した信号
が入力される。ＡＮＤゲート６３１０の他方入力端子に
はＹＤ１信号の論理反転した信号が入力される。ＡＮＤ
ゲート６３１１の他方入力端子にはＹＤ２信号の論理反
転した信号が入力される。ＡＮＤゲート６３１２の他方
入力端子にはＹＤ３信号の論理反転した信号が入力され
る。

【０２２３】これらの結果として、ＪＫフリップフロッ
プ６３０９には、ＹＰＨＳ信号が“０”である場合で、
Ｘ信号のbit1が“１”であった場合に、その出力が
“１”になり保持される。さらに、ＪＫフリップフロッ
プ６３１０には、ＹＰＨＳ信号が“１”である場合で、
Ｘ信号の最下位ビットであるbit1が“１”であった場合
にその出力が“１”になり、保持される。

【０２２４】ＪＫフリップフロップ６３１１には、ＹＰ
ＨＳ信号が“２”である場合で、Ｘ信号の最下位ビット
であるbit1が“１”であった場合にその出力が“１”に
なり、保持される。ＪＫフリップフロップ６３１２に
は、ＹＰＨＳ信号が“３”である場合で、Ｘ信号の最下
位ビットであるbit1が“１”であった場合にその出力が
“１”になり、保持される。

【０２２５】なお、図中bit7についてのみ図示し、bit2
〜bit6については図示を省略するが、Ｘ信号の他の６ビ
ット(bit2,bit3,bit4,bit5,bit6,bit7) においても同様
にしてＪＫフリップフロップに時分割されて、その値が
保持される。これら、合計３２個のＪＫフリップフロッ
プの出力は、３２ビットのＨＩＴ信号として出力され
る。

【０２２６】ここで繰り返すが、ＨＩＴ信号の持つ意味
は、予め定められた特定原稿を判定すべく３２種類の判
定条件での判定結果である。また、ＨＩＴ信号の初期化
（ゼロクリア）は、後述するＶＳＴＲ信号によって行わ
れる。 （特定原稿存在の場合の判断及びその場合の処理）以上
のプロセスにより複数の判定条件による判定結果は、図
４６及び図２において、３２ビットのＨＩＴ信号がＣＰ
Ｕ３１１に送られる。図２に示すＣＰＵ３１１は、ＨＩ
Ｔ信号により予め定められた規則に従い、特定原稿の有
無を判断する。

【０２２７】ここで、特定原稿の有無を判断する例とし
て、（例１）及び（例２）を挙げる。 （例１）合計２２種類の特定原稿の有無の判定の場合で
あり、３２ビットのＨＩＴ信号の第ｎビット(n=0,1,
2,...,31)をＨＩＴ（ｎ）とし、論理積を& とすれば、 特定原稿No.1( 試験様特定原稿) の有無は、ＨＩＴ
（０）で判定 特定原稿No.2( 試験様特定原稿) の有無は、ＨＩＴ
（８）で判定 特定原稿No.3( 試験様特定原稿) の有無は、ＨＩＴ（１
６）で判定 特定原稿No.4( 試験様特定原稿) の有無は、ＨＩＴ（２
４）で判定 特定原稿No.5の有無は、ＨＩＴ（１）で判定 特定原稿No.6の有無は、ＨＩＴ（２）で判定 特定原稿No.7の有無は、ＨＩＴ（３）で判定 特定原稿No.8の有無は、ＨＩＴ（４）で判定 特定原稿No.9の有無は、ＨＩＴ（５）で判定 特定原稿No.7の有無は、ＨＩＴ（６）で判定 特定原稿No.10 の有無は、ＨＩＴ（７）で判定 特定原稿No.12 の有無は、ＨＩＴ（９）で判定 特定原稿No.13 の有無は、ＨＩＴ（１０）で判定 特定原稿No.14 の有無は、ＨＩＴ（１１）で判定 特定原稿No.15 の有無は、ＨＩＴ（１２）で判定 特定原稿No.16 の有無は、ＨＩＴ（１３）で判定 特定原稿No.17 の有無は、ＨＩＴ（１４）& ＨＩＴ（１
５）で判定 特定原稿No.18 の有無は、ＨＩＴ（１７）& ＨＩＴ（１
８）で判定 特定原稿No.19 の有無は、ＨＩＴ（１９）& ＨＩＴ（２
０）& ＨＩＴ（２１）で判定 特定原稿No.20 の有無は、ＨＩＴ（２２）& ＨＩＴ（２
３）& ＨＩＴ（２５）で判定 特定原稿No.21 の有無は、ＨＩＴ（２６）& ＨＩＴ（２
７）& ＨＩＴ（２８）で判定 特定原稿No.22 の有無は、ＨＩＴ（２９）& ＨＩＴ（３
０）& ＨＩＴ（３１）で判定 ここで、試験モード時の判定式は、 J = HIT(0)|HIT(8)|HIT(16)|HIT(24) 通常動作モード時の版定式は、 J = HIT(1)|HIT(2)|HIT(3)|HIT(4)|HIT(5)|HIT(6)|HIT
(7)|HIT(9)|HIT(10) |HIT(11)|HIT(12)|HIT(13) |{HIT(14)&HIT(15)}|{HIT(17)&HIT(18)} |{HIT(19)&HIT(20)&HIT(21)}|{HIT(22)&HIT(23)&HIT(2
5)} |{HIT(26)&HIT(27)&HIT(28)}|{HIT(29)&HIT(30)&HIT(3
1)} とするとき、J の値により特定原稿の有無を判断する。
もしＪ= “０”であるならば対象とする特定原稿はプラ
テン上に存在しないと判断され、もしＪ＝“１”である
ならば対象とする特定原稿の内少なくともひとつ以上が
プラテン上に存在すると判断される。

【０２２８】ここで、No.1〜No.16 の特定原稿は、それ
ぞれひとつの特定原稿に対して１種類の判定条件で判定
し、No.17 〜No.18 の特定原稿は、それぞれひとつの特
定原稿に対して２種類の判定条件で判定し、No.19 〜N
o.22 の特定原稿は、それぞれひとつの特定原稿に対し
て３種類の判定条件で判定をしている。 （例２）合計１９種類の特定原稿の有無の判定の場合で
あり、３２ビットのＨＩＴ信号の第ｎビット(n=0,1,
2,...,31)をＨＩＴ（ｎ）とし、論理積を& とすれば、 特定原稿No.1( 試験様特定原稿) の有無は、ＨＩＴ
（０）で判定 特定原稿No.2( 試験様特定原稿) の有無は、ＨＩＴ
（８）で判定 特定原稿No.3( 試験様特定原稿) の有無は、ＨＩＴ（１
６）で判定 特定原稿No.4( 試験様特定原稿) の有無は、ＨＩＴ（２
４）で判定 特定原稿No.5の有無は、ＨＩＴ（１）で判定 特定原稿No.6の有無は、ＨＩＴ（２）で判定 特定原稿No.7の有無は、ＨＩＴ（３）で判定 特定原稿No.8の有無は、ＨＩＴ（４）で判定 特定原稿No.9の有無は、ＨＩＴ（５）で判定 特定原稿No.7の有無は、ＨＩＴ（６）で判定 特定原稿No.8の有無は、ＨＩＴ（７）で判定 特定原稿No.9の有無は、ＨＩＴ（９）で判定 特定原稿No.10 の有無は、ＨＩＴ（１０）& ＨＩＴ（１
１）で判定 特定原稿No.11 の有無は、ＨＩＴ（１２）& ＨＩＴ（１
３）で判定 特定原稿No.12 の有無は、ＨＩＴ（１４）& ＨＩＴ（１
５）で判定 特定原稿No.14 の有無は、ＨＩＴ（１７）& ＨＩＴ（１
８）で判定 特定原稿No.15 の有無は、ＨＩＴ（１９）& ＨＩＴ（２
０）で判定 特定原稿No.16 の有無は、ＨＩＴ（２１）& ＨＩＴ（２
２）で判定 特定原稿No.17 の有無は、ＨＩＴ（２３）& ＨＩＴ（２
５）で判定 特定原稿No.18 の有無は、ＨＩＴ（２６）& ＨＩＴ（２
７）& ＨＩＴ（２８）で判定 特定原稿No.19 の有無は、ＨＩＴ（２９）& ＨＩＴ（３
０）& ＨＩＴ（３１）で判定 ここで、試験モード時の判定式は、 J = HIT(0)|HIT(8)|HIT(16)|HIT(24) 通常動作モード時の版定式は、 J = HIT(1)|HIT(2)|HIT(3)|HIT(4)|HIT(5)|HIT(6)|HIT
(7)|HIT(9) |{HIT(10)&HIT(11)}|{HIT(12)&HIT(13)}|{HIT(14)&HIT
(15)}|{HIT(17)&HIT(18)} |{HIT(19)&HIT(20)}|{HIT(21)&HIT(22)}|{HIT(23)&HIT
(25)} |{HIT(26)&HIT(27)&HIT(28)}|{HIT(29)&HIT(30)&HIT(3
1)} とするとき、J の値により特定原稿の有無を判断する。
もしＪ= “０”であるならば対象とする特定原稿はプラ
テン上に存在しないと判断され、もしＪ＝“１”である
ならば対象とする特定原稿の内少なくともひとつ以上が
プラテン上に存在すると判断される。

【０２２９】ここで、No.1〜No.9の特定原稿は、それぞ
れひとつの特定原稿に対して１種類の判定条件で判定
し、No.10 〜No.17 の特定原稿は、それぞれひとつの特
定原稿に対して２種類の判定条件で判定し、No.18 〜No
19の特定原稿は、それぞれひとつの特定原稿に対して３
種類の判定条件で判定をしている。

【０２３０】以上に挙げたこれらの２つの例は、ひとつ
の例であり、これ以外の任意の組み合せがあり得ること
は言うまでもない。更にＣＰＵ３１１は、前述の評価式
の値Ｊが“１”となった以降はＩＮＨＩＢＩＴ信号を
“１”にし、ＯＲ回路３１０を用いてそれ以降の画像を
“べた画像”にしてしまう。

【０２３１】また、上述した表２に示す様に、３２種類
の判定条件はM,Y 像形成時とC,Bk像形成時とでは異なら
しめることが可能であり、４回の原稿走査（M,C,Y,Bkの
各像形成に対応）の各々においてその組み合せをかえる
こともできる。例えば、M,Y像形成時には（例１）に示
す例で、C,Bk像形成時には（例２）に示す例の組み合せ
をおこなってもよい。

【０２３２】［ＳＲＡＭ及び各カウンタの初期化］体積
率及びヒット画素数の計数のためには、ＳＲＡＭ１３６
〜１３９及び各カウンタ（３７０７〜３６１０，３６２
００）を初期化（ゼロクリア）しなければならない。こ
れらＳＲＡＭ及びカウンタの初期化は、図４６に示すＣ
ＣＬ発生回路１４９より発生されるＣＣＬ信号によって
成される。また、最終判定結果であるＨＩＴ信号の初期
化として、ＶＳＴＲ信号もＣＣＬ発生回路１４９にて発
生させられる。そのタイミングチャートを図６６の４０
１に示す。

【０２３３】図６６において、ＶＳ信号は、像形成区間
で“１”となる信号であるが、ＶＳ信号の立ち上がり
に、ＶＳＴＲ信号は“０”となり、それ以外は“１”と
なりＨＩＴ信号を初期化する。また、ＣＣＬ信号は、Ｖ
Ｓ信号の立ち上がり時からｔ１区間“０”、ｔ２区間
“１”を繰り返す。ＣＣＬ信号が“０”であるｔ１区間
では、図４６のカウンタ１１６は、００００/HEX〜３Ｆ
ＦＦ/HEXまでのカウントを行う。一方、ＣＣＬ信号が
“０”であるために、カウンタ１１６のカウント出力は
セレクタ１１７、トライステートゲート１２７を経て、
ＳＲＡＭ１３６〜１３９のアドレスへ供給される。ま
た、ＡＮＤゲート１３２〜１３５の入力のＣＣＬ信号が
“０”であるため、４つのＳＲＡＭのＣＳ端子はすべて
“０”となり、４つのＳＲＡＭが同時にアクセスされ
る。

【０２３４】また、図６５のＡＮＤゲート３６０８にも
ＣＣＬ信号は供給されており、ＳＲＡＭへの出力ＲＩ信
号はすべて“０”となる。一方、ＳＲＡＭ制御回路１２
９は図６６の４０１に示す様にＲＷＥ信号を発生するた
め、４つのＳＲＡＭの各アドレスにはすべて“０”が書
き込まれ、初期化が成される。ＳＲＡＭの初期化が終了
するとＣＣＬ信号は“１”となり、前述の通常の判定動
作に移り、ｔ２区間経過後に再び初期化がなされ、これ
を繰り返す。 （主走査及び副走査の分割）一方、前述の図６５に示す
カウンタ群３６２０は、図７１に示される制御信号ＧＥ
ＮＡ，ＧＥＮＢ，ＧＥＮＣ，ＧＥＮＤによって制御され
るが、前述のＣＣＬ信号との関連を図７３にて説明す
る。

【０２３５】図７３において、カウンタ群３６２０は、
主走査を５９０１，５９０２，５９０３，５９０４に示
す区間に分割して、前記ＣＥＮ信号を独立にカウント
し、その４つのカウント結果の最大値を出力する。尚、
２０３はプラテンガラス、２０４は原稿である。一方、
副走査方向にはＣＣＬ信号で分割され、たとえば５９０
５，５９０６，５９０７，５９０８の様に分割され、各
々でカウントし、それらの最大値がラッチされるわけで
ある。例えば、主走査が５９０２、副走査が５９０６で
示される区間は５９０９に示される領域であり、この様
な領域毎のＣＥＮ信号のカウントが行なわれる。この様
に、画像読み取り信号を主走査及び副走査（縦方向及び
横方向）に分割し、それぞれ独立に判定することで大面
積の一般原稿における誤検知を防止することができる。

【０２３６】［画像処理モードとＩＤ読み取りモード］
本実施例における装置は、画像処理モードとＩＤ読み取
りモードの２つのモードを有する。画像処理モードは装
置が通常の画像処理を行い、ＲＯＭ１（１０１）、ＲＯ
Ｍ２（１０８）及びＲＯＭ３（１０９）は、特定原稿の
有無を判定するためのテーブルとして用いられる。ＩＤ
読み取りモードにおいては、ＲＯＭ１（１０１）、ＲＯ
Ｍ２（１０８）及びＲＯＭ３（１０９）の最上位アドレ
スに予め保持されているそれぞれのＩＤを読み出す。各
モードにおけるＲＯＭの制御は、ＲＩＤ信号、ＰＳＥＬ
信号によっておこなわれる。

【０２３７】上述した表２にＲＯＭ２（１０８）及びＲ
ＯＭ３（１０９）の各アドレスに保持されている保持内
容と、そのアクセスされる条件を示す。先ず、画像処理
モードにおいては、ＣＰＵ３１１によってＲＩＤ信号
は”０”にセットされ、ＲＯＭ２（１０８）及びＲＯＭ
３（１０９）の上位アドレス２ビットには、バンク切り
換え手段１１８によるＰＳＥＬ信号が入力され、下位ア
ドレス１５ビットには及びシリアルパラレル変換回路よ
りの出力Ｒ''、Ｇ''、Ｂ''信号が入力される。

【０２３８】一方、ＩＤ読み取りモードの場合には、図
４６において、ＣＰＵ３１１はＲＩＤ信号を“１”にす
る。この時、トライステートゲート１１９及び１４５の
出力はハイインピーダンスとなり、プルアップ抵抗１２
０及び１４６によってＲＯＭ３（１０９）、ＲＯＭ２
（１０８）及びＲＯＭ１（１０１）のアドレスは全て
“１”となる。

【０２３９】この時、ＲＯＭ２（１０８）及びＲＯＭ３
（１０９）のデータ出力は、最上位アドレスである3FFF
F 番地に保持されている内容を出力する。この最上位ア
ドレスのデータ下位８ビットには、ＲＯＭのＩＤが予め
保持されており、ＲＯＭ２−ＩＤ及びＲＯＭ３- ＩＤと
してＣＰＵ３１１に読み込まれる。また、ＲＯＭ１（１
０１）のデータ出力は、最上位アドレスであるFF番地に
保持されている内容を出力する。この最上位アドレスの
データ８ビットには、ＲＯＭのＩＤが予め保持されてお
り、ＲＯＭ１−ＩＤとしてＣＰＵ３１１に読み込まれ
る。

【０２４０】ここで、ＩＤは８ビットのコードである
が、“００/HEX”及び“ＦＦ/HEX”以外のコードを用い
る。その理由は、ＲＯＭ１（１０１）、ＲＯＭ２（１０
８）及びＲＯＭ３（１０９）を意図的に取り外された場
合、あるいはＲＯＭ１（１０１）、ＲＯＭ２（１０８）
及びＲＯＭ３（１０９）が故障している場合、あるいは
ＲＯＭ１（１０１）、ＲＯＭ２（１０８）及びＲＯＭ３
（１０９）が適でないＲＯＭに交換された場合等には、
８ビットすべてが“０”である“００/HEX”や８ビット
がすべて“１”である“ＦＦ/HEX”の値が読まれる可能
性が非常に高いからである。

【０２４１】ここで特的なこととしては、画像処理モー
ドの場合の場合にはＲＯＭ２（１０８）及びＲＯＭ３
（１０９）の０００００番地から３７ＦＦＦ番地がアク
セスされ、ＲＯＭのＩＤ読み取りモードにおいては３Ｆ
ＦＦＦ番地がアクセスされ、重複のない制御が行われて
いることである。 ［ＩＤ読み取り動作］図７４に本実施例のＩＤ読み取り
モードにおける制御フローチャートを示す。

【０２４２】先ず４１０１においてＲＩＤに“１”をセ
ットする。これにより、前述の様にＲＯＭ１（１０１）
及びＲＯＭ２（１０８）のアドレスは最上位アドレスに
セットされ、そのアドレスに予め保持してあるＩＤ（以
下ＲＯＭ−ＩＤ）を読み込むことができる。続く４１０
２においてＲＯＭ１−ＩＤを読み込む。そして４１０３
においてもしＲＯＭ１−ＩＤが“００／Ｈ”であればＲ
ＯＭ１（１０１）もしくはその周辺回路の未実装か故障
あるいは悪意の改造と判断し、装置の動作を停止する。
同様に、４１０４においてもしＲＯＭ１−ＩＤが“ＦＦ
／Ｈ”である場合も、同様の装置の動作を停止する。

【０２４３】更に４１０５において、ＲＯＭ２−ＩＤを
読み込む。そして４１０６において、もしＲＯＭ２−Ｉ
Ｄが“００／Ｈ”であればＲＯＭ２（１０８）もしくは
その周辺回路の未実装か故障あるいは悪意の改造と判断
し、装置の動作を停止する。同様に、４１０７において
もしＲＯＭ２−ＩＤが“ＦＦ／Ｈ”である場合も、同様
の装置の動作を停止する。

【０２４４】更に４１０８においてＲＯＭ３−ＩＤを読
み込み、４１０９においてもしＲＯＭ３−ＩＤが“００
／Ｈ”であれば、ＲＯＭ３（１０９）もしくはその周辺
回路の未実装か故障あるいは悪意の改造と判断し、装置
の動作を停止する。同様に、４１１０においてもしＲＯ
Ｍ３−ＩＤが“ＦＦ／Ｈ”である場合も、同様の装置の
動作を停止する。

【０２４５】さらに、４１１１においてＲＯＭ１- ＩＤ
とＲＯＭ２- ＩＤＲＯＭ３- ＩＤが３つとも同一のもの
でなければ、ＲＯＭ１、ＲＯＭ２及びＲＯＭ３もしくは
その周辺回路の未実装か故障あるいは悪意の改造と判断
し、装置の動作を停止する。なお、以上に示す各フリッ
プフロップ匂いて、特に指示の無いフリップフロップに
ついてはクロック入力としてＣＬＫ信号を入力する。

【０２４６】以上説明した様に本実施例によれば、特定
原稿の有無を判定する画像処理装置において、基準とな
る校正様の原稿（基準白色板）を読み込み、画像読み取
り手段の特性のばらつきを校正するにあたり、プラテン
ガラス上の複数箇所において前記校正用の基準白色板を
読み込むことにより、装置間の特性ばらつきを補正する
と同時に、装置の読み取り部におけるプラテンガラス上
の読み取り位置によるばらつきに起因する補正誤差を有
効に補正することができる。なお、本発明は、複数の機
器から構成されるシステムに適用しても、１つの機器か
ら成る装置に適用しても良い。また、本発明はシステム
或いは装置にプログラムを供給することによって達成さ
れる場合にも適用できることはいうまでもない。

【０２４７】

【発明の効果】以上説明した様に本発明によれば、装置
間の特性ばらつきを補正すると同時に、装置の読み取り
手段の読み取り位置毎の読み取り誤差をも有効に補正す
ることができる。

【図面の簡単な説明】

【図１】本発明に係る一実施例の装置概観図である。

【図２】図１に示すイメージスキャナの画像処理部の構
成を示すブロック図である。

【図３】本実施例における同期信号のタイミングを示す
タイミングチャートである。

【図４】４×４の画素ブロックを説明するための図であ
る。

【図５】図２に示す判定回路の詳細構成を示すブロック
図である。

【図６】図５に示す分周回路の詳細構成を示すブロック
図である。

【図７】図５に示す画像特徴抽出回路の詳細構成を示す
ブロック図である。

【図８】図７に示すＮＤ回路の詳細構成を示すブロック
図である。

【図９】図７に示す網点除去回路の詳細構成を示すブロ
ック図である。

【図１０】図７に示す網点除去回路の詳細構成を示すブ
ロック図である。

【図１１】図７に示す網点除去回路で用いられる画素位
置の関係を示す図である。

【図１２】図７に示す網点除去回路の動作原理を説明す
るための図である。

【図１３】図７に示す線画強調回路の詳細構成を示すブ
ロック図である。

【図１４】図７に示す線画強調回路の詳細構成を示すブ
ロック図である。

【図１５】図７に示す線画強調回路の動作原理を説明す
るための図である。

【図１６】図７に示す特徴抽出部の詳細構成を示すブロ
ック図である。

【図１７】図７に示す特徴抽出部の詳細構成を示すブロ
ック図である。

【図１８】図７に示す特徴抽出部の詳細構成を示すブロ
ック図である。

【図１９】図７に示す特徴抽出部の詳細構成を示すブロ
ック図である。

【図２０】図７に示す特徴抽出部の詳細構成を示すブロ
ック図である。

【図２１】図７に示す特徴抽出部の詳細構成を示すブロ
ック図である。

【図２２】図７に示す特徴抽出部で用いられる画素位置
の関係を示す図である。

【図２３】図７に示す特徴抽出部の動作原理を説明する
ための図である。

【図２４】図７に示す特徴抽出部の動作原理を説明する
ための図である。

【図２５】図７に示す特徴抽出部の動作原理を説明する
ための図である。

【図２６】図７に示す特徴抽出部の動作原理を説明する
ための図である。

【図２７】図７に示す後処理部の詳細構成を示すブロッ
ク図である。

【図２８】図２７に示す線画部信号後処理回路の詳細構
成を示すブロック図である。

【図２９】図２７に示す線画部信号後処理回路の詳細構
成を示すブロック図である。

【図３０】図２７に示す線画部信号後処理回路の詳細構
成を示すブロック図である。

【図３１】図２７に示す線画部信号後処理回路の詳細構
成を示すブロック図である。

【図３２】図２７に示す線画部信号後処理回路のＦＲＳ
Ｔ信号を説明する図である。

【図３３】図２７に示す線画部信号後処理回路の動作を
説明するための図である。

【図３４】従来の線画部判定回路の例を示す図である。

【図３５】図２７に示すエッジ部信号後処理回路の詳細
構成を示すブロック図である。

【図３６】図２７に示すエッジ部信号後処理回路のエッ
ジ部信号パターンの例を示す図である。

【図３７】図７に示す選択回路の詳細構成を示すブロッ
ク図である。

【図３８】図７に示す選択回路の詳細構成を示すブロッ
ク図である。

【図３９】図７に示す選択回路の詳細構成を示すブロッ
ク図である。

【図４０】図３７〜図３９に示す選択回路の動作タイミ
ングチャートである。

【図４１】図５に示す間引き回路の詳細構成を示すブロ
ック図である。

【図４２】図４１に示す間引き回路の動作タイミングチ
ャートである。

【図４３】図５に示すスムージング回路の詳細構成を示
すブロック図である。

【図４４】図４３に示すスムージング回路の動作タイミ
ングチャートである。

【図４５】図４３に示すスムージング回路の動作タイミ
ングチャートである。

【図４６】図５に示す総合判定回路の詳細構成を示すブ
ロック図である。

【図４７】特定原稿の色味分布例を示す図である。

【図４８】特定原稿の色味分布例を示す図である。

【図４９】図４６に示すバンク切り換え手段の詳細構成
を示すブロック図である。

【図５０】図４９に示すバンク切り換え手段の動作タイ
ミングチャートである。

【図５１】図４６に示す積分回路１の詳細構成を示すブ
ロック図である。

【図５２】図５１に示すシリアルパラレル変換器の詳細
構成を示すブロック図である。

【図５３】図５２に示すシリアルパラレル変換器のタイ
ミングチャートである。

【図５４】図５１に示すＩＩＲの詳細構成を示すブロッ
ク図である。

【図５５】図５４に示すＩＩＲによる処理結果例を示す
図である。

【図５６】図５４に示すＩＩＲによる処理結果例を示す
図である。

【図５７】図５４に示すＩＩＲによる処理結果例を示す
図である。

【図５８】図５４に示す平均値回路の詳細構成を示すブ
ロック図である。

【図５９】図５８に示す平均値回路の動作タイミングチ
ャートである。

【図６０】図５１に示すパラレルシリアル変換器の詳細
構成を示すブロック図である。

【図６１】図６０に示すパラレルシリアル変換器の動作
タイミングチャートである。

【図６２】図４６に示す積分回路２の詳細構成を示すブ
ロック図である。

【図６３】図６２に示すＩＩＲの詳細構成を示すブロッ
ク図である。

【図６４】図６３に示すＩＩＲの動作タイミングチャー
トである。

【図６５】図４６に示す体積率判定回路の詳細構成を示
すブロック図である。

【図６６】ＳＲＡＭ制御のタイミングチャートである。

【図６７】図６５に示すカウンタ回路の詳細構成を示す
ブロック図である。

【図６８】図６５に示すシリアルパラレル変換器の詳細
構成を示すブロック図である。

【図６９】図６８に示すシリアルパラレル変換器の動作
タイミングチャートである。

【図７０】図６５に示すカウンタ群3620の詳細構成を示
すブロック図である。

【図７１】図７０に示すカウンタ群3620の制御タイミン
グチャートである。

【図７２】図６５に示すＨＩＴ信号生成器の詳細構成を
示すブロック図である。

【図７３】本実施例における主走査及び副走査の分割を
示す図である。

【図７４】本実施例におけるＲＯＭのＩＤチェックのフ
ローチャートである。

【図７５】本実施例における試験用原稿の例を示す図で
ある。

【図７６】本実施例装置における動作処理の概要を示す
フローチャートである。

【図７７】本実施例装置における操作部の例を示す図で
ある。

【図７８】本実施例画像読み取り装置における画像読み
取り特性の校正方法を説明するための図である。

【図７９】従来の画像読み取り装置における画像読み取
り特性の校正方法を説明するための図である。

【符号の説明】

１０４ 画像特徴検出回路 １０５ スムージング回路 １０６ 間引き回路 １１０ 総合判定回路 １１８ バンク切り換え手段 １０１，１０７，１０８， ＲＯＭ １３６，１３７，１３８，１３９ ＳＲＡＭ １２２，１２３ 積分回路 １４８ 計数レジスタ ２０１ イメージスキャナー ２０２ プリンター ２１０ ＣＣＤ ３０９ 判定回路 ３１０ 複写禁止手段 ３１１ ＣＰＵ ３１２- １，３１２- ２，３１２- ３ 校正手段 ６５１ 校正用標準白色板

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 15/64 ４００ Ｃ (72)発明者 鈴木 康道 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 石本 高一 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 青柳 剛 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内

Claims (1)

【特許請求の範囲】
1. 【請求項１】 原稿画像を読み取る画像読み取り手段
   と、 前記画像読み取り手段よりの読み取り画像信号を電気的
   に処理する画像信号処理手段と、 前記画像信号処理手段による画像信号の処理において前
   記画像信号の特徴と予め登録された特定原稿の有無を判
   定する判定手段と、 濃度管理された標準原稿を読み込み、読み取り結果に基
   づいて前記画像読み取り手段のもつ読み取り特性のばら
   つきを校正する校正手段とを備え、 前記校正手段は前記画像読み取り手段の読み取り範囲の
   中の複数箇所で前記標準原稿を読み込むことによって前
   記校正を行なうことを特徴とする画像処理装置。