JPH07194105A - 同期整流回路 - Google Patents
同期整流回路Info
- Publication number
- JPH07194105A JPH07194105A JP33664993A JP33664993A JPH07194105A JP H07194105 A JPH07194105 A JP H07194105A JP 33664993 A JP33664993 A JP 33664993A JP 33664993 A JP33664993 A JP 33664993A JP H07194105 A JPH07194105 A JP H07194105A
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- fet
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Abstract
(57)【要約】
【目的】同期整流回路において、整流用ＭＯＳＦＥＴの
寄生ダイオードが導通することにより生じる逆回復現象
を防止する。 【構成】バックゲート１と分離された絶縁ゲート４を有
する横型ＭＯＳＦＥＴを、バックゲート１を負バイアス
として整流用ＭＯＳＦＥＴとして使用する。これによ
り、回生電流が寄生ダイオードに流れることを防ぎ、逆
回復現象の発生を防ぐ。
寄生ダイオードが導通することにより生じる逆回復現象
を防止する。 【構成】バックゲート１と分離された絶縁ゲート４を有
する横型ＭＯＳＦＥＴを、バックゲート１を負バイアス
として整流用ＭＯＳＦＥＴとして使用する。これによ
り、回生電流が寄生ダイオードに流れることを防ぎ、逆
回復現象の発生を防ぐ。
Description
【０００１】
【産業上の利用分野】本発明は同期整流回路に関し、特
にＤＣ／ＤＣコンバータに関する。
にＤＣ／ＤＣコンバータに関する。
【０００２】
【従来の技術】従来の同期整流回路で使用されている整
流用の縦型ＭＯＳＦＥＴの断面を示す図５を参照する
と、この素子は、Ｎ＋型領域の下主面にドレイン２′の
電極があり、この領域の上面にＮ−型領域があり、さら
にバックゲート１′の領域があり、この内にＮ型領域が
あり、表面にソース電極３′が形成され、この両側に絶
縁ゲート４′が設けられている。この素子は、バックゲ
ート１′の領域とソース３′の電極とが互いに接続され
たいわゆる縦型ＭＯＳＦＥＴである。
流用の縦型ＭＯＳＦＥＴの断面を示す図５を参照する
と、この素子は、Ｎ＋型領域の下主面にドレイン２′の
電極があり、この領域の上面にＮ−型領域があり、さら
にバックゲート１′の領域があり、この内にＮ型領域が
あり、表面にソース電極３′が形成され、この両側に絶
縁ゲート４′が設けられている。この素子は、バックゲ
ート１′の領域とソース３′の電極とが互いに接続され
たいわゆる縦型ＭＯＳＦＥＴである。
【０００３】この素子を使用した従来の同期整流回路を
示す図６を参照すると、ＭＯＳＦＥＴ６，１７が上記素
子に相当し、これと並列にショットキ・バリア・ダイオ
ード（ＳＢＤ）７が接続され、インダクタンス９を介し
て、平滑コンデンサ１０と並列に抵抗となる負荷１２が
接続され、入力電源８をスイッチングするＭＯＳＦＥＴ
６がＭＯＳＦＥＴ１７のドレイン電極に接続される。こ
れらＭＯＳＦＥＴ６，１７のゲート電極は、制御回路１
１により制御される。
示す図６を参照すると、ＭＯＳＦＥＴ６，１７が上記素
子に相当し、これと並列にショットキ・バリア・ダイオ
ード（ＳＢＤ）７が接続され、インダクタンス９を介し
て、平滑コンデンサ１０と並列に抵抗となる負荷１２が
接続され、入力電源８をスイッチングするＭＯＳＦＥＴ
６がＭＯＳＦＥＴ１７のドレイン電極に接続される。こ
れらＭＯＳＦＥＴ６，１７のゲート電極は、制御回路１
１により制御される。
【０００４】この従来回路において、ＳＢＤ７と並列接
続された整流用ＭＯＳＦＥＴ１７には、回生時において
順バイアスされることになり、ＭＯＳＦＥＴのチャネル
を通じて、回生電流が流れる。
続された整流用ＭＯＳＦＥＴ１７には、回生時において
順バイアスされることになり、ＭＯＳＦＥＴのチャネル
を通じて、回生電流が流れる。
【０００５】即ち、メインスイッチ用のＭＯＳＦＥＴ６
がオフ時に、コイルの回生電流はＳＢＤ７とＭＯＳＦＥ
Ｔ１７（ゲートＯＮ）を介して流れる。この時は、従来
のＮチャネル縦型ＭＯＳＦＥＴでは基板内寄生ダイオー
ドも導通するため、ＭＯＳＦＥＴ６のオン時に逆回復現
象が生じ、逆回復電流が流れ、損失を生じる。
がオフ時に、コイルの回生電流はＳＢＤ７とＭＯＳＦＥ
Ｔ１７（ゲートＯＮ）を介して流れる。この時は、従来
のＮチャネル縦型ＭＯＳＦＥＴでは基板内寄生ダイオー
ドも導通するため、ＭＯＳＦＥＴ６のオン時に逆回復現
象が生じ、逆回復電流が流れ、損失を生じる。
【０００６】ここで、ＳＢＤ７はＭＯＳＦＥＴ１７のタ
ーンオフ時あるいはターンオフ時において、ＭＯＳＦＥ
Ｔ１７の寄生ダイオードの電圧降下分（約０．６Ｖ）を
０．４Ｖ程度におさえるために使用される。
ーンオフ時あるいはターンオフ時において、ＭＯＳＦＥ
Ｔ１７の寄生ダイオードの電圧降下分（約０．６Ｖ）を
０．４Ｖ程度におさえるために使用される。
【０００７】また、従来の他例として〔特開平４−１２
７８６９号公報〕を挙げると、この整流回路は、ＭＯＳ
ＦＥＴのターンオフのタイミングを判定してボディダイ
オードに電流を流さず、かつチャネルに逆方向電流を流
さないように、ＭＯＳＦＥＴのターンオフのタイミング
を適正に調整することにより、リカバリー損失や逆方向
のチャネル電流による損失が発生しないようにしたＭＯ
ＳＦＥＴによる同期整流回路が提案されている。
７８６９号公報〕を挙げると、この整流回路は、ＭＯＳ
ＦＥＴのターンオフのタイミングを判定してボディダイ
オードに電流を流さず、かつチャネルに逆方向電流を流
さないように、ＭＯＳＦＥＴのターンオフのタイミング
を適正に調整することにより、リカバリー損失や逆方向
のチャネル電流による損失が発生しないようにしたＭＯ
ＳＦＥＴによる同期整流回路が提案されている。
【０００８】
【発明が解決しようとする課題】上記図６の従来例で
は、ＳＢＤ７と並列接続されたＭＯＳＦＥＴ１７の寄生
ダイオードが順バイアスされることにより、少数キャリ
ア蓄積現象を生じ、ＭＯＳＦＥＴ６がターンオン時に寄
生ダイオードが逆回復現象を生じる。この逆回復現象が
生じることにより、逆回復損失が発生するとともに、逆
回復期間にＭＯＳＦＥＴのドレイン・ソース間にピーク
状の逆回復電流が発生し、ノイズ等の原因となる。ま
た、ＭＯＳＦＥＴ自体においても、転流ｄＶ／ｄｔ破壊
の恐れがある等の種々の問題点がある。
は、ＳＢＤ７と並列接続されたＭＯＳＦＥＴ１７の寄生
ダイオードが順バイアスされることにより、少数キャリ
ア蓄積現象を生じ、ＭＯＳＦＥＴ６がターンオン時に寄
生ダイオードが逆回復現象を生じる。この逆回復現象が
生じることにより、逆回復損失が発生するとともに、逆
回復期間にＭＯＳＦＥＴのドレイン・ソース間にピーク
状の逆回復電流が発生し、ノイズ等の原因となる。ま
た、ＭＯＳＦＥＴ自体においても、転流ｄＶ／ｄｔ破壊
の恐れがある等の種々の問題点がある。
【０００９】また上記従来の他例においては、タイミン
グの判定を行うアルゴリズムがかなり複雑になり、回路
規模が著しく増大する欠点がある。
グの判定を行うアルゴリズムがかなり複雑になり、回路
規模が著しく増大する欠点がある。
【００１０】本発明の目的は、上記欠点を解決し、逆回
復現象を防止して逆回復電流を抑制し、しかも極めて簡
単な回路で済むようにした同期整流回路を提供すること
にある。
復現象を防止して逆回復電流を抑制し、しかも極めて簡
単な回路で済むようにした同期整流回路を提供すること
にある。
【００１１】
【課題を解決するための手段】本発明の第１の構成は、
平滑コンデンサと負荷との並列接続回路に、インダクタ
ンスを介して、ダイオードと整流用電界効果トランジス
タとを並列接続し、電源からの電圧をオン・オフして前
記電界効果トランジスタに供給するスイッチング用電界
効果トランジスタを備えた同期整流回路において、前記
整流用電界効果トランジスタは、バックゲートと分離さ
れた絶縁ゲート構造を有し、前記バックゲートに逆バイ
アスを印加する手段を設けたことを特徴とする。
平滑コンデンサと負荷との並列接続回路に、インダクタ
ンスを介して、ダイオードと整流用電界効果トランジス
タとを並列接続し、電源からの電圧をオン・オフして前
記電界効果トランジスタに供給するスイッチング用電界
効果トランジスタを備えた同期整流回路において、前記
整流用電界効果トランジスタは、バックゲートと分離さ
れた絶縁ゲート構造を有し、前記バックゲートに逆バイ
アスを印加する手段を設けたことを特徴とする。
【００１２】本発明の第２の構成は、平滑コンデンサと
負荷との並列接続回路に、インダクタンスを介して、ダ
イオードと第１の電界効果トランジスタとを並列接続
し、第２の電界効果トランジスタとトランスの二次側と
の直列回路を前記ダイオードと並列接続し、電源電圧を
オン・オフして前記トランスの一次側に供給する同期整
流回路において、前記第１，第２の電界効果トランジス
タは、バックゲートと分離された絶縁ゲート構造を有
し、前記バックゲートに逆バイアスを印加する手段を設
けたことを特徴とする。
負荷との並列接続回路に、インダクタンスを介して、ダ
イオードと第１の電界効果トランジスタとを並列接続
し、第２の電界効果トランジスタとトランスの二次側と
の直列回路を前記ダイオードと並列接続し、電源電圧を
オン・オフして前記トランスの一次側に供給する同期整
流回路において、前記第１，第２の電界効果トランジス
タは、バックゲートと分離された絶縁ゲート構造を有
し、前記バックゲートに逆バイアスを印加する手段を設
けたことを特徴とする。
【００１３】
【実施例】図１は本発明の第１の実施例の同期整流回路
内に含む整流用ＭＯＳＦＥＴの断面図である。図１にお
いて、この実施例の横型ＦＥＴは、Ｐ型基板からなるバ
ックゲート１が下面に電極を有し、上面にはドレイン
２，ソース３，この間のチャネル上の絶縁ゲート４を形
成している。ここで、この横型ＭＯＳＦＥＴは、絶縁ゲ
ート４が順バイアスされることで、ドレイン・ソース間
に電流を双方向に通電することができる。またバックゲ
ート１は、絶縁ゲート４と分離しており、負バイアスを
印加して使用することができる。
内に含む整流用ＭＯＳＦＥＴの断面図である。図１にお
いて、この実施例の横型ＦＥＴは、Ｐ型基板からなるバ
ックゲート１が下面に電極を有し、上面にはドレイン
２，ソース３，この間のチャネル上の絶縁ゲート４を形
成している。ここで、この横型ＭＯＳＦＥＴは、絶縁ゲ
ート４が順バイアスされることで、ドレイン・ソース間
に電流を双方向に通電することができる。またバックゲ
ート１は、絶縁ゲート４と分離しており、負バイアスを
印加して使用することができる。
【００１４】上記横型ＭＯＳＦＥＴを使用した降圧型Ｄ
Ｃ／ＤＣコンバータの同期整流回路を示す図２を参照す
ると、横型ＭＯＳＦＥＴ５は、バックゲート１がバイア
ス電源１３により負バイアスＶＳＵＢが印加されてい
る。その他の回路構成は、図６と共通するので詳述しな
い。
Ｃ／ＤＣコンバータの同期整流回路を示す図２を参照す
ると、横型ＭＯＳＦＥＴ５は、バックゲート１がバイア
ス電源１３により負バイアスＶＳＵＢが印加されてい
る。その他の回路構成は、図６と共通するので詳述しな
い。
【００１５】この実施例の回路は、出力段メインスイッ
チ用ＭＯＳＦＥＴ６で入力電圧Ｖｉｎの電源８をオン・
オフする。ＭＯＳＦＥＴ６がオフ時には、インダクタン
ス９のエネルギは、ＳＢＤ７とこれに並列接続された上
記横型ＭＯＳＦＥＴ５とにより回生されることで、電流
がインダクタンス９に流れる。制御回路１１は、メイン
スイッチ用のＭＯＳＦＥＴ６と同期整流用横型ＭＯＳＦ
ＥＴ５との各ゲート電極を制御する。
チ用ＭＯＳＦＥＴ６で入力電圧Ｖｉｎの電源８をオン・
オフする。ＭＯＳＦＥＴ６がオフ時には、インダクタン
ス９のエネルギは、ＳＢＤ７とこれに並列接続された上
記横型ＭＯＳＦＥＴ５とにより回生されることで、電流
がインダクタンス９に流れる。制御回路１１は、メイン
スイッチ用のＭＯＳＦＥＴ６と同期整流用横型ＭＯＳＦ
ＥＴ５との各ゲート電極を制御する。
【００１６】また横型ＭＯＳＦＥＴ５のバックゲート１
は、バイアス電源１３により負バイアス（約１．０Ｖ）
ＶＳＵＢが印加されているため、寄生ダイオードが導通
しない状態で使用することができる。
は、バイアス電源１３により負バイアス（約１．０Ｖ）
ＶＳＵＢが印加されているため、寄生ダイオードが導通
しない状態で使用することができる。
【００１７】以上の構成において、図３を参照して、そ
の動作を説明する。図３において、上段はインダクタン
ス９に流れる電流ＩＬを示し、中段は入力電源８の電流
Ｉｉｎを示し、下段は横型ＭＯＳＦＥＴ５のソース・ド
レイン間電流ＩＦＥＴ，ＳＢＤ７の電流ＩＳＢＤを示
す。ここで、波形３０は電流ＩＦＥＴ，波形３１は電流
ＩＳＢＤの各波形を示す。
の動作を説明する。図３において、上段はインダクタン
ス９に流れる電流ＩＬを示し、中段は入力電源８の電流
Ｉｉｎを示し、下段は横型ＭＯＳＦＥＴ５のソース・ド
レイン間電流ＩＦＥＴ，ＳＢＤ７の電流ＩＳＢＤを示
す。ここで、波形３０は電流ＩＦＥＴ，波形３１は電流
ＩＳＢＤの各波形を示す。
【００１８】今、ＭＯＳＦＥＴ６がターンオンすると、
この直前に横型ＭＯＳＦＥＴ５及びＳＢＤ７に流れてい
た回生電流は入力電流と切り換わり、ＭＯＳＦＥＴ６を
介して、インダクタンス９に流れる。所定の期間だけオ
ンすると、制御回路１１のオフ信号により、ＭＯＳＦＥ
Ｔ６はターンオフする。これにより、インダクタンス９
の回生電流は、ターンオフ直後に、横型ＭＯＳＦＥＴ５
がオンするまで、ＳＢＤ７により回生され、横型ＭＯＳ
ＦＥＴ５がターンオンすると、横型ＭＯＳＦＥＴ５によ
り回生される。再びＭＯＳＦＥＴ６がオンするタイミン
グになると、横型ＭＯＳＦＥＴ５はターンオフす。両Ｍ
ＯＳＦＥＴ５，６が同時オフ期間にＳＢＤ７により回生
された後、ＭＯＳＦＥＴ６により入力電流と切り換わ
る。この際横型ＭＯＳＦＥＴ５はバックゲートの逆バイ
アス効果により、寄生ダイオードの導通が阻止されてい
るため、逆回復現象による問題点を生じることはない。
この直前に横型ＭＯＳＦＥＴ５及びＳＢＤ７に流れてい
た回生電流は入力電流と切り換わり、ＭＯＳＦＥＴ６を
介して、インダクタンス９に流れる。所定の期間だけオ
ンすると、制御回路１１のオフ信号により、ＭＯＳＦＥ
Ｔ６はターンオフする。これにより、インダクタンス９
の回生電流は、ターンオフ直後に、横型ＭＯＳＦＥＴ５
がオンするまで、ＳＢＤ７により回生され、横型ＭＯＳ
ＦＥＴ５がターンオンすると、横型ＭＯＳＦＥＴ５によ
り回生される。再びＭＯＳＦＥＴ６がオンするタイミン
グになると、横型ＭＯＳＦＥＴ５はターンオフす。両Ｍ
ＯＳＦＥＴ５，６が同時オフ期間にＳＢＤ７により回生
された後、ＭＯＳＦＥＴ６により入力電流と切り換わ
る。この際横型ＭＯＳＦＥＴ５はバックゲートの逆バイ
アス効果により、寄生ダイオードの導通が阻止されてい
るため、逆回復現象による問題点を生じることはない。
【００１９】図４は本発明の第２の実施例のフォワード
コンバータを示す回路図である。図４において、図１で
示したＭＯＳＦＥＴを、整流用横型ＭＯＳＦＥＴ５とし
て２個使用している。入力電源８の電圧をスイッチング
するＭＯＳＦＥＴ１５は、制御回路１１でゲート制御さ
れる。コンデンサと抵抗との直列接続回路がトランス１
４に並列接続され、その二次側には、上記横型ＭＯＳＦ
ＥＴ５，インダクタンス９，平滑コンデンサ１０と負荷
との並列接続回路が直列に接続される。負荷１２と並列
にもう一つの横型ＭＯＳＦＥＴ５とＳＢＤ７とが接続さ
れ、上記横型ＭＯＳＦＥＴ５と並列にもう一つのＳＢＤ
７が接続される。２個の横型ＭＯＳＦＥＴ５は、制御回
路１１によりゲート制御される。２個の横型ＭＯＳＦＥ
Ｔ５のバックゲートは、いずれもバイアス電源１３によ
りバイアスされて使用される。これに必要なバイアス電
源は、入力電源８や他の電源等を利用してもよいし、別
に乾電池を使用することができる。
コンバータを示す回路図である。図４において、図１で
示したＭＯＳＦＥＴを、整流用横型ＭＯＳＦＥＴ５とし
て２個使用している。入力電源８の電圧をスイッチング
するＭＯＳＦＥＴ１５は、制御回路１１でゲート制御さ
れる。コンデンサと抵抗との直列接続回路がトランス１
４に並列接続され、その二次側には、上記横型ＭＯＳＦ
ＥＴ５，インダクタンス９，平滑コンデンサ１０と負荷
との並列接続回路が直列に接続される。負荷１２と並列
にもう一つの横型ＭＯＳＦＥＴ５とＳＢＤ７とが接続さ
れ、上記横型ＭＯＳＦＥＴ５と並列にもう一つのＳＢＤ
７が接続される。２個の横型ＭＯＳＦＥＴ５は、制御回
路１１によりゲート制御される。２個の横型ＭＯＳＦＥ
Ｔ５のバックゲートは、いずれもバイアス電源１３によ
りバイアスされて使用される。これに必要なバイアス電
源は、入力電源８や他の電源等を利用してもよいし、別
に乾電池を使用することができる。
【００２０】
【発明の効果】以上説明したように、本発明は、バック
ゲートを分離し負バイアスが可能な横型ＭＯＳＦＥＴを
使用したことにより、整流用ＭＯＳＦＥＴの寄生ダイオ
ードにより生じる逆回復現象を阻止することができ、こ
れにより逆回復現象によって生じる逆回復損失の発生や
逆回復電流によるノイズ発生，転流ｄＶ／ｄｔ破壊等を
防止できるという効果が得られる。
ゲートを分離し負バイアスが可能な横型ＭＯＳＦＥＴを
使用したことにより、整流用ＭＯＳＦＥＴの寄生ダイオ
ードにより生じる逆回復現象を阻止することができ、こ
れにより逆回復現象によって生じる逆回復損失の発生や
逆回復電流によるノイズ発生，転流ｄＶ／ｄｔ破壊等を
防止できるという効果が得られる。
【図１】本発明の第１の実施例で使用される横型ＭＯＳ
ＦＥＴの断面図である。
ＦＥＴの断面図である。
【図２】本発明の第１の実施例の同期整流回路を示す回
路図である。
路図である。
【図３】図２の回路の動作を示す波形図である。
【図４】本発明の第２の実施例の同期整流回路を示す回
路図である。
路図である。
【図５】従来の縦型ＭＯＳＦＥＴの断面図である。
【図６】従来の同期整流回路の回路図である。
１，１′ バックゲート（基板） ２，２′ ドレイン ３，３′ ソース ４，４′ 絶縁ゲート ５ 横型ＭＯＳＦＥＴ ６，１５，１７ ＭＯＳＦＥＴ ７ ＳＢＤ ８ 入力電源 ９ インダクタンス １０ 平滑コンデンサ １１ 制御回路 １２ 負荷 １３ バイアス電源 １４ トランス ３０，３１ 波形
Claims (2)
- 【請求項１】 平滑コンデンサと負荷との並列接続回路
に、インダクタンスを介して、ダイオードと整流用電界
効果トランジスタとを並列接続し、電源からの電圧をオ
ン・オフして前記電界効果トランジスタに供給するスイ
ッチング用電界効果トランジスタを備えた同期整流回路
において、前記整流用電界効果トランジスタは、バック
ゲートと分離された絶縁ゲート構造を有し、前記バック
ゲートに逆バイアスを印加する手段を設けたことを特徴
とする同期整流回路。 - 【請求項２】 平滑コンデンサと負荷との並列接続回路
に、インダクタンスを介して、ダイオードと第１の電界
効果トランジスタとを並列接続し、第２の電界効果トラ
ンジスタとトランスの二次側との直列回路を前記ダイオ
ードと並列接続し、電源電圧をオン・オフして前記トラ
ンスの一次側に供給する同期整流回路において、前記第
１，第２の電界効果トランジスタは、バックゲートと分
離された絶縁ゲート構造を有し、前記バックゲートに逆
バイアスを印加する手段を設けたことを特徴とする同期
整流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33664993A JPH07194105A (ja) | 1993-12-28 | 1993-12-28 | 同期整流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33664993A JPH07194105A (ja) | 1993-12-28 | 1993-12-28 | 同期整流回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07194105A true JPH07194105A (ja) | 1995-07-28 |
Family
ID=18301355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33664993A Pending JPH07194105A (ja) | 1993-12-28 | 1993-12-28 | 同期整流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07194105A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6639388B2 (en) | 2000-04-13 | 2003-10-28 | Infineon Technologies Ag | Free wheeling buck regulator with floating body zone switch |
| US7714624B2 (en) | 2007-04-25 | 2010-05-11 | Denso Corporation | Method for controlling vertical type MOSFET in bridge circuit |
| JP2011254693A (ja) * | 2010-05-07 | 2011-12-15 | Fujitsu Semiconductor Ltd | Ｄｃｄｃ変換装置 |
| CN112272915A (zh) * | 2018-06-15 | 2021-01-26 | 夏普株式会社 | 整流电路、电源装置以及整流电路的驱动方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0779564A (ja) * | 1993-09-08 | 1995-03-20 | Hitachi Ltd | 同期整流回路 |
-
1993
- 1993-12-28 JP JP33664993A patent/JPH07194105A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0779564A (ja) * | 1993-09-08 | 1995-03-20 | Hitachi Ltd | 同期整流回路 |
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| JP2011254693A (ja) * | 2010-05-07 | 2011-12-15 | Fujitsu Semiconductor Ltd | Ｄｃｄｃ変換装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980106 |