JPH0719470B2

JPH0719470B2 - メモリ装置

Info

Publication number: JPH0719470B2
Application number: JP62045344A
Authority: JP
Inventors: 良一山口; 純次井上
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1987-03-02
Filing date: 1987-03-02
Publication date: 1995-03-06
Anticipated expiration: 2010-03-06
Also published as: JPS63213197A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、情報の書込み・読出しが可能なメモリ装置に
関し、特に、隣接した位置にある一連の複数個のメモリ
単位セルに対して１メモリ・サイクルで情報を書込むこ
とが可能であり、また、１本のワード線上の任意のビッ
ト線位置から連続した複数のビット情報を１メモリ・サ
イクルで読出すことの可能なメモリ装置に関し、更にこ
うしたメモリ装置を複数個接続して使用することを容易
にしたメモリ装置に関する。

〔従来の技術〕

画像処理に使用されるメモリ、特に表示用ビットマップ
・メモリを汎用メモリで構成した場合、ワード構成数に
応じてビット当りの読出し速度は増加するが、プロセサ
が１個では書込み速度を増加させることは難しい。そこ
で、プロセサを複数使用することにより、同時に複数の
メモリアクセスを可能として書込み速度を増加させる手
法が採られている。

〔発明が解決しようとする問題点〕

しかし、上記の方式においては、接続できるプロセサ数
に限りが有るので、10倍程度の速度向上しか期待でき
ず、また、複数のプロセスを必要とするので、装置が高
価になるという問題がある。

また、例えば、SLAM（scan−line access memory.日経
バイト、1986年４月号、92頁）に記載されているよう
に、チップ内に論理や複数ビットの一括書込み回路を内
蔵した応用指向メモリの開発例があり、それにおいては
ワード線方向には複数ビットの一括書込みが可能であ
る。しかし、そのビット幅は限定されており、またビッ
ト線方向には書込み速度の高速化は図れないという問題
がある。

通常、ビットマップ・メモリ上では、矩形内部の塗り潰
し描画やワード線、ビット線に平行する直線の描画は、
隣接した一連のメモリ単位セルへの情報の書込みであ
る。従来の汎用メモリを用いたビットマップ・メモリに
おいてこの種の処理に時間を要するのは、描画すべきピ
クセルの位置を計算してはメモリに書込むという手順
を、矩形や直線全体に対して逐一行なっているためであ
る。

しかし多くの場合、書込む情報は同一であるので、書込
むべきメモリ単位セルを一括して選択することができれ
ば、描画面積にかかわらず１メモリ・サイクルで書込み
を行なうことが可能となる。

しかしながら、汎用メモリにはこうした一括書き込み機
能は具備されておらず、また外部回路を付加しても実現
できなかった。

更に、従来のメモリ・セルは、ビット線ドライバの出力
からビット線経由で情報の書き込みを行なっていたた
め、複数セルを同時に書込む場合、書込み容量の増加の
みならず、ビット線の容量や抵抗、及びビット線ドライ
バの駆動能力制限により、単一セルの書込みに比較して
時間を要するといった問題を有していた。

本発明の目的は、矩形内部の塗り潰し描画やワード線、
ビット線に平行する直線の描画を多用する画像表示用ビ
ットマップ・メモリを構成する上で、複雑な処理及び外
部回路を必要とせずに、前記描画を高速に行なう小型で
経済的なメモリ・システムを構成できるメモリ装置を実
現することにある。

また、本発明の他の目的は、複数のセルを同時に書込む
場合でも、書込み時間を増大させないメモリ装置を実現
することにある。

〔問題点を解決するなための手段〕

上記の目的を達成するため、本発明においては、情報を
記憶する複数のメモリ単位セルをワード方向とビット方
向にアレイ状に配置し、また、ワード方向にはワード線
を配設し、ビット方向にはビット線及び該ビット線と前
記メモリ単位セル間の情報移動を行なうか否かを制御す
る部分書込み制御線とを配設してなるメモリ装置におい
て、前記ワード線及び前記部分書込み制御線を任意の位
置から連続して複数本活性化する連続セレクタ回路を備
え、前記メモリ単位セルの複数個に一斉に書込みをする
ことが出来るように構成している。

すなわち、本発明は、ワード線及び部分書込み制御線を
複数本連続して活性化（書込み、読出し可能な状態にす
ること）する連続セレクタ回路を設けることにより、上
記の活性化された範囲に含まれる複数個のメモリ単位セ
ルに一斉（例えば１メモリ・サイクルで）に書込みする
ことが出来るようにしたことを基本とするものである。

また、上記の連続セレクタ回路として、複数のメモリ装
置のそれぞれの位置するアドレス空間情報を認識する手
段と、前記アドレス空間情報と入力されたアドレスとを
比較する手段と、該比較する手段から得られた情報に応
じて前記複数のメモリ装置のうちの少なくとも一つを選
択して指定された範囲を活性化する手段とを備えた連続
セレクタ回路を用いることにより、メモリ装置を複数個
接続可能にしている。

また、上記のメモリ単位セルとして、セル毎に情報書込
みを制御する手段と、該書込みを制御する手段を制御す
る制御線と、前記書込みを制御する手段に書込み電源を
供給する書込み電源線とを備えたメモリ単位セルを用い
て、前記制御線を駆動することによってビット線を介さ
ずに情報を書込むか、或いは、メモリ単位セルに接続さ
れるビット線を駆動する手段を１または２以上のメモリ
単位セル毎に設け、かつ、前記ビット線を駆動する手段
を制御する制御線と、前記ビット線を駆動する手段に書
込み電源を供給する書込み電源線とを備えたメモリ単位
セルを用いて、前記制御線を駆動することによってビッ
ト線を介して情報を書込むことにより、書込み速度の高
速化を可能にしている。

上記のように本発明のメモリ装置においては、１メモリ
・サイクルで連続領域を書込めるため、画像処理におけ
るビットマップ・メモリとして利用した場合、ワード線
あるいはビット線に平行した直線の描画や、矩形領域内
の塗り積し描画などの書込み速度を大幅に高速化するこ
とが出来る。

また、上記のごときメモリ単位セル構成においては、ビ
ット方向の複数のメモリ単位セルに同時に情報を書込む
場合に、書込み時間の増大を防止し、従来に比して著し
く高速化することが出来る。

〔実施例〕

以下、図面に基づいて本発明の実施例を説明する。

第１図は本発明の一実施例のブロック図であり、連続し
たメモリ単位セルを一斉に情報の書込みが行なえる状態
にすることができる構成例を示す。

第１図において、１〜16はそれぞれ部分書込み制御のた
めの機能を有するメモリ単位セルであり、ここでは例と
して16セルのみを示している。これらの各セルは情報を
記憶する同一の手段を備え、例えば第２図に示すごとき
構成を有している。第２図において、部分書込み制御線
Ｌ及びトランジスタTR2が部分書込み制御のためのもの
である。

該セルへの書込みは、ワード線Ｗを駆動してトランジス
タTR1をオンにすると同時に、部分書込み制御線Ｌを駆
動してトランジスタTR2をオンにすることにより、ビッ
ト線ＢのデータをコンデンサＣに書込む。読出しは、ワ
ード線Ｗを駆動してトランジスタTR1をオンにすると同
時に、部分書込み制御線Ｌを駆動してトランジスタTR2
をオンにすることにより、コンデンサＣのデータをビッ
ト線Ｂに読出す。

次に、第１図に戻って、17はワード線の連続セレクタ回
路であり、活性化開始位置情報18、19及び活性化終了位
置情報20、21に応じて対応する出力線22〜25を駆動す
る。26〜29はワード線駆動回路であり、30〜33はワード
線である。34は部分書込み制御線の連続セレクタ回路で
あり、活性化開始位置情報35、36及び活性化終了位置情
報37、38に応じて対応する出力線39〜42を駆動する。43
〜46は部分書込み制御線駆動回路であり、47〜50は部分
書込み制御線である。51〜54はビット線であり、これに
より各セルへの書込み及び読出しを行なう。

次に、第１図の装置の動作を説明する。

まず、活性化開始位置情報18、19としてワード線30を指
示する情報を、活性化終了位置情報20、21としてワード
線32を指示する情報を入力すると、ワード線の連続セレ
クタ回路17はワード線30、31、32を活性化する。同時
に、活性化開始位置情報35、36として部分書込み制御線
48を指示する情報を、活性化終了位置情報37、38として
部分書込み制御線50を指示する情報を入力すると、部分
書込み制御線の連続セレクタ回路34は部分書込み制御線
48、49、50を活性化する。

上記の状態では、メモリ単位セル２、３、４、６、７、
８、10、11、12が一斉に書込み可能となり、ビット線5
2、53、54の情報がそれぞれ書込まれる。

このように、第１図の実施例では、ワード線及び部分書
込み制御線を連続して複数本同時に活性化できるため、
メモリセルアレイの規模及び書込むメモリセル数にかか
わらず１メモリ・サイクルで情報の書込みが可能とな
る。

なお、ここでは、16セルの例を用いて説明したが、いか
なるセル数のメモリの構成にも適用可能である。

次に、第３図は第１図の実施例に用いたワード線の連続
セレクタ回路17の一実施例図である。

第３図において、101はデコーダであり、入力する活性
化開始位置情報18、19に応じて出力102〜105のうちの一
つの出力のみが論理“0"となる。また106も上記101と同
等な機能を有するデコーダである。また111〜116はAND
ゲートである。

上記のごとき回路構成を用いることにより、第１図の実
施例で説明したワード線の連続セレクタ回路17の機能を
実現することができる。

また、部分書込み制御線の連続セレクタ回路34の機能
も、同等な回路構成で実現することができる。

なお、ここでは、ワード線４本を制御する回路構成を示
したが、いかなる本数及び部分書込み制御線にも適用可
能である。

次に、第４図は、第１図のビット線51〜54を駆動するビ
ット線ドライバの出力値を一括して論理“0"または論理
“1"あるいはレジスタの出力値に設定する回路の一実施
例図である。

第４図において、201はレジスタであり、203〜206がそ
の出力である。また、59〜62はANDゲート、207はANDゲ
ート59〜62の入力の１つを一括して制御する制御線、63
〜66はORゲート、208はORゲート63〜66の入力の１つを
一括して制御する制御線、67〜70はビット線ドライバで
ある。

次に、第４図の回路の動作を説明する。

まず、ビット線51〜54を一括して論理“1"に設定するに
は、制御線208の値を論理“1"にし、またビット線51〜5
4を一括して論理“0"に設定するには、制御線207と208
の値を共に論理“0"に設定すればよい。更に、ビット線
51〜54を各レジスタ出力203〜206の値に設定するには、
制御線207の値を論理“1"に、制御線208の値を論理“0"
に設定すればよい。

上記のように、第４図の回路においては、複数のビット
線の値を一括して制御することが出来るので、この回路
を第１図のビット線51〜54に接続して用いることによ
り、前記第１図で説明したように、１メモリ・サイクル
で各メモリ単位セルに任意の情報を書込むことが可能と
なる。

なお、第４図の例では、便宜上、ビット線４本に対応し
た構成としたが、いかなるビット線本数にも適用可能で
ある。

次に、第５図は、第１図のビット線51〜54に接続される
出力バッファの任意の位置から連続した２ビットの出力
を選択することが出来るようにしたマルチプレクサ回路
である。

第５図において、55〜58は出力バッファ、151はデコー
ダであり、入力152、153に応じて出力154〜157のうちの
一つの出力のみが論理“1"となる。また、158〜163はAN
Dゲート、164、165はORゲート、166、167はマルチプレ
クサ出力である。

次に、第５図の回路の動作を説明する。

まず、入力152として論理“0"、入力153として論理“1"
をデコーダ151に入力すると、その出力のうち155のみが
論理“1"となるので、ANDゲート160、161に接続される
出力バッファ56、57の出力のみが選択されて166、167に
出力される。

同様にして、入力152、153の値を変えることにより、任
意の出力バッファ55〜58の値すなわちビット線51〜54の
値をマルチプレクサの出力として送出することが出来
る。

なお、第５図の例では、便宜上、ビット線４本から２本
を選択する回路としたが、このような論理構成とすれば
いかなるビット線本数及び連続選択本数にも適用可能で
ある。

次に、第６図は、本メモリ装置を複数個接続して使用す
ることを可能とするワード線の複数連続セレクタ回路の
構成を示す一実施例図である。

第６図において、302は比較器であり、入力303＜入力30
4の時に出力251が論理“1"、入力303＞＝入力304の時に
出力251が論理“0"、入力303＞入力304の時に出力253が
論理“0"、入力303＜＝入力304の時に出力253が論理
“1"となる。また305も比較器であり、入力306＜入力30
7の時に出力256が論理“0"、入力306＞＝入力307の時に
出力256が論理“1"、入力306＞入力307の時に出力254が
論理“1"、入力306＜＝入力307の時に出力254が論理
“0"となる。また、308、309は、この複数連続セレクタ
回路が位置するアドレス空間情報、310、311、18、19は
ワード線の活性化開始位置情報、312、313、20、21はワ
ード線の活性変終了位置情報である。

また、250は第７図に示す連続セレクタ回路である。す
なわち第７図の回路は、前記第３図に示した連続セレク
タ回路17のデコーダ101と102に、その全出力を論理“1"
とする制御入力251、254をそれぞれ付加し、また、出力
105を制御するANDゲート252及び出力107を制御するAND
ゲート255及びこれらを制御するANDゲート257を付加し
たものである。

次に、第６図の回路の動作を説明する。

この複数連続セレクタ回路のメモリ空間占有位置情報は
308、309から比較器302、305に入力されている。まず、
比較器302側つまりワード線活性化開始位置を制御する
部分について説明する。いま、310、311、18、19からワ
ード線の活性化開始位置情報が入力されると、その上位
２ビット310、311が比較器302によってメモリ空間占有
位置情報308、309と比較される。その結果、ワード線の
活性化開始位置情報がメモリ空間占有位置情報より小さ
い場合には、出力251が論理“1"となり、活性化開始位
置情報18、19の値にかかわらず連続セレクタ回路250内
の出力103〜105は論理“1"となり、ワード線は22から25
まで選択され得る状態となる。また、ワード線活性化開
始位置情報がメモリ空間占有位置情報と等しい場合は、
出力251は論理“0"となり、連続セレクタ回路250は前記
の連続セレクタ回路17と同等な動作を実行する。また、
ワード線活性化開始位置情報がメモリ空間占有位置情報
より大きい場合は、出力253が論理“0"となり、活性化
開始位置情報18、19及び活性化終了位置情報20、21にか
かわらずワード線22〜25はすべて非選択状態となる。

比較器305側つまりワード線活性化終了位置を制御する
部分に関しても上記と同様な動作が実行される。

このように、比較器と若干の論理回路を付加することに
より、本メモリ装置を外部回路なしで容易に複数個接続
して記憶容量を増加させることができる。

なお、ここではワード線４本の例について説明したが、
いかなる本数にもまた、部分書込み制御線にも適用可能
である。

次に、第８図はメモリ単位セルの一実施例図であり、個
々のメモリ単位セル毎にビット線を介さずに高速で情報
の書込みが行なえる状態にすることができる構成例を示
す。

第８図において、Ｃは情報を記憶するためのコンデン
サ、TR1はトランジスタTR2のコンデンサＣ間の情報移動
を制御するためのトランジスタで、ワード線Ｗにより制
御される。またTR2はビット線ＢとトランジスタTR1の情
報移動を制御するためのトランジスタで、部分書込み制
御線Ｌにより制御される。またTR3はコンデンサＣを放
電するためのトランジスタで、“0"書込み制御線W0によ
り制御される。TR4はコンデンサＣを充電するためのト
ランジスタで、“1"書込み制御線W1により制御される。
またＶは充電用の電源を供給するための書込み電源線で
ある。

次に、第８図の動作を説明する。

まず、“0"を書込む場合、すなわちコンデンサＣの電荷
を放電するには、部分書込み制御線Ｌを駆動してトラン
ジスタTR2をオフとし、ワード線Ｗを駆動してトランジ
スタTR1をオンとし、“1"書込み制御線W1を駆動してト
ランジスタTR4をオフ、“0"書込み制御線W0を駆動してT
R3をオンとする。その結果、コンデンサＣの電荷はトラ
ンジスタTR1とTR3とを介して放電する。

逆に、“1"を書込む場合、すなわちコンデンサＣを充電
するには、部分書込み制御線Ｌを駆動してトランジスタ
TR2をオフとし、ワード線Ｗを駆動してトランジスタTR1
をオンとし、“0"書込み制御線W0を駆動してトランジス
タTR3をオフ、“1"書込み制御線W1を駆動してトランジ
スタTR4をオンとする。その結果、コンデンサＣはトラ
ンジスタTR4とTR1とを介して充電される。

また、“0"書込み制御線W0及び“1"書込み制御線W1を駆
動する制御信号W0及びW1は、メモリ装置を動作させるた
めに外部から与えられるアドレス・ストローブ信号（▲
▼）、（R/）及びビット線に与えるデータ（DATA）とから第
10図のタイミング図のようにして生成することができ
る。なお、アドレス・ストローブ信号はアドレス確定後
に低レベルとなり、はリード時に高レベル、ライト時に低レベルになる。ま
た、第10図にはワード線Ｗ、部分書込み制御線Ｌ及びビ
ット線Ｂに与える信号Ｗ、Ｌ及びＢについても示してい
る。

次に、第９図は、ビット線を高速で駆動することができ
る回路の一実施例図である。

第９図において、401〜404は情報を記憶する手段であ
り、前記第２図に示すメモリ単位セルの破線内部分に相
当する。また405〜408はワード線、409、411はビット線
放電用トランジスタ、410、412はビット線充電用トラン
ジスタである。すなわち、前記第８図の実施例において
は、各メモリ単位セル毎に書込みの制御を行うトランジ
スタTR3、TR4を備えていたが、第９図の実施例において
は、いくつかのメモリ単位セル毎（図示の例では２個
毎）に、ビット線放電用トランジスタ409、411及びビッ
ト線充電用トランジスタ410、412を備えたものである。

次に、第９図の動作を説明する。

まず、“0"を書込む場合すなわちビット線Ｂを放電する
には、“1"書込み制御線W1を駆動してトランジスタ41
0、412をオフとし、“0"書込み制御線W0を駆動してトラ
ンジスタ409、411をオンにすると共に、ワード線405〜4
08と部分書込み制御線Ｌとによって情報を記憶する手段
401〜404のうちから書込むべき手段を選択する。

逆に、“1"を書込む場合すなわちビット線Ｂを充電する
には、“0"書込み制御線W0を駆動してトランジスタ40
9、411をオフとし、“1"書込み制御線W1を駆動してトラ
ンジスタ410、412をオンにすると共に、ワード線405〜4
08と部分書込み制御線Ｌとによって情報を記憶する手段
401〜404のうちから書込むべき手段を選択する。

“0"書込み制御線W0及び“1"書込み制御線W1を駆動する
制御信号W0及びW1は、この場合にもアドレス・ストロー
ブ信号（▲▼）、（R/）及びデータ（DATA）とから、第11図に示すよう
に前記第10図と同じようにして生成される。なお、第11
図にはワード線Ｗ、部分書込み制御線Ｌ及びビット線Ｂ
に与える信号Ｗ、Ｌ及びＢについても示している。

上記のように第９図の装置においては、ビット線を介し
て高速で書込みを行うことが出来る。

また、上記の説明においては、情報を記憶する手段（メ
モリ単位セルに相当）が４個、ビット線を駆動する手段
が２組の例について説明したが、いかなる個数の情報を
記憶する手段、及びいかなる組数のビット線を駆動する
手段にも適用可能である。

〔発明の効果〕

以上、説明したように、本発明によれば、隣接した位置
にある一連の複数のメモリ単位セルへの１メモリ・サイ
クルでの情報の書込み、１本のワード線上の任意のビッ
ト線位置から連続した複数のビット情報の１メモリ・サ
イクルでの読出しを行うことが出来、また、外部回路な
しで複数個接続できるメモリ装置を実現することが出来
るので、以下に示す効果が得られる。

（１）２本のワード線及び２本のビット線で囲まれる矩
形領域、あるいは、１本のワード線上又は１本のビット
線上の一つの連続した領域への１メモリ・サイクルでの
情報の書込みを行なうに際して、この動作を著しく高速
に、しかも簡単に実現することが出来る。

（２）１本のワード線上の一つの任意のビット線位置か
ら連続した複数のビット情報の１メモリ・サイクルでの
読出しを行なうに際して、この動作を著しく高速に、し
かも簡単に実現することが出来る。

（３）この種のメモリ装置を複数個接続して記憶容量を
増加させるに際して、外部回路なしで容易に接続できる
ため、汎用化、経済化を図ることが出来る。

（４）画像処理、特にディスプレイ用ビットマップ・メ
モリ装置に本メモリ装置を使用した場合には、矩形領域
内の塗り潰し描画や、ビット線あるいはワード線に平行
した直線の描画等を、従来より大幅に高速化することが
出来る。

（５）ビット方向の複数のメモリ単位セルに同時に情報
を書込む場合に、書込み時間の増大を防止できるため、
高速メモリ装置を実現することが出来る。

【図面の簡単な説明】

第１図は本発明の全体の構成を示す一実施例図、第２図
は部分書込み機能付きメモリ単位セルの構成例図、第３
図は連続セレクタ回路の一実施例図、第４図は書込み回
路の一実施例図、第５図は連続マルチプレクサ回路の一
実施例図、第６図は複数連続セレクタ回路の一実施例、
第７図は第６図に用いた連続セレクタ回路の一実施例
図、第８図は高速書込みメモリ単位セルの一実施例図、
第９図は高速ビット線駆動回路の一実施例図、第10図及
び第11図は第８図及び第９図における信号波形図であ
る。〈符号の説明〉１〜16……メモリ単位セル 17……ワード線の連続セレクタ回路 18、19……活性化開始位置情報 20、21……活性化終了位置情報 22〜25……出力線 26〜29……ワード線駆動回路 30〜33……ワード線 34……部分書込み制御線の連続セレクタ回路 35、36……活性化開始位置情報 37、38……活性化終了位置情報 39〜42……出力線 43〜46……部分書込み制御線駆動回路 47〜50……部分書込み制御線 51〜54……ビット線

Claims

【特許請求の範囲】

【請求項１】情報を記憶する複数のメモリ単位セルをワ
ード方向とビット方向にアレイ状に配置し、また、ワー
ド方向にはワード線を配設し、ビット方向にはビット線
及び該ビット線と前記メモリ単位セル間の情報移動を行
なうか否かを制御する部分書込み制御線とを配設してな
るメモリ装置において、前記ワード線及び前記部分書込
み制御線を任意の位置から連続して複数本活性化する連
続セレクタ回路を備え、前記メモリ単位セルの複数個に
一斉書込みを可能にしたことを特徴とするメモリ装置。
【請求項２】前記連続セレクタ回路は、活性化する両端
の位置を指示するアドレスを入力し、該入力された２個
のアドレスで指示される範囲内の連続した線を活性化す
るように構成したものであることを特徴とする特許請求
の範囲第１項記載のメモリ装置。
【請求項３】前記連続セレクタ回路は、複数のメモリ装
置のそれぞれの位置するアドレス空間情報を認識する手
段と、前記アドレス空間情報と入力されたアドレスとを
比較する手段と、該比較する手段から得られた情報に応
じて前記複数のメモリ装置のうちの少なくとも一つを選
択して指定された範囲を活性化する手段とを備え、前記
メモリ装置を複数個接続可能にしたものであることを特
徴とする特許請求の範囲第１項または第２項記載のメモ
リ装置。
【請求項４】前記メモリ単位セルは、セル毎に情報書込
みを制御する手段と、該書込みを制御する手段を制御す
る制御線と、前記書込みを制御する手段に書込み電源を
供給する書込み電源線とを備え、前記制御線を駆動する
ことによってビット線を介さずに情報を書込むものであ
ることを特徴とする特許請求の範囲第１項記載のメモリ
装置。
【請求項５】前記メモリ単位セルは、メモリ単位セルに
接続されるビット線を駆動する手段を１または２以上の
メモリ単位セル毎に設け、かつ、前記ビット線を駆動す
る手段を制御する制御線と、前記ビット線を駆動する手
段に書込み電源を供給する書込み電源線とを備え、前記
制御線を駆動することによってビット線を介して情報を
書込むものであることを特徴とする特許請求の範囲第１
項記載のメモリ装置。