JPS61243545A - 多方向読み出し１方向書き込みメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の属する分野の説明 本発明は１方向からアドレス選択して１方向からデータ
を書き込むことができ、複数方向からのアドレス選択に
対してデータを読み出すことができるメモリセルに関す
るものである。

（２）従来の技術の説明 従来から提案されている単一方向アクセススタティック
メモリセルを第１０図に示す。

第１０図（Ａ）に示すように、メモリセル１は、２個の
入出力端子２，３を持つスタティックフリツブフロップ
４による情報保持手段と、例えばｎチャネルＭＩＳ形電
界効果トランジスタで構成されたトランジスタ５，６と
、ワード線７と、ビット線８，９とを有する。

この場合、ワード線７はメモリセルｌを選択する信号線
であり、ビット線８，９はメモリセル１への書き込みデ
ータ又はメモリセル１からの読み出しデータを転送する
信号線である。スタティックフリップフロップ４は４個
のトランジスタ１０〜１３から構成され、例えばトラン
ジスタ１．０，１．１はｎチャネルＭＩＳ形電界効果ト
ランジスタ、トランジスタ１２．１３はｐチャネルＭＩ
Ｓ形電界効果トランジスタである。トランジスタ１０，
１．１はその一端をそれぞれ入出力端子２，３に接続さ
れ、他端は共通に接地される。又、トランジスタ１２，
１．３はその一端をそれぞれ入出力端子２，３に接続さ
れ、他端は共通に電源端子１４に接続される。トランジ
スタｔｏ、１２のゲートは共通に入出力端子３に接続さ
れる。トランジスタ１１．１３のゲートは共通に入出力
端子２に接続される。スタティックフリップフロップ４
の入出力端子２はトランジスタ５を介してビット線８に
接続され、スタティックフリップフロップ４の入出力端
子３はトランジスタ６を介してピッ１へ線９に接続され
る。一方、トランジスタ５，６のゲートはワード線７に
共通に接続されている。

以上が従来から提案されている単一方向アクセスメモリ
セル１の構成である。

以下に単一方向アクセスメモリセル１の動作を説明する
。

〔データの書き込み〕

このような構成を有する従来のメモリセル１にデータを
書き込むには、書き込むデータと同相の電位をピッ１〜
線８に印加し、書き込むデータと逆相の電位をビット線
９に印加し、かつ、ワード線７を高電位にする。ワード
線７が高電位なので、トランジスタ５，６がオン状態と
なり、導通するので、ビット線８の電位と入出力端子２
の電位およびピッ１〜線９の電位と入出力端子３の電位
がそれぞれ等しくなり、かつ、入出力端子２の電位と入
出力端子３の電位とが異なる極性を持つ。そのため、ス
タティックフリップフロップ４のトランジスタ１０〜１
３のオン又はオフの状態が決定され、単一方向アクセス
メモリセル１にデータが書き込まれる。

〔データの保持〕

このデータを保持するにはワード線７を低電位とし、ト
ランジスタ５，６をオフ状態とすることで、入出力端子
２とビット線８との間および入出力端子３とビット線９
との間を非導通とし、フリップフロップ４とビット線８
，９とを切り離せばよい。

〔データの読み出し〕

データを読み出すには、ビット線８，９を等電位にプリ
チャージして高電位にした後に、ワード線７を高電位に
して、スタティックフリップフロップ４に書き込まれ維
持されている状態をビット線８に伝える。ここで、論理
値ｔｒ　１　ｕに高電位を、論理値（ｌ　０、１に低電
位を対応させる。スタティックフリップフロップ４の入
出力端子２に論理値ＬＬ　Ｉ　ＩＩが書き込まれている
場合、入出力端子２は高電位であるため、高電位となっ
ているビット線８の電位が変化しないことにより、論理
値゛′１”が読み出される。一方、スタティックフリッ
プフロップ４の入出力端子２に論理値″０″″が書き込
まれている場合、入出力端子２は低電位であるため、高
電位となっているビット線８の電位が引き下げられるこ
とにより、論理値１１０”が読み出される。

一方、入出力端子３に書き込まれている状態を同様にビ
ット線９から読み出せる。又、ビット線８．９の電位差
を検出することによっても、書き込まれている状態を読
み出せる。

」１記のメモリセルによってメモリ装置を構成する場合
には、第１０図（Ｂ）に示すように、メモリセル１をｍ
行ｎ列にｍ　Ｘ　ｎ個配列し、単一方向アクセスメモリ
装置１５を構成する。第ｊ　（ｉ＝１゜２、・・、ｍ）
のワード線７に対応してアドレスＷＸｉを選択し、ｒ３
Ｙ］、、ＢＹ２．−、ＢＹｎで示すビット線８を介すか
、又はＢＹＩ’、ＢＹ２’。

・・・、ＢＹｎ’で示すビット線９を介してメモリセル
１であるＣｉｌ、Ｃｕ２．・・・、Ｃｉｎのデータをそ
れぞれ読み書きする。

（３）発明が解決しようとする問題点 画像認識や文字認識などの分野においては、煩雑な処理
または大量のハードウェアの付加が必要となる。

例えば、文字認識においては、第１１図（Ａ）に示すよ
うに、１個の文字データ１６をＸ軸方向（横方向）、斜
め右上方向、斜め左上方向、Ｙ軸方向（縦方向）の４方
向に走査することが必要となり、煩雑な処理または大量
のハードウェアの付加を必要とする。

第１０図に示したメモリ装置において、ｍ＝７゜ｎ＝５
としたバタンメモリ装置へ文字ＩＩ　Ｆ　ＩＩを書き込
んだ場合を第１１図（Ｂ）に示す。この場合は、７ワー
ド×５ビツトの単一方向アクセスメモリ装置１７が用い
られる。第１１図（Ｂ）中のアドレスＷＸＩ−ＷＸ７、
ビット線ＢＹＩ−ＢＹ５は、第１０図と同一の趣旨で用
いられる。

」１記の装置において、Ｘ軸方向にデータを走査する場
合には、選択方向がメモリ装置１７のワード線の方向と
一致するので、１一度のアドレス選択で、Ｘ軸方向の１
ワ一ド分のデータの読み出しができる。

また、斜め右上方向にデータを走査する場合、例えば、
第１１図（Ｂ）のＲ線上の５ビットのデータを読み出す
には、アドレスＷＸ７でビット線Ｂ　Ｙ　１、アドレス
ＷＸ６でビット線ＢＹ２、アドレスＷＸ、５でビット線
ＢＹ３、アドレスＷ　Ｘ　４でビット線ＢＹ４、　アド
レスＷＸ３でビット線ＢＹ５の各データを順次読み出す
ことになる。従って、この場合、斜め右」二方向に］回
走査するのにピッｈ数分である５回の選択が必要となる
。

また、斜め左」〕方向にデータを走査する場合、例えば
、第１１図（Ｂ）のＬ線」−の５ビツトのデータを読み
出すには、アドレスＷＸ、７でビット線ＢＹ５、アドレ
スＷＸ、６でビット線ＢＹ４、アドレスＷＸ５でピッｌ
−線Ｔ３Ｙ３、アドレスＷＸ、４でビット線ＢＹ２、　
アドレスＷＸ、３でビット線ＢＹｌの各データを順次読
み出すことになる。従って、この場合、斜め左上方向に
１回走査するのにビット数分である５回の選択が必要と
なる。

また、Ｙ軸方向にデータを走査する場合には、走査すべ
き特定のビット線について、アドレスＷＸＩ〜ＷＸ７ま
で順次読み出す。従って、Ｙ方向に１回走査するのに、
７回の選択が必要となる。

以上のことから、一般にｍ行ｎ列の単一方向アクセスメ
モリ装置では、ワード線と異なる方向に１回走査するの
に、最悪ｍ回の選択が必要となる。

第１２図は、第１１図の例に見られる走査時間の増加を
短縮するために、走査方向別に、専用のバタンメモリ装
置を備えた例である。第１２図（Ａ）に示す７行５列の
メモリ装置１８はＸ軸方向用のメモリ装置である。第１
２図（Ｂ）に示す１１行５列のメモリ装置１９は斜め右
上方向用のメモリ装置である。

第１２図（Ｃ）に示す１１行５列のメモリ装置２０は斜
め左上方向用のメモリ装置である。第１２図（Ｄ）に示
す５行７列のメモリ装置２１はＹ軸方向用のメモリ装置
である。

ここで、各方向のデータの走査は、各メモリ装置へのア
ドレス選択１回の読み出しによりできるが、そのために
は、あらかじめ文字データを走査方向に応じて第１２図
に示すように配置し直して各メモリ装置に書き込んでお
く操作が加わり、かつ４倍以」二のメモリ装置が必要と
なる。なお、第１２図中のＸ印は、未使用のメモリセル
を示す。

以」二述べた様に、従来の単一方向アクセスメモリ装置
を用いて、メモリ装置固有のワード線の方向と異なる方
向へデータを走査しようとすると、メモリ装置への選択
回数は、走査するビット数に等しい回数だけ必要となり
、メモリ装置へのアクセス時間が膨大となる欠点があっ
た。又、メモリ装置への選択回数を増加させないために
は、走査方向別に、データをあらかじめ再配置して格納
しておくメモリ装置が必要となり、付加ハードウェア量
が増大するだけでなく、付加したメモリ装置のそれぞれ
に対応する走査方向のデータがメモリ装置への１−回の
選択で読み出せるように、あらかじめ再配置して書き込
んでおく煩雑な操作も必要になるという欠点があった。

本発明はこれらの欠点を解決するために複数方向からデ
ータの読み出しが可能なメモリセルを実現することを目
的とするものである。

（４）問題を解決するための手段 上記の目的を達成するため本発明においては、Ｋ個（Ｋ
≧１．整数）のトランジスタと、Ｋ本のワード線と、Ｍ
本（Ｋ≧Ｍ≧０．整数）のビット線を従来の単一方向ア
クセスメモリセルに付加し、Ｋ＋１方向のワード線でア
ドレス選択し、Ｍ＋１方向のビット線からデータの読み
出しができるように構成することにより、多方向アドレ
ス選択が可能なメモリセルを実現している。これらメモ
リセルの複数個をアレイ状に配置すると、Ｋ＋１方向の
ワード線で決められるメモリセルの並びをアドレス選択
し、Ｍ＋１方向のビット線からデータを読み出しできる
ことを特徴とするメモリ装置を実現することができる。

また、本発明の他の構成においては、Ｋ＋１個（Ｋ２Ｏ
，整数）個のトランジスタと、Ｋ本のワ一ド線と、Ｍ本
（Ｋ≧Ｍ≧Ｏ２整数）のビット線を従来の単一方向アク
セスメモリセルに付加し、Ｋ、＋１本のワード線又はト
ランジスタのゲートが接続されている１本のビット線で
アドレス選択でき、ビット線の機能も兼ね備えるワード
線又はＭ＋２本のビット線からデータの読み出しができ
るように構成することにより、多方向アドレス選択が可
能なメモリセルを実現している。これらメモリセルの複
数個をアレイ状に配置すると、に＋２方向へメモリセル
の並びをアドレス選択し、Ｍ＋２方向からデータを読み
出せるメモリ装置を実現できる。又、Ｍ＋１方向へのア
ドレス選択を行って、Ｍ＋１方向のビット線から同時読
み出しを行うこともできる。

（５）発明の構成および作用の説明 以下図面に基づいて本発明の詳細な説明する。

〔第１の発明〕 第１図に本願第１の発明の第１の実施例を示す。

メモリセル３０は、２個の入出力端子２，３を持つスタ
ティックフリップフロップ４による情報保持手段と、例
えばｎチャネルＭＩＳ形電界効果トランジスタで構成さ
れた３個のトランジスタ５゜６．３１と、２本のワード
線７，３２と、３本のビット線８，９．３３とを有する
。

スタティックフリップフロップ４は、２個の入出力端子
２，３を持ち、内部は第１０図と同様の回路構成を有す
る。第１−のトランジスタ５と第２のトランジスタ６の
ゲートは、共通に第１のワード線７に接続されている。

又、第３のトランジスタ３１のゲートは、第２のワード
線３２に接続されている。スタティックフリップフロッ
プ４の第１の入出力端子２は、第１のトランジスタ５を
介して第１のビット線８に接続されている。又、第１の
入出力端子２は、第３のトランジスタ３１を介して第３
のビット線３３にも接続されている。一方、スタティッ
クフリップフロップ４の第２の入出力端子３は、第２の
トランジスタ６を介して第２のビット線９に接続されて
いる。

以上がメモリセル３０の構成である。

以下にメモリセル３０の動作を説明する。

〔データの書き込み〕

このような構成を有するメモリセル３０において、書き
込むデータと同相の電位を第１のビット線８に印加し、
書き込むデータと逆相の電位を第２のビット線９に印加
し、第１のワード線７を高電位にする。この様にすると
、第１のワード線７に制御される第１のトランジスタ５
と第２のトランジスタ６とがオン状態となり、導通する
。このため、第１のビット線８の電位と第１の入出力端
子２の電位とが同電位となる。又、第２のビット線９の
電位と第２の入出力端子３の電位とが同電位となる。こ
の様にして、スタティックフリップフロップ４の２個の
入出力端子２，３にそれぞれ書き込むデータに対して同
相と逆相の電位が印加されるので、これに伴いスタティ
ックフリップフロップ４内のオンオフ状態が遷移し、デ
ータを書き込むことができる。

〔データの保持〕

このデータを保持するにはワード線７，３２の両方を低
電位とし、２個の入出力端子２，３を両方ともハイイン
ピーダンス状態とすることで、スタティックフリップフ
ロップ４の状態を維持する。

〔データの読み出し〕

横方向アクセス 第１のビット線８と第２のビット線９を等しい電位にプ
リチャージして高電位にした後に、第１のワード線７を
高電位にして、スタティックフリップフロップ４に保持
された状態を第１のビット線８と第２のピッ１〜線９に
伝え、これらのビット線８．９の電位差を検出すること
によって、データを読み出すことができる。

又、同様にビット線８．９を等電位にプリチャージし高
電位にした後、第１のワード線７を高電位にして、第１
−の入出力端子２の電位が伝わる第１のビット線８の電
位変化を検出することによっても、データを読み出すこ
とができる。

又、同様にビット線８，９を等電位にプリチャージし高
電位にした後、第］のワード線７を高電位にして、第２
の入出力端子３の電位が伝わる第２のビット線９の電位
変化を検出することによっでも、データを読み出すこと
ができる。

縦方向アクセス 縦方向にアクセスしてデータを読み出すには、第３のビ
ット線３３をプリチャージして高電位にした後に、第２
のワード線３２を高電位にし、第３のビット線３３の電
位変化を検出して、データを読み出す。

直交同時アクセス 第１のワード線７と第１のビット線８又は第２のビット
線９との組合わせによる読み出し動作と、第２のワード
線３２と第３のビット線３３との組合わせによる読み出
し動作とを同時に行うことができる。例えば、ビット線
８，９．３３を高電位にプリチャージし等電位にした後
に、第１−のツー１−線７により横方向にアクセスして
、第１のビット線８と第２のビット線９からデータを読
み出す。これと同時に、第２のワード線３２により縦方
向にアクセスして、第３のビット線３３からデータを読
み出す。この様に、同時に２方向からアクセスが可能と
なる。

以」二、２方向からのデータ読み出しが同等に行える２
方向アクセススタテイツクメモリセルを構成することが
できる。

第２図は、第１図に示したメモリセル３０をｍ行ｎ列に
（ｍ　Ｘ　ｎ　）個配列し、信号線７，８，９゜３２、
３３は隣接する縦横のメモリセルとそれぞれ共有して配
線された２方向アクセススタテイツクメモリ装置３４の
概念図である。

２方向アクセススタテイツクメモリ装置３４を構成する
のに必要なアドレス回路１．信号線駆動回路等は従来の
スタティックメモリ装置に用いられている回路と同様の
回路が使用出来るので、第２図ではそれらをすべて省略
しである。

第２図において、第１のワード線７は横方向にアクセス
するとき選択され、それぞれアドレスＷＸ１．ＷＸ２．
−．ＷＸｍを与えられ、第１のピッ１へ線８はビット線
ＢＹｉ、ＢＹ２．・・・。

ＢＹｎ及び第２のビット線９はピッ１〜線ＢＹｉ’。

ＢＹ２’、・・・、ＢＹｎ’を介してデータの読み書き
を行う。又、第２のワード線３２は縦方向にアクセスす
るとき選択され、それぞれアドレスｗｙｉ。

ＷＹ２．・・・、ＷＹｎを与えられ、第３のビット線３
３はビット線ＢＸＩ　、ＢＸ２．−、ＢＸｍを介して読
み出しを行う。

以下にメモリ装置３４の動作を説明する。

〔データの書き込み〕

メモリセルＣＩｊ（１”１，２＋　”’＋　ｍ　　−］
””■。

２、・・・ｔｎ）にデータを書き込む場合、アドレスＷ
Ｘｊの第１のワード線７を高電位とし、その他のアドレ
スのワード線７，３２を低電位とし、書き込むデータと
同相の電位を第１のビット線８のＢＹＪに印加し、書き
込むデータと逆相の電位を第２のビット線９のＢＹｊ’
に印加する。

〔データの読み出し〕

横方向アクセス メモリ装置３４から、データを横方向にアクセスし読み
出す方法は、アドレスＷＸｉ　（ｉ＝１．２゜・・・、
ｍ）で指定される第１のワード線７を高電位とし、ＷＸ
ｊ以外のアドレスを持つ第１のワード線７を低電位とし
、あらかじめプリチャージされ＝１９− ている第１のビット線８と第２のビット線９から、メモ
リセルＣｉｌ、Ｃｉ２．・・・、Ｃｉｎのデータを読み
出す。

縦方向アクセス アドレスＷＹｊ（ｊ−１，２，・・・ｔｎ）で指定され
る第２のワード線３２を高電位とし、ＷＹｊ以外のアド
レスを持つ第２のワード線３２を低電位とし、あらかじ
めプリチャージされていた第３のビット線３３から、メ
モリセルＣ１ｊ、Ｃ２ｊ、・・・。

Ｃｍｊのデータを読み出す。

同時２方向アクセス データを横方向にアクセスすると同時に、縦方向にアク
セスし、２方向から読み出すこともできる。例えば、ア
ドレスＷＸｉで指定される第１−のワード線７を高電位
とし、これ以外のアドレスを持つ第１のワード線７を低
電位とし、あらかじめプリチャージされていた第１のビ
ット線８と第２のビット線９から、メモリセルＣｉｌ、
Ｃｉ２．・・・。

Ｃｊｎのデータを読み出す。これと同時に、アドレスＷ
Ｙｊで指定される第２のワード線３２を高電位−２０＝ とし、これ以外のアドレスを持つ第２のワード線３２を
低電位とし、あらかじめプリチャージされていた第３の
ビット線３３から、メモリセルＣ１ｊ。

Ｃ２ｊ、・・・、Ｃｍｊに蓄えられたデータを読み出す
。

この様にして従来の単一方向アクセスメモリ装置では不
可能であったデータ読み出しを２方向から同等に行える
２方向アクセススタテイツクメモリ装置を２方向アクセ
ススタテイツクメモリセル３０によって実現できる。

第３図に本願第１の発明の第２の実施例を示す。

メモリセル３５は、本願第１の発明の第１の実施例であ
るメモリセル３０に、例えばｎチャネルＭＴＳ形電界効
果トランジスタで構成された２個のトランジスタ３６．
３７と、２本のワード線３８．３９とを付加して構成さ
れる。

スタティックフリップフロップ４．２個の入出力端子２
，３、トランジスタ５，６，３１、ワード線７，３２、
ビット線８，９．３３は、前記第１図のメモリセル３０
と同一の接続関係を有する。スタティックフリップフロ
ップ４の第２の入出力端子３は、第４のトランジスタ３
６を介して第２のビット線９に接続されている。又、ス
タティックフリップフロップ４の第１の入出力端子２は
、第５のトランジスタ３７を介して第３のビット線３３
に接続されている。

以上がメモリセル３５の構成である。

以下にメモリセル３５の動作を説明する。

〔データの書き込み〕

このような構成を有するメモリセル３５ヘデータを書き
込む方法は、前記のメモリセル３０と同様に行われる。

〔データの保持〕

このデータを保持するにはワード線７　、３２．３８゜
３９すべてを低電位とし、２個の入出力端子２，３を両
方ともハイインピーダンス状態とすることで、スタティ
ックフリップフロップ４の状態を維持する。

〔データの読み出し〕

横方向アクセス 前記のメモリセル３０と同様にデータを読み出す。

縦方向アクセス 前記のメモリセル３０と同様にデータを読み出す。

斜め右」二方向アクセス ビット線９をプリチャージし高電位にした後に、斜め右
」二方向に走る第３のワード線３８を高電位にし、第２
のビット線９の電位の変化から、書き込まれたデータと
逆相の電位を読み出す。

斜め左上方向アクセス 第３のビット線３３をプリチャージし高電位にした後に
、斜め左上方向に走る第４のワード線３９を高電位にし
、第３のビット線３３の電位の変化から、書き込まれた
データと同相の電位を読み出す。

同時アクセス 第１のワード線７又は第３のワード線３８と第２のビッ
ト線９との組み合わせによる読み出し動作と、第２のワ
ード線３２又は第４のワード線３９と第３のビット線３
３との組み合わせによる読み出し動作とは同時に行うこ
とができる。そのため例えば、ビット線８，９．３３を
高電位にプリチャージし、等電位にした後に、第１のワ
ード線７により横方向アクセスすると同時に、第２のワ
ード線３２により縦方向アクセスできる。又、ビット線
９，３３を等しく高電位にプリチャージした後に、第３
のワード線３８により斜め右上方向アクセスすると同時
に、第４のワード線３９により斜め左上方向アクセスで
きる。又、ビット線９，３３を等しく高電位にプリチャ
ージした後に、第３のワード線３３により斜め右上方向
アクセスすると同時に、第２のワード線３２により縦方
向アクセスできる。又、ビット線８，９．３３を等しく
高電位にプリチャージし、第１のワード線７により横方
向アクセスすると同時に、第４のワード線３９により斜
め左上方向アクセスできる。

以上の構成により、４方向からデータの読み出しが同等
に行える４方向アクセススタテイツクメモリセルを構成
することができる。

第４図は、第３図に示したメモリセル３５をｍ行ｎ列に
（ｍＸｎ）個配列し、信号線７，８，９゜３２、３３．
３８．３９は隣接する縦横のメモリセルとそれぞれ共有
配線した４方向アクセススタティックメモリ装置４０の
概念図である。

４方向アクセススタテイツクメモリ装置４ｏを構成する
のに必要なアドレス回路、信号線駆動回路等は従来のス
タティックメモリ装置に用いられている回路と同様の回
路が使用できるので、第４図ではそれらをすべて省略し
である。

第４図において、第１のワード線７のアドレスＷＸ　１
　、　ＷＸ　２　、−、　ＷＸ、ｍ、第１のビット線８
のＢＹＩ、ＢＹ２．−、ＢＹｎ、第２のビット線９のＢ
ＹＩ’、ＢＹ２’、　・・・、ＢＹｎ’、第２のワード
線３２のアドレスＷＹ　１　、　ＷＹ　２　、−＝、　
ＷＹｎ、第３のビット線３３（７）ＢＸｌ、ＢＸ２．−
、ＢＸｍは前記第２図のメモリ装置３４と同様に用いら
れる。

一方、第３のワード線３８はアドレスＷＲＩ。

Ｗ　Ｒ２、−、Ｗ　Ｒ（ｍ＋ｎ−１）が与えられ斜め右
−上方面にアクセスするとき選択され、第４のワード線
３９はアドレスｗｒ、１　、ＷＬ２．　・　、ＷＬ（ｍ
＋ｎ−１）が与えられ斜め左上方向にアクセスするとき
選択される。

以下にメモリ装置４０の動作を説明する。

〔データの書き込み〕

メモリセルＣｊ、ｊ　（ｉ＝１．２．−、ｍ　　ｊ＝１
゜２、・・・、ｎ）にデータを書き込む場合、前記第２
図のメモリ装置３４と同様にアドレスＷＸｊの第１のワ
ード線７を高電位とし、その他のアドレスのワード線７
　、３２．３８．３９を低電位とし、書き込むデータと
同相の電位を第１のビット線８のＢＹｊに印加し、書き
込むデータと逆相の電位を第２のビット線９のＢＹｊ’
に印加する。

〔データの読み出し〕

横方向アクセス 前記のメモリ装置３４と同様にデータを読み出す。

縦方向アクセス 前記のメモリ装置３４と同様にデータを読み出す。

斜め右上方向アクセス アドレスＷＲ，ｊ（ｊ、　＝　１　、２　、−　、　ｍ
＋ｎ−１）で指定される第３のワード線３８を高電位と
し、これ以外のアドレスの第３のワード線３８およびす
べての第１のワード線７を低電位とし、あらかじめプリ
チャージされている第２のビット線９から、該当するメ
モリセルのデータを読み出す。

斜め左上方向アクセス アドレスＷＬｊ　（ｊ：＝　］　、　２　、−、　ｍ＋
ｎ−１）で指定される第４のワード線３９を高電位とし
、これ以外のアドレスの第４のワード線３９およびすべ
ての第２のワード線３２を低電位とし、あらかじめプリ
チャージされている第３のビット線３３から、該当する
メモリセルのデータを読み出す。

同時アクセス 第１のワード線７又は第３のワード線３８と第２のビッ
ト線９との組み合わせによる読み出し動作と、第２のワ
ード線３２又は第４のワード線３９と第３のビット線３
３との組み合わせによる読み出し動作とを同時に行うこ
とができる。例えば、第１のワード線７により横方向ア
クセスすると同時に、第２のワード線３２により縦方向
アクセスできる。

又、第３のワード線３８により斜め右上方向アクセスす
ると同時に、第４のワード線３９により斜め左」二方向
アクセスできる。又、第３のワード線３８により斜め右
上方向アクセスすると同時に、第２のワード線３２によ
り縦方向アクセスできる。又、第１のワード線７により
横方向アクセスすると同時に、第４のワード線３９によ
り斜め左−に方向アクセスできる。

以上、４方向からデータの読み出しが同等に行える４方
向アクセススタテイツクメモリ装置を４方向アクセスス
タテイツクメモリセル３５により構成することができる
。

この様にして従来の単一方向アクセスメモリ装置では不
可能であったデータ読み出しを４方向から同等に行える
４方向アクセススタテイツクメモリ装置を実現できる。

以上、本願筒１の発明による第１の実施例では、２ワ一
ド線３ビツト線式の２方向アドレス選択２方向データ読
み出し可能メモリセルの場合、第２の実施例では、４ワ
一ド線３ビツト線式の４方向アドレス選択２方向データ
読み出し可能メモリセルの場合を示した。

これらの実施例に示すように、Ｋ個（Ｋ≧１−２整数）
のトランジスタと、Ｋ本のワード線と、Ｍ２８一 本（Ｋ≧Ｍ≧Ｏ２整数）のビット線を従来の単一方向ア
クセスメモリセルに付加し、Ｋ＋１方向のワード線でア
ドレス選択し、Ｍ＋１方向のビット線からデータの読み
出しができる多方向アドレス選択が可能なメモリセルを
構成でき、これらメモリセルの複数個をアレイ状に配置
すると、Ｋ＋１方向のワード線で決められるメモリセル
の並びをアドレス選択し、Ｍ＋１方向のビット線からデ
ータを読み出しできることを特徴とするメモリ装置を実
現できる。

〔第２の発明〕 第５図に本願筒２の発明の第１の実施例を示す。

メモリセル５０は、２個の入出力端子２，３を持つスタ
ティックフリップフロップ４による情報保持手段と、例
えばｎチャネルＭＩＳ形電界効果トランジスタで構成さ
れた３個のトランジスタ５゜６．５１と、１本のワード
線７と、２本のビット線８．９とを有する。

スタティックフリップフロップ４は、２個の入出力端子
２，３を持ち、内部は前記第１０図と同様の回路構成を
有する。第１のトランジスタ５と第２のトランジスタ６
のゲートは、共通にワード線７に接続されている。又、
第３のトランジスタ５１のゲートは、第１のビット線８
に接続されている。

スタティックフリップフロップ４の第１の入出力端子２
は、第１の１〜ランジスタ５を介して第１のビット線８
に接続されている。それと同時に、第１の入出力端子２
は、第３のトランジスタ５１を介してワード線７に接続
されている。又、スタティックフリップフロップ４の第
２の入出力端子３は、第２のトランジスタ６を介して第
２のビット線９に接続されている。

以上がメモリセル５０の構成である。

以下にメモリセル５０の動作を説明する。

〔データの書込み〕

このような構成を有するメモリセル５０へ、書き込むデ
ータと同相の電位を第１のビット線８に印加し、書き込
むデータと逆相の電位を第２のビット線９に印加し、ワ
ード線７を高電位にする。この様にすると、ワード線７
に制御される第１のトランジスタ５と第２のトランジス
タ６とがオン状態となり、導通する。このため、第１の
ビット線８の電位と第１の入出力端子２の電位とが同電
位となる。又、第２のビット線９の電位と第２の入出力
端子３の電位とが同電位となる。この様にして、スタテ
ィックフリップフロップ４の２個の入出力端子２，３に
それぞれ書き込むデータに対して同相と逆相の電位が印
加されるので、これに伴いスタティックフリップフロッ
プ内のオンオフ状態が遷移し、データを書き込むことが
できる。

ここで、書き込むデータにより第１のビット線８の電位
が変化し、第１ビツト線８に制御される第３の１−ラン
ジスタ５１のオンオフ状態が遷移するので、第１の入出
力端子２には、第１のトランジスタ５を経由する書き込
み経路の他に、第３のトランジスタ５１を経由する経路
が生じることがある。

しかし、以下に述べる理由から書き込みに矛盾は生じな
い。すなわち、書き込むデータが１１１７１の場合、第
１のビット線８は高電位となり、第３のトランジスタ５
１は導通する。この結果、第１の入出力端子２には、ワ
ード線７の電位が新たに印加されるが、第１のビット線
８と同じ高電位を持つので、矛盾しない。又、書き込む
データが（ｌ　０、１の場合、第１のビット線８は低電
位となり、第３のトランジスタ５１は非導通である。従
って、第１のトランジスタ５を介する第１のビット線の
電位だけが第１の入出力端子２に印加され矛盾しない。

〔データの保持〕

このデータを保持するにはワード線７と第１のビット線
８との両方を低電位とし、２個の入出力端子２，３を両
方ともハイインピーダンス状態とすることで、スタティ
ックフリップフロップ４の状態を維持する。

〔データの読み出し〕

横方向アクセス 第１のビット線８と第２のビット線９を等電位にディス
チャージして低電位にした後に、ワード線７を高電位に
して、スタティックフリップフロップ４に保持された状
態を第１のビット線８と第２のビット線９に伝え、これ
らのビット線８，９−３２＝ の電位差を検出することによって、データを読み出すこ
とができる。

又、同様にビット線８，９を等電位にディスチャージし
低電位にした後、ワード線７を高電位にして、第１の入
出力端子２の電位が伝わる第１のビット線８の電位の変
化を検出することによっても、データを読み出すことが
できる。

又、同様にピッ１へ線８，９を等電位にディスチャージ
し低電位にした後、ワード線７を高電位にして、第２の
入出力端子３の電位が伝わる第２のビット線９の電位の
変化を検出することによっても、データを読み出すこと
ができる。

以」二のアクセスでは、本願筒１の発明とは異なり、ワ
ード線を高電位にする前に、ビット線をディスチャージ
する。これは、仮に第１のビット線８をプリチャージす
れば、第３のトランジスタ５１がオンし、第１の入出力
端子２にワード線７の高電位が印加され、フリップフロ
ップ４に書き込まれた状態を保持できない可能性が生じ
るからである。

縦方向アクセス 縦方向にアクセスしてデータを読み出すには、第２のビ
ット線９を低電位にした状態で、ワード線７をディスチ
ャージして低電位にした後、第１のビット線８を高電位
にし、ワード線７の電位の変化を検出して、データを読
み出す。

ここで、第２のビット線９を低電位にするのは以下の理
由による。仮に第１の入出力端子２に１”が書き込まれ
ている場合、ワード線７がディスチャージ後に電位が上
がり、第２のトランジスタが導通してしまうが、第２の
ビット線９を低電位にしであるため、第２の入出力端子
３に“０″が書き込まれ、データを保持したままデータ
を読み出すことができる。

以上、２方向からデータの読み出しが同等に行える２方
向アクセススタテイツクメモリセルを構成できる。

第６図は、第５図に示したメモリセル５０をｍ行ｎ列に
（ｍＸｎ）個配列し、信号線７，８．９は隣接する縦横
のメモリセルとそれぞれ共有して配　−線された２方向
アクセススタテイツクメモリ装置５２の概念図である。

２方向アクセススタテイツクメモリ装置５２を構成する
のに必要なアドレス回路、信号線駆動回路等は従来のス
タティックメモリ装　　　　　　パ装置に用いられてい
る回路と同様の回路が使用できるので、第６図ではそれ
らをすべて省略しである。

ワード線７は横方向にアクセスするとき選択され、それ
ぞれアドレスＷＸＩ、ＷＸ２．・・・。

ＷＸｍを与えられ、第１のビット線８はビット線ＢＹＩ
、ＢＹ２．−．ＢＹｎおよび第２のビット線９はピッ１
〜線ＢＹＩ’、ＢＹ２’、−、ＢＹｎ’を介してデータ
の読み書きを行う。又、第１のビット線８は縦方向にア
クセスするとき選択され、それぞれアドレスＷＹ　１　
、　ＷＹ　２　、　・・・、　ＷＹｎ（ｗｙｊ＝Ｂｙｊ
、ｊ＝１＊−ｔ　ｎ）を持ち、ワード線７はＢＸＩ、Ｂ
Ｘ２．−、ＢＸ＋ｎ　（ＢＸｉ＝ＷＸｊ　、　ｉ　＝　
１　、・・・、ｍ）で示すビット線の機能を兼ね備えて
いる。

以下にメモリ装置５２の動作を説明する。

〔データの書込み〕

メモリセルＣｉｊ　（ｊ＝１．２．・・・、ｍｊ＝１゜
２、・・・＋　ｎ）にデータを書き込む場合、アドレス
ＷＸｉのワード線７を高電位とし、その他のアドレスの
ワード線７を低電位とし、書き込むデータと同相の電位
を第１のビット線８のＢＹｊに印加し、書き込むデータ
と逆相の電位を第２のビット線９のＢＹｊ’に印加する
。

〔データの読み出し〕

横方向アクセス メモリ装置５２から、データを横方向にアクセスし読み
出す方法は、アドレスＷＸｉ　（ｉ　＝１．２゜・・・
、ｍ）で指定されるワード線７を高電位とし、これ以外
のアドレスのワード線７を低電位とし、あらかじめディ
スチャージされている第１のビット線８と第２のビット
線９から、メモリセルＣｉｌ、Ｃｊ、２．−．Ｃｉｎの
データを読み出す。

縦方向アクセス 第２のビット線９をすべて低電位にした状態で、アドレ
スＷＹｊ　（ｊ＝１．２．・・・ｔｎ）で指定される第
１のビット線８を高電位とし、これ以外のアドレスの第
１のビット線８を低電位とし、あらかじめディスチャー
ジされていたワード線７から、メモリセルＣ１ｊ＋　Ｃ
２ｊ　ｐ・・・、Ｃｍｊのデータを読み出す。

この様にして従来の単一方向アクセスメモリ装置では不
可能であったデータ読み出しを２方向から同等に行える
２方向アクセススタテイツクメモリ装置を２方向アクセ
ススタテイツクメモリセル５０によって実現できる。

第７図に本願筒２の発明の第２の実施例を示す。

メモリセル６０は、前記第５図のメモリセル５０に、例
えばｎチャネルＭＩＳ形電界効果トランジスタで構成さ
れた２個のトランジスタ６１．６２と、２本のワード線
６３．６４とを付加して構成されるスタティックフリッ
プフロップ４．２個の入出力端子２゜３．１〜ランジス
タ５，６，５１、第１のワード線７、ビット線８，９は
前記のメモリセル５０と同様の接続関係を有する。

第４のトランジスタ６】のゲートは、第２のワード線６
３に接続されている。又、第５のトランジスタ６２のゲ
ートは、第３のワード線６４に接続されている。スタテ
ィックフリップフロップ４の第１の入出力端子２は、第
５のトランジスタ６２を介してワード線７に接続されて
いる。又、スタティックフリップフロップ４の第２の入
出力端子３は、第４のトランジスタ６１を介して第２の
ビット線９に接続されている。

以上がメモリセル６０の構成である。

以下にメモリセル６０の動作を説明する。

〔データの書き込み〕

このような構成を有するメモリセル６０へ、書き込むデ
ータと同相の電位を第１のビット線８に印加し、書き込
むデータと逆相の電位を第２のビット線９に印加し、第
１のワード線７を高電位にする。この様にすると、ワー
ド線７に制御される第１のトランジスタ５と第２のトラ
ンジスタ６とがオン状態となり、導通する。このため、
第１のビット線８の電位と第１の入出力端子２の電位と
が同電位となる。又、第２のビット線９の電位と第２の
入出力端子３の電位とが同電位となる。この様にして、
スタティックフリップフロップ４の２個の入出力端子２
，３にそれぞれ書き込むデータに対して同相と逆相の電
位が印加されるので、これに伴いスタティックフリップ
フロップ内のオンオフ状態が遷移し、データを書き込む
ことができる。

〔データの保持〕

このデータを保持するにはワード線７，６３．６４と第
１のビット線８とのすべてを低電位とし、２個の入出力
端子２，３を両方ともハイインピーダンス状態とするこ
とで、スタティックフリップフロップ４の状態を維持す
る。

〔データの読み出し〕

横方向アクセス 前記のメモリセル５０と同様にデータを読み出す。

但し、ワード線６３．６４は低電位にしておく。

縦方向アクセス 前記のメモリセル５０と同様にデータを読み出す。

但し、ワード線６３．６４は低電位にしておく。

斜め右上方向アクセス ワード線７を低電位とした状態で、第２のワード線６３
を高電位とし、第２のビット線９の電位変化を検出して
、データを読み出す。

斜め左上方向アクセス 第１のビット線８を低電位とした状態で、第３のワード
線６４を高電位とし、第１のワード線７の電位変化を検
出して、データを読み出す。

以上の構成により、４方向からデータの読み出しが同等
に行える４方向アクセススタテイツクメモリセルを構成
することができる。

第８図は、第７図に示したメモリセル６０をｍ行ｎ列に
（ｍＸｎ）個配列し、信号線７，８，９゜６３、６４は
隣接する縦横のメモリセルとそれぞれ共有配線した４方
向アクセススタテイツクメモリ装置６５の概念図である
。４方向アクセススタテイツクメモリ装置６５を構成す
るのに必要なアドレス回路、信号線駆動回路等は従来の
スタティックメモリ装置に用いられている回路と同様の
回路が使用できるので、第８図ではそれらをすべて省略
してある。

第１のワード線７のアドレスＷＸＩ、ＷＸ２゜−、ＷＸ
ｍ、第１のビット線８のＢＹｉ、、ＢＹ２゜−、ＢＹｎ
、第２のビット線９のＢＹＥ、’。

Ｂ　Ｙ　２’、　−、Ｂ　Ｙｎ’、第１のビット線８に
よるアドレスＷＹ　１．　、　ＷＹ　２、−、　ＷＹｎ
、第１のワード線７によるＢＸｌ、ＢＸ２．−、ＢＸｍ
は前記第６図のメモリ装置５２と同様に用いられる。一
方、第２のワード線６３にアドレスＷＲＩ、ＷＲ２゜・
・・＋　Ｗ　Ｒ（ｍ＋ｎ−１）が与えられ斜め右上方向
にアクセスするとき選択され、第３のワード線６４にア
ドレスＷＴ、　１　、　ＷＬ　２　、−、　ＷＴ、（ｍ
＋ｎ−１）が与えられ斜め左上方向にアクセスするとき
選択される。

以下にメモリ装置６５の動作を説明する。

〔データの書き込み〕

メモリセルＣｊｊ（ｊ＝１．　Ｈ２、・・・ｒｍ　　ｊ
＝ｌ。

２、・・・ｔｎ）にデータを書き込む場合、前記のメモ
リ装置５２と同様にアドレスＷＸｉの第１のワード線７
を高電位とし、その他のアドレスのワード線７．ｆｉ３
，６４及びビット線８を低電位とし、書き込むデータと
同相の電位を第１のピッ１〜線８のＢＹｊに印加し、書
き込むデータと逆相の電位を第２のビット線９ＢＹｊ’
に印加する。

〔データの読み出し〕

横方向アクセス 前記のメモリ装置５２と同様にデータを読み出す。

但し、該当するアドレス以外のワード線は低電位にする
。

縦方向アクセス 前記のメモリ装置５２と同様にデータを読み出す。

但し、該当するアドレス以外のワード線は低電位にする
。

斜め右上方向アクセス アドレスＷＲ１（ｉ＝１，２．・・・９ｍ＋ｎ−１）で
指定される第２のワード線６３を高電位とし、これ以外
のアドレスの第２のワード線６３およびすべての第１の
ワード線７を低電位とし、あらかじめディスチャージさ
れている第２のビット線９から、該当するメモリセルの
データを読み出す。

斜め左」二方向アクセス あらかじめ第２のビット線９を低電位とした状態で、ア
ドレスＷＬｉ　（ｉ　＝　１　、２　、−、　ｍ＋ｎ−
１）で指定される第３のワード線６４を高電位とし、こ
れ以外のアドレスの第３のワード線６４およびすべての
第１のビット線８を低電位とし、あらかじめディスチャ
ージされている第１のワード線７から、該当するメモリ
セルのデータを読み出す。

以上、４方向からデータの読み出しが同等に行える４方
向アクセススタテイツクメモリ装置を４方向アクセスス
タテイツクメモリセル６０により構成することができる
。

この様にして従来のｍ一方向アクセスメモリ装置では不
可能であったデータ読み出しを４方向から同等に行える
４方向アクセススタテイツクメモ　　　　　　、り装置
を実現できる。

以−１−１本願第２の発明による第１の実施例では、１
ワ一ド線２ビツト線式の２方向アドレス選択２方向デー
タ読み出し可能メモリセルの場合、第２の実施例では、
３ワ一ド線２ビツト線式の４方向アドレス選択２方向デ
ータ読み出し可能メモリセルの場合を示した。

これらの実施例に示すように、Ｋ＋１個（Ｋ≧Ｏ９整数
）個の１〜ランジスタと、Ｋ本のワード線と、Ｍ本（Ｋ
≧Ｍ≧Ｏ９整数）のビット線を従来の単一方向アクセス
メモリセルに付加し、Ｋ＋１本のワード線又はトランジ
スタのゲートが接続されている１本のビット線でアドレ
ス選択でき、ビット線の機能も兼ね備えるワード線又は
Ｍ＋２本のビット線からデータの読み出しができる多方
向アドレス選択が可能なメモリセルを構成でき、これら
メモリセルの複数個をアレイ状に配置すると、Ｋ＋２方
向へメモリセルの並びをアドレス選択し、Ｍ＋２方向か
らデータを読み出せるメモリ装置を実現できる。又、Ｍ
＋１方向へのアドレス選択を行って、Ｍ＋１方向のビッ
ト線から同時読み出しを行うこともできる。

（６）効果の説明 以上説明したように、本発明のメモリセルによれば、多
方向からアドレス選択可能なメモリ装置＝４４＝ を実現できる。画像処理や文字認識など２次元に配置さ
れるデータを処理する場合、本発明のメモリセルからな
る多方向アクセススタティックメモリ装置を使用するこ
とにより、従来の単一方向アクセススタティックメモリ
装置では不可能であった多方向からのデータの読み出し
が容易に行えるようになる。

一例として、前記従来技術の項で記述した第１１図、第
１２図の例におけるバタンメモリ装［１７〜２１に、本
発明による４方向アクセススタテイツクメモリ装置を適
用した例を第９図に示す。

第９図に示される４方向からアドレス選択可能な４方向
アクセススタテイツクメモリ装置７０は、第４図又は第
８図に示した本発明のバタンメモリ装置４０．６５のｍ
＝７．ｎ＝５の場合で実現され、第９図のバタンメモリ
装置７０のアドレス、ビット線はメモリ装置４０．６５
と同一の趣旨で用いられる。

上記の装置における動作は、次のようになる。

横方向にデータを走査する場合は、　アドレスＷＸＩ〜
ＷＸ７により選択し、ビット線ＢＹＩ〜ＢＹ５又はピッ
１〜線ＢＹＥ、’〜ＢＹ５’がら読み出す。

縦方向にデータを走査する場合は、アドレスＷＹＩ〜Ｗ
Ｙ５により選択し、ビット線Ｂ　Ｘ、　１〜ＢＸ７から
読み出す。

斜め右」二方向にデータを走査する場合は、アドレスＷ
ＲＩ〜ＷＲＩＩにより選択し、　　ビット線ＢＹＩ’〜
ＢＹ５’から読み出す。

斜め左上方向にデータを走査する場合は、アドレスＷＬ
Ｉ〜Ｗ　Ｔ−１，１により選択し、　　ビット線Ｂ　Ｘ
、　］〜Ｂ　Ｘ、　７から読み出す。

以−Ｌのことから、縦・横・斜め２方向、どちらの方向
からデータを読み出す場合でも、１回のアクセスで十分
となる。すなわち、従来のｍ行ｎ列の単一方向アクセス
メモリ装置では、ワード線と異なる方向に走査する場合
、最悪ｍ回のアクセスが必要であったのに対して、本発
明の多方向アクセスメモリ装置では１回のアクセスで実
行できる。

また、本発明によると、走査方向別にメモリ装置を備え
ることが不要となるばかりでなく、そのメモリ装置へあ
らかじめ各走査方向別に配列を変えてデータを書き込む
必要がなくなり、ハードウェア量、選択時間を著しく削
減できる効果がある。

なお、−Ｌ述において、メモリセルの僅かな実施例を述
べたに留ったが、本発明の精神を脱することなしに、種
々の変形、変更をなし得る。

【図面の簡単な説明】

第１図は本願節１の発明の第１の実施例で、２ワ一ド線
３ビツト線式の２方向アクセスメモリセルの回路図、第
２図は、第１図の２方向アクセスメモリセルをアレイ状
に配列した２方向アクセスメモリ装置の回路図、第３図
は本願節１の発明の第２の実施例で、４ワ一ド線３ピツ
１〜線式の４方向アクセスメモリセルの回路図、第４図
は、第３図の４方向アクセスメモリセルをアレイ状に配
列した４方向アクセスメモリ装置の回路図、第５図は本
願節２の発明の第１の実施例で、１ワ一ド線２ビツト線
式の２方向アクセスメモリセルの回路図、第６図は、第
５図の２方向アクセスメモリセルをアレイ状に配列した
２方向アクセスメモリ装−４７＝ 置の回路図、第７図は本願節２の発明の第２の実施例で
、３ワ一ド線２ビツト線式の４方向アクセスメモリセル
の回路図、第８図は、第７図の４方向アクセスメモリセ
ルをアレイ状に配列した４方向アクセスメモリ装置の回
路図、第９図は文字データ用の４方向アクセスのバタン
メモリ装置の概念図、第１０図は従来の１ワ一ド線２ビ
ツト線式の単一方向アクセスメモリセルによる単一方向
アクセスメモリ装置の回路図、第１１図は文字データ用
のバタンメモリ装置が１個の場合の概念図、第１２図は
文字データのバタンメモリ装置が４個の場合の概念図で
ある。 符号の説明 １・・・単一方向アクセスメモリセル ２．３・・・入出力端子 ４・・・スタティックフリップフロップ５．６・・ｎチ
ャネルＭＩＳ形電界効果トランジスタ ７・・・ワード線 ８．９・・・ビット線 １０、１１・・・ｎチャネルＭＩＳ形電界効果トランジ
スタ １２、１３・・・ｐチャネルＭＴＳ形電界効果トランジ
スタ １４・・・電源端子 １５・・・単一方向アクセスメモリ装置１６・・・文字
データ １７、１８・・・７行５列の単一方向アクセスメモリ装
置１９、２０・・・１１行５列のｍ一方向アクセスメモ
リ装置２１・・・５行７列の単一方向アクセスメモリ装
置３０・・・２ワ一ド線３ビツト線式２方向アクセスメ
モリセル ３１・・・ｎチャネルＭＴＳ形電界効果トランジスタ３
２・・・ワード線 ３３・・・ピッＩ〜線 ３４・・・２方向アクセスメモリ装置 ３５・・・４ワード線３ピッｌ−線式４方向アクセスメ
モリセル ３６、３７・・・ｎチャネルＭＩＳ形電界効果トランジ
スタ ３８、３９・・・ワード線 ４０・・・４方向アクセスメモリ装置 ５０・・・１ワ一ド線２ビツト線式２方向アクセスメモ
リセル ５１・・・ｎチャネルＭＩＳ形電界効果トランジスタ５
２・・・２方向アクセスメモリ装置 ６０・・・３ワ一ド線２ビツト線式４方向アクセスメモ
リセル ６１、６２・・・ｎチャネルＭＩＳ形電界効果１〜ラン
ジスタ ロ３、６４・・・ワード線 ６５・・・４方向アクセスメモリ装置 ７０・・・文字データ用のバタンメモリ装置特許出願人
　日本電信電話株式会社 代理人弁理士　　中　村　純之助 シー 十１１ （Ａ） 才１２ （Ａ）　　　　　（Ｂ）　　　　　（Ｃダ （Ｂ） 図 ）（Ｄ）

Claims (2)

【特許請求の範囲】
1. （１）第１及び第２の２個のトランジスタと、１本のワ
   ード線と、２本のビット線と、２個の入出力端子を備え
   るスタティックフリップフロップとから構成され、前記
   ２個のトランジスタのゲートを前記１本のワード線に共
   通接続し、第１のトランジスタのゲート以外の一端を前
   記スタティックフリップフロップの第１の入出力端子に
   接続し、第２のトランジスタのゲート以外の一端を前記
   スタティックフリップフロップの第２の入出力端子に接
   続し、第１のトランジスタのゲート以外の他端は第１の
   ビット線に接続し、第２のトランジスタのゲート以外の
   他端は第２のビット線に接続してなる単一方向アクセス
   メモリセルに、Ｋ個（Ｋ≧１、整数）のトランジスタと
   、Ｋ本のワード線と、Ｍ本（Ｋ≧Ｍ≧０、整数）のビッ
   ト線とを付加し、前記に個のトランジスタ各々について
   Ｎ番目（Ｋ≧Ｎ≧１、整数）のトランジスタのゲートと
   、前記Ｋ本のワード線のＮ番目のワード線とをそれぞれ
   接続し、前記Ｋ個のトランジスタのゲート以外の一端は
   前記スタティックフリップフロップの２個の入出力端子
   の任意の一方に接続し、前記Ｋ個のトランジスタのＮ番
   目のトランジスタのゲート以外の他端は前記２本のビッ
   ト線および前記Ｍ本のビット線のうち任意の１本に接続
   してなり、１方向からアドレス選択して１方向からデー
   タを書き込み、Ｋ＋１方向からアドレス選択してＭ＋１
   方向からデータを読み出せることを特徴とする多方向読
   み出し１方向書き込みメモリセル。
2. （２）第１及び第２の２個のトランジスタと、１本のワ
   ード線と、２本のビット線と、２個の入出力端子を備え
   るスタティックフリップフロップとから構成され、前記
   ２個のトランジスタのゲートを前記１本のワード線に共
   通接続し、第１のトランジスタのゲート以外の一端を前
   記スタティックフリップフロップの第１の入出力端子に
   接続し、第２のトランジスタのゲート以外の一端を前記
   スタティックフリップフロップの第２の入出力端子に接
   続し、第１のトランジスタのゲート以外の他端は第１の
   ビット線に接続し、第２のトランジスタのゲート以外の
   他端は第２のビット線に接続してなる単一方向アクセス
   メモリセルに、１個のトランジスタを付加し、前記１個
   のトランジスタのゲートを前記２本のビット線のうち第
   Ｌ番目のビット線（Ｌ＝１または２）に接続し、前記１
   個のトランジスタのゲート以外の一端は前記スタティッ
   クフリップフロップの第Ｌ番目の入出力端子に接続し、
   前記１個のトランジスタのゲート以外の他端は前記１本
   のワード線に接続し、Ｋ個（Ｋ≧０、整数）のトランジ
   スタと、Ｋ本のワード線と、Ｍ本（Ｋ≧Ｍ≧０、整数）
   のビット線とを付加し、前記Ｋ個のトランジスタ各々に
   ついてＮ番目（Ｋ≧Ｎ≧１、整数）のトランジスタのゲ
   ートと、前記に本のワード線のＮ番目のワード線とをそ
   れぞれ接続し、前記Ｋ個のトランジスタのゲート以外の
   一端は前記スタティックフリップフロップの２個の入出
   力端子の任意の一方に接続し、前記Ｋ個のトランジスタ
   のＮ番目のトランジスタのゲート以外の他端はトランジ
   スタのゲートが接続されていない前記２本のビット線の
   片方と前記Ｍ本のビット線のうち任意の１本のビット線
   に接続してなり、１方向からアドレス選択して１方向か
   らデータを書き込み、Ｋ＋２方向からアドレス選択して
   Ｍ＋２方向からデータを読み出せることを特徴とする多
   方向読み出し１方向書き込みメモリセル。