JPH0719757B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH0719757B2 JPH0719757B2 JP19682087A JP19682087A JPH0719757B2 JP H0719757 B2 JPH0719757 B2 JP H0719757B2 JP 19682087 A JP19682087 A JP 19682087A JP 19682087 A JP19682087 A JP 19682087A JP H0719757 B2 JPH0719757 B2 JP H0719757B2
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- Y10S438/923—Diffusion through a layer
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ｐ形およびｎ形の不純物拡散を応用した半
導体素子の製造方法に関するものである。
導体素子の製造方法に関するものである。
不純物拡散技術は、半導体素子、例えば半導体レーザ，
発光ダイオード等の製造技術として重要である。
発光ダイオード等の製造技術として重要である。
第３図（ａ）〜（ｃ）はｐ形およびｎ形不純物の拡散を
利用したレーザダイオードの製造方法の従来例を示す工
程断面図である。
利用したレーザダイオードの製造方法の従来例を示す工
程断面図である。
この図において、１は半絶縁性GaAs基板（以下S.I.GaAs
基板という）、２はGaAs,AlGaAs層からなる超格子層、
４はSiN膜、５はｎ形拡散領域、６はｐ形拡散領域であ
る。また、７は拡散フロント、８は活性領域、11は再度
形成したSiN膜である。
基板という）、２はGaAs,AlGaAs層からなる超格子層、
４はSiN膜、５はｎ形拡散領域、６はｐ形拡散領域であ
る。また、７は拡散フロント、８は活性領域、11は再度
形成したSiN膜である。
このレーザダイオードは以下のようにして作られる。
まず、超格子層２を有する半導体ウエハの（100）主面
上に、熱CVD法あるいは減圧CVD法等によって第１の拡散
マスクによるSiN膜４を700〜1000Å成長する。その後、
通常の写真製版法により、ストライプ状の窓を、例えば
（110）方向に形成する。SiN膜４のエッチングにはCF4
を主体とするエッチングガスによるプラズマエッチング
法が用いられる。窓領域を持つ半導体ウエハに対して、
ｎ形不純物を閉管拡散法で窓領域にのみ選択的に拡散
し、ｎ形拡散領域５を形成する。拡散には拡散源として
硫化ガリウムを用い、GaAsウエハの熱解離を防止するた
めに、金属砒素が一般に用いられる。拡散は850℃程度
で行われる。ｎ形拡散領域５では超格子層２は無秩序化
が起こり、GaAsとAlGaAsが混合した状態となる。
上に、熱CVD法あるいは減圧CVD法等によって第１の拡散
マスクによるSiN膜４を700〜1000Å成長する。その後、
通常の写真製版法により、ストライプ状の窓を、例えば
（110）方向に形成する。SiN膜４のエッチングにはCF4
を主体とするエッチングガスによるプラズマエッチング
法が用いられる。窓領域を持つ半導体ウエハに対して、
ｎ形不純物を閉管拡散法で窓領域にのみ選択的に拡散
し、ｎ形拡散領域５を形成する。拡散には拡散源として
硫化ガリウムを用い、GaAsウエハの熱解離を防止するた
めに、金属砒素が一般に用いられる。拡散は850℃程度
で行われる。ｎ形拡散領域５では超格子層２は無秩序化
が起こり、GaAsとAlGaAsが混合した状態となる。
次に、拡散マスクとして用いたSiN膜４を除去し、新た
に第２の拡散マスクによるSiN膜11を半導体ウエハ表面
に成長する。再び写真製版法により、ｎ形拡散領域５を
覆ったまま窓あけを行う。拡散フロント７とSiN膜11の
端はレーザダイオードの場合、数μｍにする必要があ
る。拡散フロント７は半導体ウエハの表面からは通常で
は見えないため、拡散フロント７を明らかにするエッチ
ング等、余分な工程が必要である。エッチング等で拡散
フロント７を表面から見やすいように処理した後でも、
拡散フロント７はやはり表面からは見えにくく、SiN膜1
1端を拡散フロント７から数μｍずらしてマスク合せを
することは著しく困難である。このパターニングの後、
ｐ形拡散領域形成のため、例えばZnの拡散を閉管法等に
よって行い、ｐ形拡散領域６を形成する。拡散源として
は、金属Znを用い、GaAsウエハの熱解離防止用として金
属砒素が用いられる。拡散温度は700℃前後である。ｐ
形拡散領域６でもやはり超格子層２の無秩序化が起こ
る。
に第２の拡散マスクによるSiN膜11を半導体ウエハ表面
に成長する。再び写真製版法により、ｎ形拡散領域５を
覆ったまま窓あけを行う。拡散フロント７とSiN膜11の
端はレーザダイオードの場合、数μｍにする必要があ
る。拡散フロント７は半導体ウエハの表面からは通常で
は見えないため、拡散フロント７を明らかにするエッチ
ング等、余分な工程が必要である。エッチング等で拡散
フロント７を表面から見やすいように処理した後でも、
拡散フロント７はやはり表面からは見えにくく、SiN膜1
1端を拡散フロント７から数μｍずらしてマスク合せを
することは著しく困難である。このパターニングの後、
ｐ形拡散領域形成のため、例えばZnの拡散を閉管法等に
よって行い、ｐ形拡散領域６を形成する。拡散源として
は、金属Znを用い、GaAsウエハの熱解離防止用として金
属砒素が用いられる。拡散温度は700℃前後である。ｐ
形拡散領域６でもやはり超格子層２の無秩序化が起こ
る。
拡散終了後、ｎ形およびｐ形拡散領域5,6上に電極（図
示せず）を設け、ｐ形拡散領域６が順方向となるように
バイアスすると、ｐ形拡散領域6,活性領域8,そしてｎ形
拡散領域５と電流が流れる。活性領域８は上下のAlGaAs
層および無秩序化によって形成された左右のAuGaAs層に
よって埋め込まれた、いわゆるBH（Buried Heterostruc
ture）レーザとなり、低しきい値電流および基本横モー
ド発振が実現できる。
示せず）を設け、ｐ形拡散領域６が順方向となるように
バイアスすると、ｐ形拡散領域6,活性領域8,そしてｎ形
拡散領域５と電流が流れる。活性領域８は上下のAlGaAs
層および無秩序化によって形成された左右のAuGaAs層に
よって埋め込まれた、いわゆるBH（Buried Heterostruc
ture）レーザとなり、低しきい値電流および基本横モー
ド発振が実現できる。
上記のような従来の半導体素子の製造方法では、拡散フ
ロント７に対して第２の拡散マスクの位置合せが極めて
難しく、高性能な素子を再現性良く得ることは不可能に
近かった。
ロント７に対して第２の拡散マスクの位置合せが極めて
難しく、高性能な素子を再現性良く得ることは不可能に
近かった。
この発明は、上記のような問題点を解消するためになさ
れたもので、高性能な半導体素子を再現性良く得ること
を目的とする。
れたもので、高性能な半導体素子を再現性良く得ること
を目的とする。
〔問題点を解決するための手段〕 この発明に係る半導体素子の製造方法は、化合物半導体
ウエハの主面上にSi膜を形成する工程と、このSi膜をパ
ターニングし、そのSi膜端を少なくとも覆うようにSiN
膜のパターンを形成する工程と、化合物半導体ウエハを
砒素圧下で熱処理してSiを拡散する工程と、熱処理後に
SiN膜の少なくとも一部を除去した後、Si膜をマスクと
して不純物の拡散を行う工程とを含むものである。
ウエハの主面上にSi膜を形成する工程と、このSi膜をパ
ターニングし、そのSi膜端を少なくとも覆うようにSiN
膜のパターンを形成する工程と、化合物半導体ウエハを
砒素圧下で熱処理してSiを拡散する工程と、熱処理後に
SiN膜の少なくとも一部を除去した後、Si膜をマスクと
して不純物の拡散を行う工程とを含むものである。
この発明においては、Si膜端を少なくとも覆うようにSi
N膜を形成するようにしたことから、極めて明瞭に視認
できるSi膜端が写真製版時のパターン合せの基準線とな
る。また、Si膜端を覆うようにSiN膜を形成することに
より、SiN膜下のSiの化合物半導体ウエハ内への拡散を
抑止するように働き、拡散フロントがSi膜端に一致する
こともなく、Si膜端の内側に拡散フロントが位置するよ
うになる。
N膜を形成するようにしたことから、極めて明瞭に視認
できるSi膜端が写真製版時のパターン合せの基準線とな
る。また、Si膜端を覆うようにSiN膜を形成することに
より、SiN膜下のSiの化合物半導体ウエハ内への拡散を
抑止するように働き、拡散フロントがSi膜端に一致する
こともなく、Si膜端の内側に拡散フロントが位置するよ
うになる。
以下、この発明の一実施例をレーザダイオードを例にと
り、図面を用いて説明する。
り、図面を用いて説明する。
第１図（ａ）〜（ｄ）はこの発明の製造工程を示す断面
図で、第３図と同一符号は同一部分を示し、３はSi膜、
９は高抵抗AlGaAs層、10はSi膜端である。
図で、第３図と同一符号は同一部分を示し、３はSi膜、
９は高抵抗AlGaAs層、10はSi膜端である。
まず、超格子層２を有するGaAsウエハ主面上に、スパッ
タリング法，あるいは電子ビーム蒸着法により、Si膜３
を100Åないし1000Å程度形成する。次いで、通常の写
真製版法によりフォトレジストでストライプ状態のパタ
ーンを作り、CF4とO2の混合ガスによるプラズマエッチ
ングで、レジストパターンに対応してSi膜３を選択的に
取り除く（第１図（ａ））。
タリング法，あるいは電子ビーム蒸着法により、Si膜３
を100Åないし1000Å程度形成する。次いで、通常の写
真製版法によりフォトレジストでストライプ状態のパタ
ーンを作り、CF4とO2の混合ガスによるプラズマエッチ
ングで、レジストパターンに対応してSi膜３を選択的に
取り除く（第１図（ａ））。
続いて、Si膜３のパターンを有するGaAsウエハ主面上に
SiN膜４を500Å以上全体にわたって形成する。次に、Si
膜端10を基準として、SiN膜４が、Si膜３に数μｍ程度
重なるように、写真製版およびエッチングを行う（第１
図（ｂ））。700℃程度以下で形成されたSiN膜４はフッ
酸あるいは希フッ酸で容易にエッチング除去できる。
SiN膜４を500Å以上全体にわたって形成する。次に、Si
膜端10を基準として、SiN膜４が、Si膜３に数μｍ程度
重なるように、写真製版およびエッチングを行う（第１
図（ｂ））。700℃程度以下で形成されたSiN膜４はフッ
酸あるいは希フッ酸で容易にエッチング除去できる。
一方、Si膜３はフッ酸に浸されることがないため、第１
図（ｂ）のようにSiN膜４のみ選択エッチングが可能で
ある。また、ここで重要なことは、Si膜端10はドライエ
ッチングで形成されているため、シャープな段差となっ
ている点である。したがって、SiN膜４の写真製版を行
うときに、Si膜端10は明瞭に視認でき、写真製版時のパ
ターン合せの格好の基準線となる。この点が従来法に比
べ大きく改善されているところである。
図（ｂ）のようにSiN膜４のみ選択エッチングが可能で
ある。また、ここで重要なことは、Si膜端10はドライエ
ッチングで形成されているため、シャープな段差となっ
ている点である。したがって、SiN膜４の写真製版を行
うときに、Si膜端10は明瞭に視認でき、写真製版時のパ
ターン合せの格好の基準線となる。この点が従来法に比
べ大きく改善されているところである。
次に、このパターニングが施されたGaAsウエハを閉管法
により砒素圧下のもとで、例えば850℃で熱処理をする
と、Si膜３のみの部分はAsがSi膜３を通り抜け、Si膜３
とウエハ界面に達する。この外部から供給されたAsのた
め、GaAs（あるいはAlGaAs）ウエハ内にはGaの空孔が作
られ、この空孔を介してSi膜３からSiがウエハ内に拡散
していく。一方、SiN膜４で覆われた部分はAsが拡散浸
透していかないため、Siの拡散は起こらない。その結
果、拡散フロント７は第１図（ｃ）のようにSi膜端10よ
り内側にとどまる。熱処理後、SiN膜４のみをフッ酸に
より除去し、次に700℃程度でZnを拡散し、ｐ形拡散領
域６を形成する。700℃程度の処理温度では砒素圧下で
もSi膜３からSiは拡散しないし、拡散領域からのSiの移
動もない。したがって、Zn拡散中にSi拡散による拡散フ
ロント７の形は変化しない。
により砒素圧下のもとで、例えば850℃で熱処理をする
と、Si膜３のみの部分はAsがSi膜３を通り抜け、Si膜３
とウエハ界面に達する。この外部から供給されたAsのた
め、GaAs（あるいはAlGaAs）ウエハ内にはGaの空孔が作
られ、この空孔を介してSi膜３からSiがウエハ内に拡散
していく。一方、SiN膜４で覆われた部分はAsが拡散浸
透していかないため、Siの拡散は起こらない。その結
果、拡散フロント７は第１図（ｃ）のようにSi膜端10よ
り内側にとどまる。熱処理後、SiN膜４のみをフッ酸に
より除去し、次に700℃程度でZnを拡散し、ｐ形拡散領
域６を形成する。700℃程度の処理温度では砒素圧下で
もSi膜３からSiは拡散しないし、拡散領域からのSiの移
動もない。したがって、Zn拡散中にSi拡散による拡散フ
ロント７の形は変化しない。
第２図はこの発明を用いて形成したpn接合を示すもの
で、S.I.GaAs基板１上に多層のｐ−GaAs層21およびｎ−
GaAs層22が成長されているウエハに、この発明によるｐ
形およびｎ形不純物拡散を施したものであり、櫛形のpn
接合23が形成できる。この光素子は逆バイアスで用いる
と受光素子として働く。
で、S.I.GaAs基板１上に多層のｐ−GaAs層21およびｎ−
GaAs層22が成長されているウエハに、この発明によるｐ
形およびｎ形不純物拡散を施したものであり、櫛形のpn
接合23が形成できる。この光素子は逆バイアスで用いる
と受光素子として働く。
なお、以上の説明ではマスクパターンとしてストライプ
状のものを例にとったが、任意の形であってもよいこと
は明らかである。
状のものを例にとったが、任意の形であってもよいこと
は明らかである。
以上説明したように、この発明は、化合物半導体ウエハ
の主面上にSi膜を形成する工程と、このSi膜をパターニ
ングし、そのSi膜端を少なくとも覆うようにSiN膜のパ
ターンを形成する工程と、化合物半導体ウエハを砒素圧
下で熱処理してSiを拡散する工程と、熱処理後にSiN膜
の少なくとも一部を除去した後、Si膜をマスクとして不
純物の拡散を行う工程とを含むようにしたので、Si膜端
が正確に視認でき、このSi膜端が写真製版時のパターン
合せの基準線となり、位置精度の高いｐ形およびｎ形不
純物の拡散が、再現性良く行え、高性能半導体素子が得
られる効果がある。
の主面上にSi膜を形成する工程と、このSi膜をパターニ
ングし、そのSi膜端を少なくとも覆うようにSiN膜のパ
ターンを形成する工程と、化合物半導体ウエハを砒素圧
下で熱処理してSiを拡散する工程と、熱処理後にSiN膜
の少なくとも一部を除去した後、Si膜をマスクとして不
純物の拡散を行う工程とを含むようにしたので、Si膜端
が正確に視認でき、このSi膜端が写真製版時のパターン
合せの基準線となり、位置精度の高いｐ形およびｎ形不
純物の拡散が、再現性良く行え、高性能半導体素子が得
られる効果がある。
第１図（ａ）〜（ｄ）はこの発明の一実施例を示す工程
断面図、第２図はこの発明により形成されたpn接合の一
例を示す断面図、第３図（ａ）〜（ｃ）は従来例を示す
工程断面図である。 図において、１はS.I.GaAs基板、２は超格子層、３はSi
膜、４はSiN膜、５はｎ形拡散領域、６はｐ形拡散領
域、７は拡散フロント、８は活性領域、９は高抵抗AlGa
As層、10はSi膜端である。 なお、各図中の同一符号は同一または相当分を示す。
断面図、第２図はこの発明により形成されたpn接合の一
例を示す断面図、第３図（ａ）〜（ｃ）は従来例を示す
工程断面図である。 図において、１はS.I.GaAs基板、２は超格子層、３はSi
膜、４はSiN膜、５はｎ形拡散領域、６はｐ形拡散領
域、７は拡散フロント、８は活性領域、９は高抵抗AlGa
As層、10はSi膜端である。 なお、各図中の同一符号は同一または相当分を示す。
Claims (3)
- 【請求項１】化合物半導体ウエハの主面上にSi膜を形成
する工程と、このSi膜をパターニングし、そのSi膜端を
少なくとも覆うようにSiN膜のパターンを形成する工程
と、前記化合物半導体ウエハをひ素圧下で熱処理してSi
を拡散する工程と、熱処理後に前記SiN膜の少なくとも
一部を除去した後、前記Si膜をマスクとして不純物の拡
散を行う工程とを含むことを特徴とする半導体素子の製
造方法。 - 【請求項２】化合物半導体ウエハは、半絶縁性GaAs基板
に超格子層を有することを特徴とする特許請求の範囲第
（１）項記載の半導体素子の製造方法。 - 【請求項３】化合物半導体ウエハは、少なくとも１組以
上のｐ−GaAsおよびｎ−GaAsを有することを特徴とする
特許請求の範囲第（１）項記載の半導体素子の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19682087A JPH0719757B2 (ja) | 1987-08-05 | 1987-08-05 | 半導体素子の製造方法 |
| US07/203,763 US4847217A (en) | 1987-08-05 | 1988-06-08 | Method for making a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19682087A JPH0719757B2 (ja) | 1987-08-05 | 1987-08-05 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6439791A JPS6439791A (en) | 1989-02-10 |
| JPH0719757B2 true JPH0719757B2 (ja) | 1995-03-06 |
Family
ID=16364205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19682087A Expired - Lifetime JPH0719757B2 (ja) | 1987-08-05 | 1987-08-05 | 半導体素子の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4847217A (ja) |
| JP (1) | JPH0719757B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0727873B2 (ja) * | 1987-11-04 | 1995-03-29 | 三菱電機株式会社 | 化合物半導体へのＳｉ拡散方法 |
| FR2718576B1 (fr) * | 1994-04-06 | 1996-04-26 | Alcatel Nv | Procédé de décalage de longueur d'onde dans une structure semiconductrice à puits quantique. |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DD237081A3 (de) * | 1980-11-13 | 1986-07-02 | Peter Mardaus | Diffusionsverfahren zur herstellung von p-leitenden gebieten in iii-v-halbleitern |
| US4378255A (en) * | 1981-05-06 | 1983-03-29 | University Of Illinois Foundation | Method for producing integrated semiconductor light emitter |
| US4511408A (en) * | 1982-04-22 | 1985-04-16 | The Board Of Trustees Of The University Of Illinois | Semiconductor device fabrication with disordering elements introduced into active region |
| US4594603A (en) * | 1982-04-22 | 1986-06-10 | Board Of Trustees Of The University Of Illinois | Semiconductor device with disordered active region |
| US4639275A (en) * | 1982-04-22 | 1987-01-27 | The Board Of Trustees Of The University Of Illinois | Forming disordered layer by controlled diffusion in heterojunction III-V semiconductor |
| JP2533078B2 (ja) * | 1984-11-27 | 1996-09-11 | ソニー株式会社 | 不純物拡散方法 |
| JPS61148893A (ja) * | 1984-12-22 | 1986-07-07 | Seiko Epson Corp | 半導体レ−ザ |
-
1987
- 1987-08-05 JP JP19682087A patent/JPH0719757B2/ja not_active Expired - Lifetime
-
1988
- 1988-06-08 US US07/203,763 patent/US4847217A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6439791A (en) | 1989-02-10 |
| US4847217A (en) | 1989-07-11 |
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