JPH02252267A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、処理チャンバ内に配置した基体上に少なくと
も１個の半導体材料のエピタキシャル層を成長させて半
導体本体を形成し、上側層上に第１層を形成し、第１層
に窓を形成して上側層上の一部を露出させ、前記第１層
上及び前記窓内に半導体材料の別の層を形成し、前記第
１層を選択的にエツチングして第１層及びこの第１層に
支持されている前記別の層の一部を除去し、基体上の上
側層にメサ構造体を形成してメサ構造体を有する半導体
装置を製造する方法に関するものである。

（従来の技術） 米国特許第４１１１７２５号には、上述の型式の半導体
装置の製造方法が開示されている。この既知の製造方法
では、上側のエピタキシャル層が基板上の唯一のエピタ
キシャル層であり、分子線エピタキシャル（ＭＢＥ）に
より半絶縁性のＧ、Ａ、基板上にｎ形のＧ、Ａ、層とし
て形成されている。次に、基板がＭＢＥ装置から取りは
ずされ、第１層が例えば二酸化シリコンより成る厚い非
晶質層として形成される。次に、上側エピタキシャル層
の一部を露出させる窓を形成するためのバターニング処
理を第１層に施した後、上側エピタキシャル層をエツチ
ングしてメサ構造体を形成し、第１層の突出部分を除去
した後基板をＭＢＥ装置に戻し、このＭＢＥ装置におい
て別の層を高濃度のｎ形Ｇ、Ａ、層として形成する。こ
の別の層は非晶質の第１層上の多結晶層となる。次に、
第１層をエツチングにより除去し、別の層の突出した多
結晶部分をメサ構造体として残存させる。

（発明が解決しようとする課題） この米国特許第４１１１７２５号に開示されている製造
方法は、上側エピタキシャル層用及び第１層用の２個の
個別の材料堆積装置を用いる必要があり、基体を装置間
で移動させる間に上側のエピタキシャルが露出して汚染
するおそれがある。

従って、本発明の目的は、別個の材料堆積装置を用いる
ことなくメサ構造体を正確に形成し得るメサ構造体を有
する半導体装置の製造方法を提供するものである。

（発明の概要） 本発明による製造方法は、処理チャンバ内に配置した基
体上に少なくとも１個の半導体材料のエピタキシャル層
を成長させて半導体本体を形成し、上側層上に第１層を
形成し、第１層に窓を形成して上側層上の一部を露出さ
せ、前記第１層上及び前記窓内に半導体材料の別の層を
形成し、前記第１層を選択的にエツチングして第１Ｎ及
びこの第１層に支持されている前記別の層の一部を除去
し、基体上の上側層にメサ構造体を形成してメサ構造体
を有する半導体装置を製造するに当たり、前記半導体本
体を処理チャンバ内に位置させた状態でエピタキシャル
成長によって前記第１層を形成し、前記上側層の半導体
材料とは異なる半導体材料の層を上側層上に形成し、前
記第１層の半導体材料とは異なる半導体材料をエピタキ
シャル成長させることによって第１層上及び前記上側層
の露出した部分に前記別の半導体材料層を形成すること
を特徴とする。

従って、本発明による製造方法においては、第１Ｎは、
上側エピタキシャル層及び別の半導体層に対して選択的
にエツチング可能な異なる半導体材料から成る層として
形成され、この結果第１層を形成するために半導体本体
を処理チャンバから取りはずすことなくメサ構造体を高
精度に規定することができる。この結果、２個の材料堆
積装置を用いることが回避できる。

好ましくは、窓を適切に形成し、この窓内に残存する別
の層の一部によりメサ構造体を形成する。

一方、窓を形成した後上側エピタキシャル層をエツチン
グすることもでき、第１層を除去する選択エツチングし
た後上側層が別の層の周囲に存在し、別の層がメサ構造
体を構成する。

一実施例においては、前記上側層がベース領域を形成す
るように半導体本体を形成し、前記別の層をベース領域
の導電形と反対導電形の不純物でドープした第１のサブ
層及びベース領域と同一導電形の不純物でドープした第
２のサブ層として堆積し、前記第１サブ層を、前記メサ
構造体がベース領域と共にツマ・ルク型ユニポーラダイ
オードを構成して半導体装置の動作中にホット電荷キャ
リヤをベース領域に注入するように十分に薄く且高い不
純物濃度でドープすることを特徴とする。このように構
成すれば、本発明による製造方法を用いてホット電荷ト
ランジスタ、例えばホットエレクトロントランジスタを
製造できる。この場合、比較的薄いベース領域を露出さ
せ、ベース領域をオーバエツチングすることなくベース
コンタクトを形成できる。ベース領域をエツチングし過
ぎると、ベースコンタクトを形成するために堆積した金
属によってベース領域が下側のコレクタ領域に対して薄
くなってしまう。

第１及び第１のサブ層は同一材料の不純物層として形成
するのが適当であり、通常は上側層と同一の材料で形成
する。この結果、第１層をエツチングするための選択性
エッチ剤の選択が容易になる。例えば、別の層及び上側
層はガリウムヒ素（Ｇ、Ａｓ）で形成でき、第１層はア
ルミニウムガリウムヒ素（ＡＩＧａＡｓ）で形成できる
。この場合、第１層を選択的にエツチングする適切なエ
ッチ剤として緩衝フッ化水素酸や塩化水素酸を用いる。

一方、好適な選択性エッチ剤を入手できれば、所望の場
合には第１及び第１のサブ層を別の半導体材料で構成し
ヘテロ接合を形成することができる。このへテロ接合を
用いることによりバルク型ユニポーラダイオードを構成
する障壁の高さを増大することができ、或は障壁に少数
キャリヤがトラップするような不具合を低減することが
できる。

以下、図面に基づいて本発明の詳細な説明する。

（実施例） 図面は線図的なものであり正しい寸法通りに記載されて
いない。特に、層又は領域の厚さは拡大表示され、他の
寸法は縮小して表示した。また、同一符号は図面を通し
て同−又は類似の部材を示す。

図面を参照する。本発明によるメサ構造体を有する半導
体装置の製造方法においては、処理チャンバ、本例の場
合分子線エピタキシー装置の処理チャンバ内に配置した
基体上に少なくとも１個の半導体材料のエピタキシャル
層を成長させることにより半導体本体１を形成し、基体
上の上側エピタキシャル層２にメサ構造体３を形成する
。メサ構造を形成するに際し、上側エピタキシャル層２
上に第１層４を形成し、第１層４に窓５を形成して上側
層２の区域２ａ＠露出させ、第１Ｍ４上及び窓５内に半
導体材料の別の層６を形成し、第１層４を選択エツチン
グして第１層４及び第１層上に支持されている別の層６
の一部６０を除去してメサ構造体を形成する。

本発明では、第１層４を、上側層２上に上側層２の半導
体材料とは異なる半導体材料の層として同一処理チャン
バ内で半導体本体１と関連してエピタキシャル成長させ
ることにより形成し、別の半導体層６は、第１層４の半
導体材料とは異なる半導体材料の層を第１層４上及び上
側層２の上記区域２ａ上にエピタキシャル成長させるこ
とにより形成する。

第１半導体層４は、上側層２及び別の層６に対・して選
択的にエツチングされ得る犠牲層として用い、従って第
１層４及びこの第ＨＨ４によって支持されている別の層
６の一部を選択的に除去することができる。この結果、
不所望な上側層のエツチングによる除去が回避され又は
少な（とも低減されるので、メサ構造体は高精度に形成
される。

さらに、第１層４及び別のＮ６は同一の処理チャンバを
用いて形成され、特に第１層４は処理チヤツトから半導
体本体を取りはずすことなく形成される。

第１図から第５図に示す実施例は本発明によるホットエ
レクトロントランジスタの製造方法である。このトラン
ジスタにおいて上側Ｎ２はホットエレクトロンによる電
流が流れるｎ形のベース領域を形成する。勿論、本発明
は、ホットエレクトロントランジスタの各領域を反対導
電形としたホットホールトランジスタ構造にも用いるこ
とができる。ホット電荷キャリヤは格子と熱的に等価で
ないキャリヤである。従って、ホットエレクトロンの平
均エネルギーは、格子と等価な電子の平均エネルギーよ
りも数ｋＴ以上である。ここで、ｋはボルツマン定数で
あり、Ｔは格子の温度である。

室温の熱エネルギーは約２５ｍｅＶである。

第１図に示すように、半導体本体１は高濃度ｎ形単結晶
半導体基体（本例の場合、Ｇ、Ａ、基体）を具え、この
基体上に通常の分子線エピタキシャル装置により通常の
分子線エピタキシャル技術を用いて複数の半導体層を成
長させ又は堆積する。

これらの層として、比較的濃度の低いｎ形Ｇ　−Ａ　ｓ
コレクタ層すなわちコレクタ領域１ａと、コレクターベ
ース障壁規定領域１０（図面上ハツチングを施さないで
示す）と、本例では高濃度ｎ形Ｇ、Ａ。

で形成したベース領域２とを具える。

ベース−コレクタ障壁規定層１０は米国特許第４１４９
１７４号に記載されている型式のバルク型ユニポーラダ
イオードを形成できると共に、ベース領域２と同一のバ
ンドギャップの半導体材料で構成できる。従って、ベー
ス−コレクタ障壁規定Ｎ１０はＧ　−Ａ　ｓで構成でき
ると共にＰ形の不純物濃度を有することができ、この不
純物濃度はベース領域２からコレクタ領域１ａに流れる
電子流に対するポテンシャル障壁の高さを決定する。こ
のベース−コレクタ障壁規定領域１０は十分薄く形成し
、ベース領域２及びコレクタ領Ｍｉ　１　ａに形成され
る空乏層が零Ｖで合体してベース−コレクタ障壁規定領
域１０の全体が空乏化されるように構成する。このよう
に零バイアスで空乏化するため、ベース−コレクタ障壁
規定領域１０の厚さ及びドーピングレベルは米国特許第
４１４９１７４号に記載されている条件を満足する必要
があり、その障壁の高さはベース−コレクタ障壁規定領
域１０のドーピングレベルにより決定される。

ベース領域２を形成した後、半導体本体１を分子線エピ
タキシ（ＭＢＢ）装置内に位置させ、第１層４すなわち
犠牲層４を分子線エピタキシによりエピタキシャル成長
させる。本例では、犠牲層４はアルミニウムガリウムヒ
素（Ａ　ｆ　Ｇ、Ａ、）すなわちＡｌｘＧａ＋−ｘＡｓ
（ｘは、典型的には０．３とする）で構成する。このＡ
　ｆ　Ｇ、Ａ、にはＰ形の不純物をドープして、Ａ　ｆ
　Ｇ、Ａ、層のＧ、Ａ、層に対する選択エツチングの比
率を増大させることができる。

次に、半導体本体１をＭＢＥ装置から取り外し、通常の
フォトリソグラフィ及びエツチング技術を用いて窓５を
形成し、第２図に示すようにベース領域２のメサ構造体
３を形成する予定の区域２ａの位置にエツチングにより
露出させる。

次に、半導体本体１をＭＢＥ装置に戻し、Ｐ形Ｇ、Ａ、
の第１サブ層６ａをエピタキシャル成長又は堆積し、次
にＪｃｍＡ＊から成る第２のサブ層６ｂを形成して別の
層６を全面に形成する。この別の層６は、後述するよう
にベース領域２と共に米国特許第４１４９１７４号に記
載されているバルク型ユニポーラダイオードを形成して
ホットエレクトロンをベース領域２に注入する。

第３図から明らかなように、第１層すなわち犠牲層４に
形成した窓５の縁部すなわち側壁部５ａで規定される階
段部により、第１及び第２のサブ層６ａ及び６ｂは窓５
の側壁部５ａにおいて不連続部が生ずるように形成され
る。このように階段状の不連続部を形成することは、分
子線を発生させるヌードセン源（Ｋｎｕｄｓｅｎ　５ｏ
ｕｒｃｅｓ）を用いて犠牲Ｎ４の表面に対して角度を以
て分子線を照射し窓５の側壁部５ａに陰影効果をもたら
す場合に特に有効である。或は、窓５の側壁部５ａに不
連続部が形成される助けとなるように犠牲層４をエツチ
ングしてアンダカットを形成することもできる。

窓５のエツチングは、僅かにアソダカットして側壁５ａ
が犠牲層４の表面に対して９０°以下の角度をなすよう
にすることができる０ＭＢＥを用いて別の層６を形成す
ることによりＮ６の形成を正確に制御でき、しかも層６
の側壁部すなわち縁部５ａに割り目や薄い部分が形成さ
れても不具合とはならない。

短時間の同位体エツチングを行なって窓５の側壁部５ａ
上に堆積した層６のＧ、Ａ、を除去し、Ａ　ｆ　Ｇ、Ａ
、から成る犠牲層４の側壁５ａの部分５０を次のエッチ
剤に露出させることができる。このエッチ剤はＧ、Ａ、
に対して高い選択性を以てＡ　ｆ　Ｇ、Ａ、を侵食する
。ＡｆＧ、Ａ、用の選択性エッチ剤として種々のエッチ
剤を用いることができ、例えば緩衝フッ化水素酸や塩化
水素酸を用いることができる。選択性エッチ剤は露出し
た部分５０を経てＡｆＧ、Ａ、から成る犠牲層４を完全
に侵食しメサ構造体３の部分を除いて犠牲層に支持され
ている別の層６を除去する。従って、このメサ構造体３
は、第４図に示すように第１及び第２のサブ層６ａ及び
６ｂの残存部６０ａ及び６０ｂによって規定される。Ａ
７２Ｇ、Ａ、を選択的にエツチングするエッチ剤を用い
ることにより、ベース領域２が比較的薄くてもベース領
域はエッチ剤により侵食されず、しかもメサ構造体３を
正確に規定することができる。

メサ構造体３を形成しその周囲のベース領域２の表面を
露出させた後、この区域をマスクし周縁部１１をベース
領域２を経てコレクタ領域１ａまでエツチングして同−
基体上の他の部分から分離し素子分離を行なう。このエ
ツチング処理は、メサ構造体３の形成とは異なり厳格に
規定する必要はない。けだし、コレクタ領域１ａが厚い
ためである。

周縁部１１をエツチングする代わりに、プロ゛トン照射
技術を用いて素子分離を行なうこともできる。

メサ構造体のエミッタ３、ベース領域２及び基体１に通
常の金属コンタクト１２．１３及び１４をそれぞれ形成
する。

上述したように、メサ構造体３はベース領域２と共に米
国特許第４１４９１７４号に記載されている型式のバル
ク型ユニポーラダイオードを構成し、第１のサブ層６ａ
の残存部分６０ａを有するベース領域２にホットエレク
トロンを注入する。この残存部６０ａはエミッターベー
ス障壁規定領域を形成すると共に十分に薄くされ、第２
のサブ層６ｂの残存部６０ｂによって形成されるエミッ
タ領域及びベース領域２に形成される空乏層が零バイア
スにおいて併合してエミッタ−ベース障壁規定領域６０
ａ全体を空乏化する。零バイアスで空乏化するため、エ
ミッターベース障壁規定領域６０ａの厚さ及びドーピン
グレベルは米国特許第４１４９１７４号に開示されてい
る条件を満足する必要があり、その障壁の高さはエミッ
ターベース障壁規定領域６０ａのドーピングレベルによ
って決定される。

典型的な実施例において、コレクタ領域１ａはその厚さ
を約１μｍとしドーパント濃度は約１０１６シリコン（
又はすず）原子／　ｃｍ　’とすることができ、コレク
ターベース障壁規定領域１０はその厚さを約１５　ｎｍ
としドーパント濃度は約３×１０１１１原子／　ｃ＋＋
＋　’とすることができる。ベース領域２は約２５　ｎ
ｍの厚さを有しドーパント濃度は約５Ｘ１０”シリコン
原子／Ｃｌ１１″とし、エミッターベース障壁規定領域
６０ａはその厚さを約２０ｎｍとしドーパント濃度は約
３Ｘ１０”ベリラム原子／　ｃｍ　’　とすることがで
きる。エミッタ領域６０ａはその厚さを４００ｎｍとし
ドーパント濃度は１０′＆シリコン（又はすず）原子／
ｃｍ３とすることができる。

第６図は第５図に示すトランジスタの異なるバイアス条
件におけるエネルギーレベルを示すエネルギー線図であ
り、ラインａは零バイアス時のエネルギーレベルを示し
、ラインｂはベース領域２及びコレクタ領域１，１ａを
エミッタ領域６０ｂに対してそれぞれ■、。及びＶＣｔ
だけバイアスしたときのエネルギーレベルを示ス。

本発明においては、Ｇ、Ａ、及びＡ　ｆ　Ｇ、Ａ、以外
の材料並びに■−■族以外の半導体材料も用いることが
できる。さらに、エミッターベース障壁規定領域６０ａ
をベース領域２の材料とは異なる材料で構成し、ベース
領域２とへテロ接合を形成し例えば領域６０ａにより規
定される障壁の高さを増大させることができ、さらに犠
牲層４を選択的にエツチングしエミッターベース障壁規
定領域６０ａ及びベース領域２に対してはエツチング作
用を有しない適当なエッチ剤を入手できれば、領域６０
ａを構成する材料の価電子帯のホールエネルギーをベー
ス領域２の材料の価電子帯のホールエネルギーよりも一
層高いものとすることができ少数キャリヤのトラッピン
グが減少する。適当な材料の組み合せとして、例えばＡ
　ｆ　Ｇ、Ａ、と１．Ｇ、Ａ、、Ｇ、Ａ、とＩ　１．Ｇ
、Ａ、、Ｇ、Ａ、とＧ、ＡよＰであり、各々の場合適当
な選択性エツチングを行なうことができる。

さらに、本発明による方法を用いてホット電荷キャリヤ
以外の半導体装置を製造することができ、このような半
導体装置は特有の利点を有しており、例えばベース透過
性トランジスタ（ｐｅｒｍｅａｂｌｅ　ｂａｓｅｔｒａ
ｎｓ　ｉｓ　ｔｏｒ）やトンネルホットエレクトロント
ランジスタの場合メサ構造体を形成する予定の上側層を
比較的薄くできる利点がある。ベース領域及びエミッタ
領域に対して選択的に犠牲層だけをエツチングできる適
切な選択性エッチ剤を入手できれば、本発明を用いてペ
テロ接合バイポーラトランジスタを製造することができ
る。本発明による製造方法は、例えば導波管構造体やり
ッジ型半導体レーザを製造するために利用することがで
きる。

本発明は上述した実施例だけに限定されず種々の変形や
変更が可能である。このような変更や変形には、半導体
技術の分野で既知の他の構成や上述した実施例に付加さ
れまた置換できる種々の構成を含むものである。

【図面の簡単な説明】

第１図〜第５図は本発明による製造方法を実施するため
の工程を示す線図的断面図、 第６図は第５図に示すトランジスタの零バイアス時及び
バイアス時のエネルギ状態を示すエネルギー線図である
。 １・・・半導体本体　　　　　１ａ・・・コレクタ領域
２・・・上側層（ベース領域） ４・・・第１Ｎ（犠牲層）　　５・・・窓６・・・別の
層 １０・・・ベース領域規定領域 １２、１３．１４・・・コンタクト。

Claims (1)

1. 【特許請求の範囲】 １、処理チャンバ内に配置した基体上に少なくとも１個
   の半導体材料のエピタキシャル層を成長させて半導体本
   体を形成し、上側層上に第１層を形成し、第１層に窓を
   形成して上側層上の一部を露出させ、前記第１層上及び
   前記窓内に半導体材料の別の層を形成し、前記第１層を
   選択的にエッチングして第１層及びこの第１層に支持さ
   れている前記別の層の一部を除去し、基体上の上側層に
   メサ構造体を形成してメサ構造体を有する半導体装置を
   製造するに当たり、 前記半導体本体を処理チャンバ内に位置さ せた状態でエピタキシャル成長によって前記第１層を形
   成し、前記上側層の半導体材料とは異なる半導体材料の
   層を上側層上に形成し、前記第１層の半導体材料とは異
   なる半導体材料をエピタキシャル成長させることによっ
   て第１層上及び前記上側層の露出した部分に前記別の半
   導体材料層を形成することを特徴とする半導体装置の製
   造方法。 ２、前記半導体層を分子線エピタキシャル装置内で成長
   させることを特徴とする請求項１に記載の半導体装置の
   製造方法。 ３、前記窓を形成し、第１層を除去した後前記窓内に残
   存する前記別の層の一部がメサ構造体を形成することを
   特徴とする請求項１又は２に記載の半導体装置の製造方
   法。 ４、前記上側層がベース領域を形成するように半導体本
   体を形成し、前記別の層をベース領域の導電形と反対導
   電形の不純物でドープした第１のサブ層及びベース領域
   と同一導電形の不純物でドープした第２のサブ層として
   堆積し、前記第１サブ層を、前記メサ構造体がベース領
   域と共にバルク型ユニポーラダイオードを構成して半導
   体装置の動作中にホット電荷キャリヤをベース領域に注
   入するように十分に薄く且高い不純物濃度でドープする
   ことを特徴とする請求項３に記載の半導体装置の製造方
   法。 ５、前記ベース領域及び第２のサブ層をｎ形半導体層と
   して形成し、前記メサ構造体がベース領域と共にバルク
   型ユニポーラダイオードを形成してベース領域にホット
   エレクトロンを注入することを特徴とする請求項４に記
   載の半導体装置の製造方法。 ６、前記第１及び第２のサブ層を、同一材料から成り反
   対導電形の層として堆積させることを特徴とする請求項
   ４又は５に記載の半導体装置の製造方法。 ７、前記上側層及び別の層をIII−Ｖ族半導体材料で形
   成し、前記第１層を別のIII−Ｖ族半導体材料で形成す
   ることを特徴とする請求項１から６までのいずれか１項
   に記載の半導体装置の製造方法。 ８、前記上側層及び別の層をＧａＡｓで形成し、前記第
   １層をＡｌＧａＡｓで形成することを特徴とする請求項
   ７に記載の半導体装置の製造方法。 ９、前記上側層及びメサ構造体上に電気接点を形成する
   ことを特徴とする請求項１から８までのいずれか１項に
   記載の半導体装置の製造方法。 １０、請求項１から９までのいずれか１項に記載の製造
   方法によって製造された半導体装置。