JPH0719966B2 - 多層回路基板アセンブリ及びその製造方法 - Google Patents

多層回路基板アセンブリ及びその製造方法

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JPH0719966B2
JPH0719966B2 JP3202240A JP20224091A JPH0719966B2 JP H0719966 B2 JPH0719966 B2 JP H0719966B2 JP 3202240 A JP3202240 A JP 3202240A JP 20224091 A JP20224091 A JP 20224091A JP H0719966 B2 JPH0719966 B2 JP H0719966B2
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Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、高い配線密度を持つ印
刷回路基板に関する。 【０００２】 【従来の技術】通常、高い配線密度の印刷回路基板は誘
電体材料の層によつて分離されている幾つかの導電体層
で構成されている。その内の幾つかの導電体層は電源用
及び接地用として用いられており、残りの導電体層は、
電気信号の伝達用（例えば、集積回路チツプの間の接続
体）としてパターン化されている。導電体層から導電体
層への相互接続は、通常、内面が導電性の材料（例え
ば、銅）でメツキされているプレーテツド・スルーホー
ル（ＰＴＨ）と呼ばれている構造体を用いて行なわれて
いる。隣り合つた導電層の間に電気的相互接続を必要と
する場合、従来は、「バイア」と呼ばれている接続体が
設けられる。これらのホール（孔）タイプの接続体は、
回路基板の厚さ全体に延びてはいないけれども、開孔の
内側に設けられた導電層（例えば、銅）によつて被覆さ
れている。このような「バイア」及びスルーホールは、
通常、ドリルによる穿孔で作られる。 【０００３】多層印刷回路基板の構造の幾つかの例は、
米国特許第４０３０１９０号、同第４５５４４０５号、
同第４８５４０３８号、同第４８６４７７２号及び同第
４８６８３５０号に記載されている。 【０００４】上述の米国特許や、他の特許によつて公知
のように、多層印刷回路基板の構造は、信号伝達用導体
や、電源供給用導体及び接地用導体に対して、銅などの
高導電性材料を用いている。多層印刷回路基板構造に使
用されている誘電体材料に対して一般に広く用いられて
いる１つの材料は、エポキシ・ガラスである。他の誘電
体材料としては、ポリイミド及びポリテトラフルオロエ
チレン（テフロン、イー・アイ・デユポン社の商標）が
あり、比較的低い誘電体材料が必要な時には、後者の材
料が好適である。 【０００５】後で明らかになるように、本発明は、別個
に積層されたサブアセンブリ（以下、積層サブアセンブ
リ、または単にサブアセンブリと言う）を有する独立し
た回路基板を含んでおり、各サブアセンブリは導電性の
配線と、少なくとも１個のスルーホールとを持つてい
る。本発明に従つた多層構造体は、実質的に高い密度の
配線を持つ第１の層と、基板中の他の層に比較して実質
的に小さな電気抵抗を持つ少なくとも１つの他の層とを
設けることによつて特徴付けられる。この明細書におい
て使用される配線密度という術語は、各サブアセンブリ
内の個々の層に対して、１平方インチの面積当りの直線
長さのインチ数を表わしている（但し、この明細書で
は、ＣＧＳ単位に換算している）。これらの導電路は、
回路の機能に依存して、信号伝送路か、電源供給路か、
または接地路として用いられる。従つて、夫々の導体が
１インチの長さで、すべての導体が１インチ平方の領域
にある、独立し、離隔した４本の導電ラインを持つ導電
層を持つ積層サブアセンブリは、約１．５８cm／cm
2（１平方インチ当り４．０インチ）の配線密度を持つ
ことになる。 【０００６】この明細書で用いられる電気抵抗と言う術
語は、積層された各サブアセンブリ中の個々の導電路を
流れる電流に対して生じる電気抵抗の大きさを意味す
る。上述の例において、これは、サブアセンブリ中の回
路の４つのラインの電気抵抗値（単位長さ当りのオーム
値）である。 【０００７】そのようなサブアセンブリの中で選ばれた
あるサブアセンブリが他のサブアセンブリよりも実質的
に高い配線密度を持つており、他方、上記の他のサブア
センブリは回路に流れる電流に対して顕著に小さな抵抗
値（そして、対応した低い配線密度）を示すような積層
サブアセンブリの全体としての構造を使用することは、
実質的に融通性の高い多層構造を与えることになる。こ
のような構造は、比較的高い配線密度（そして、対応し
た小さな電流容量）を持つ基板の一方の側に、その層の
一部として、何枚かの（例えば１０枚）個々の層を含ま
せ、他方、その回路基板の他方の側には、小さい抵抗値
を持ち、相対的に低い配線密度の層を含ませることがで
きる。回路基板の一方の側に最大の入力数（例えば、最
大の信号入力数）を必要とし、そして、他方の側に、一
方の側より遥かに大きな電流を必要とする場合に、上述
のような構造は特に有益である。例えば、上述のより高
い配線密度を持つ回路基板の側の細く、より密接した導
電路よりも、より大きく離隔することができる実質的に
より太い（例えば、より厚い）導電路によつて与えられ
るような、より大きな電流（そして、関連する小さな抵
抗）は、上記の一方の側よりもより大きな電流容量を与
えるばかりでなく、所望の接続体の間のより長い配線路
を与えることができる。このような構造は、スーパーコ
ンピユータの環境において特に有用である。 【０００８】従つて、上述の特徴を持つ多層回路基板ア
センブリは、従来の技術に顕著な改良をもたらすものと
考えられる。 【０００９】 【発明が解決しようとする課題】本発明の目的は、多層
回路基板を改良する技術を提供することにある。 【００１０】本発明の他の目的は、多層回路基板アセン
ブリの選択された層が他の層よりも実質的に高い配線密
度を持ち、他方、上記の他の層は実質的に小さな抵抗を
持つているような多層回路基板アセンブリを提供するこ
とにある。 【００１１】本発明の他の目的は、上述の多層回路基板
アセンブリの製造方法を提供することにある。 【００１２】 【課題を解決するための手段】本発明に従つて、夫々の
積層サブアセンブリが、導電性の配線と、少なくとも１
つのスルーホールとを持つ第１及び第２の積層サブアセ
ンブリを有する多層回路基板アセンブリが与えられる。
第１の積層サブアセンブリは第２の積層サブアセンブリ
よりも高い配線密度を持つており、そして、第２の積層
サブアセンブリは、第１の積層サブアセンブリよりも小
さな電気抵抗を持つている。本発明の多層回路基板アセ
ンブリは、幾つかの積層サブアセンブリを含むことがで
き、この場合、第１及び第２の層の間にある付加的な層
は、付加的な層が第２の層に近づくに従つて、段階的
に、第１の層よりも低い配線密度を持ち、かつ、より小
さな電気抵抗値を示す。 【００１３】本発明の他の実施例によると、夫々の積層
サブアセンブリが導電性の配線と、少なくとも１つのス
ルーホールとを持つ複数個の積層サブアセンブリを含む
多層回路基板アセンブリを製造する方法が示されてい
る。この製造方法は、まず、積層サブアセンブリを準備
する段階と、第１の積層サブアセンブリに対して第２の
積層サブアセンブリを整列する段階と、第１の積層サブ
アセンブリを通つて延びるスルーホールであつて、第２
のサブアセンブリ中に設けられた少なくとも１つのスル
ーホールを与える段階と、第１のサブアセンブリが第２
のサブアセンブリよりも大きな配線密度を持ち、他方、
第２のサブアセンブリは第１のサブアセンブリよりも小
さな電気抵抗を持つように、第１及び第２のサブアセン
ブリの両方を通つて延びるスルーホール内に導電性材料
の層を設ける段階とを含んでいる。 【００１４】本発明の他の実施例によると、夫々の積層
サブアセンブリが導電性配線と、少なくとも１つのスル
ーホールとを持つ複数個の積層サブアセンブリを含む多
層回路基板アセンブリの製造方法が与えられる。この方
法は、サブアセンブリの各々に少なくとも１つのスルー
ホールを設ける段階と、各スルーホールが他のサブアセ
ンブリの関連するスルーホールと整列するように、サブ
アセンブリを相互に位置付ける段階と、配線密度及び電
気抵抗が第１の積層サブアセンブリから以降の積層サブ
アセンブリになるに従って小さくなるようにして積層サ
ブアセンブリを接合して他層構造を形成する段階と、整
列されたスルーホールの各々の中に連続した導電性の層
を設ける段階とを含んでいる。 【００１５】 【実施例】本発明を適用した多層回路基板アセンブリを
製造するために３つの別個の製造工程を示す図を参照し
て本発明の実施例を以下に説明する。以下に明らかにな
るように、この最終的な製品は、これらのサブアセンブ
リと関連したサブアセンブリが、所定の動作特性（配線
密度、電気抵抗）を持つように、所望の態様で結合され
る複数個の積層された積層サブアセンブリを含んでい
る。 【００１６】図１乃至図５において、本発明の実施例に
基づいて多層回路基板アセンブリを製造する工程が示さ
れている。図１において、本発明の回路基板を形成する
ために、他の積層サブアセンブリと結合可能な積層サブ
アセンブリ２０の１例が示されている。図１に示された
構造は多様なサブアセンブリの内の１つの例を示すもの
であつて、この構造によつて本発明の技術的範囲が制限
されるものではないことは自明であろう。図１に示した
構造は、各導電面が適当な誘電体材料によつて取り囲ま
れている少なくとも３つの電気的な導電面を含んでいる
構造である。然しながら、本発明の最も単純な形式にお
いて、この実施例において用いられる積層サブアセンブ
リは、単一の導電層、即ち内部に単一の誘電体層を含む
積層サブアセンブリであつても良い。導電層という術語
の意味は、電気的に導電性の材料（好ましい材料は銅で
ある）を含む単一の導電層であつて、しかも、この層は
信号を伝送する機能、電力を供給する機能、または接地
機能、或はそれらの組み合わせの機能を持つているよう
な層を意味している。平坦（図示のように）であること
が望ましいこの導電層は、個別に離隔した複数個の導体
（例えば、配線用導体）か、または導電性材料の実質的
に一体のシート（しかし、開孔を含む）であつてもよ
く、またはそれらの組み合せを含むものであつてもよ
い。 【００１７】図１の積層サブアセンブリ２０は、第１の
導電層２１（例えば、隣接して離隔した幾つかの独立し
た導電ライン２３）と、第２の導電層２５（例えば、電
力供給面、例えば所定の位置に形成された開孔２７を持
つ実質的に一体の銅のシートの層）と、第１の層２１か
ら電力供給面と反対側に位置する第３の層２９とで構成
されているのが望ましい。また、この第３の導電層２９
は幾つかの独立して離隔した配線３１を含む信号層を構
成する。既に述べたように、これらの層２１、２５及び
２９は、特定の態様で電流を流す能力を持つ導電層とし
て定義付けられる。また、これらの層の各々は、従来と
同様に配線用の導体とも呼ばれる。 【００１８】更に、積層サブアセンブリ２０は、良好な
実施例において３つの配線用導体層を取り囲む誘電体層
３３を含んでいる。この特定のサブアセンブリに用いら
れる良好な誘電体材料は、ガラス繊維を含む公知のエポ
キシ樹脂の組成のエポキシ・ガラスである。他の誘電体
材料として、回路基板の素子の製造に用いられている公
知のポリイミド、及びポリテトラフルオロエチレン（例
えば、テフロン）を含ませることができる。 【００１９】誘電体材料３３は、外表面（図１における
上面及び下面）に現われたものとして示されているが、
このことは必須の条件ではなく、この構造において、配
線用の導体層２１及び２９が外表面に現われたものでも
良いことは自明である。然しながら、誘電体を外表面に
設けるのが好ましいことは、以下の説明で理解できるで
あろう。 【００２０】本発明に好適な積層サブアセンブリの他の
例は、外表面に配線導体の離隔した層を持つ中間的な誘
電体層を含むサブアセンブリを含んでいる。このような
構造は、一方の層が信号層として用いられ、他方の層が
電力供給層として用いられる２つの導電層だけを含んで
いる。更に、他の組み合せもまた本発明の技術範囲に属
する。本発明の技術的範囲は、単一の導電層だけしか持
たない単一の誘電体層の積層サブアセンブリをも含むこ
とは容易に理解できるであろう。 【００２１】本発明の一実施例において、各配線層が約
０．００８８９ミリメートル（約０．０００３５イン
チ）乃至約０．０７１１２ミリメートル（約０．００２
８インチ）の範囲の厚さを持つ銅の配線導体を有する積
層サブアセンブリ２０が製造された。これらの配線導体
は、約０．１０１６ミリメートル（約０．００４イン
チ）乃至０．２５４ミリメートル（約０．０１０イン
チ）の間隔で隔離されている。このようにして製造され
たサブアセンブリ２０は、全体の厚さが約０．０２５４
ミリメートルの厚さであった。 【００２２】上述した積層サブアセンブリ２０は、以下
に説明する３つの製造方法を使用することによつて、１
つ、またはそれ以上の積層サブアセンブリとして形成で
きることが以下の説明から明らかになる。また、この積
層サブアセンブリは、上述したようなサブアセンブリと
は異なつた構造を持つ積層サブアセンブリに組み合せる
ことも本発明の技術的範囲に属することも自明であろ
う。 【００２３】積層サブアセンブリ２０は従来の技術を用
いて製造することができる。従つて、これ以上の説明は
必要としない。 【００２４】図２において、積層サブアセンブリ２０
は、夫々が導電性材料（例えば、銅）の層を含んでいる
のが望ましい複数個のスルーホールが与えられている。
ＰＴＨとも呼ばれているこれらのスルーホールは、配線
導体２１及び２９の関連する層を電気的に相互接続する
のに用いられる。配線導体２１及び２９の間に配列され
ている配線導体２５に設けられた開孔２７を通つてスル
ーホール３５が通過するので、配線導体２５とスルーホ
ール３５との接続は行なわれない。然しながら、配線導
体２５とスルーホール３５との接続は、必要に応じて設
けることが可能である（例えば、電源用の配線とし
て）。例えば、他の導電素子に接続するために、サブア
センブリ２０の外表面（上面及び下面）にあるこれらの
スルーホールを他の導電層に更に延長することもまた本
発明の技術的範囲に属する。このようなスルーホールの
１つの例が図２の左側に示されている。 【００２５】配線導体の夫々の層に必要な接続体が設け
られた後、図２の積層サブアセンブリ２０はテスト（例
えば、短絡及び断線テスト）に向けられる。 【００２６】図３において、積層サブアセンブリ２０は
第２の積層サブアセンブリ４０と整列されて示されてい
る。サブアセンブリ２０と同様に積層サブアセンブリ４
０は、３つの別個の配線導体の導電層４１、４５及び４
９の層を含んでいる。これらの配線導体層の内、配線層
４１及び４９は信号面として用いられ、中間の配線導体
の導電層４５は電力供給用の配線として用いられるのが
好ましい。明らかに、第２のサブアセンブリ４０は、サ
ブアセンブリ２０よりも低い配線密度を持つており、し
かも、サブアセンブリ２０よりも小さな抵抗値（そし
て、大きな電流容量）を持つている。１実施例におい
て、サブアセンブリ２０は、約１９７cm／cm2（１平方
インチ当り約５００インチ）の配線密度と、約０．６７
オーム／cm（１インチ当り約１．７オーム）の電気抵抗
値を持つており、他方、第２のサブアセンブリ４０は、
約９９cm／cm2（１平方インチ当り約２５０インチ）の
配線密度及び対応する０．２８オーム／cm（１インチ当
り約０．７オーム）の電気抵抗値を持つている。また、
これを達成するために、第２のサブアセンブリ４０の配
線の厚さ及び幅は、第１のサブアセンブリ２０の厚さ及
び幅よりも若干大きい寸法にすることが可能である。 【００２７】両方のサブアセンブリを整列した後（及び
テストを終了した後）、通常のラミネーシヨン（積層）
技術を使用して、これらのサブアセンブリは互に接着さ
れる。例えば、両方のサブアセンブリは、外部手段（例
えば、各サブアセンブリの外周に設けられた開孔中に整
列用のピンを挿通するような手段）を使用することによ
つて整列され、そして、両方のサブアセンブリは積層処
理の加圧（例えば、２１乃至３５Kg／cm2）（３００乃
至５００ＰＳＩ）及び加熱処理（例えば、摂氏１８０
度）に向けられる。両方のサブアセンブリが接着された
後、所定の配線導体の層の間に所望の相互接続を与える
ために、このサブアセンブリの複合体にスルーホール５
５が与えられる。図３に示した実施例において、独立し
た信号用配線の導電層（２１、２９、４１及び４９）が
接続されている。スルーホール５５の参照数字５７で示
したように、各スルーホールは、導電材料（例えば銅）
の共通層を含んでいる。この導電材料層は、図３の左側
のスルーホール５５によつて示されているように、複合
体の外側表面にまで延長することができる。導電材料が
延長されたサブアセンブリ２０中のスルーホール３５
は、下部のサブアセンブリ４０の上面に形成された導電
性の配線部材５９に電気的に接続され、更にこの複合体
の機能を拡張することができることには注意を払う必要
がある。 【００２８】図３に示された複合体は、本発明に従つて
形成された最も簡単な多層回路基板アセンブリの１例を
示している。即ち、本発明の多層回路基板アセンブリ
は、上述の動作特性（配線密度及び電流容量）を与える
ために、たつた２つの積層サブアセンブリで構成するこ
とができる。然しながら、本発明の技術的範囲は、より
多様な動作特性を持つ積層回路基板アセンブリを与える
ことが必要な時（実際上は常に必要である）に、２つの
サブアセンブリを用いることのみに限定されるものでは
ない。従つて、図４及び図５に示したように、付加的な
積層サブアセンブリ（６０、８０）が加えられる。付加
的なサブアセンブリの各々は、元のサブアセンブリより
も低い配線密度と、小さい電気抵抗を持つていることが
望ましい。加えて、配線導体層の間の所望の相互接続を
与えるために、共通のスルーホール（図４の６５及び図
５の８５）が設けられる。そのようなスルーホールは、
図５にたつた１つしか示されていないが、実際上は、よ
り多くのスルーホールが用いられることは勿論理解でき
るであろう。例えば、図５に示されたような４個の積層
サブアセンブリの複合体は、第１のサブアセンブリの中
に合計約１００００から１０００００個の範囲のスルー
ホール３５を含み、第２のサブアセンブリ４０の中に約
５０００から５００００個の範囲のスルーホール５５を
含み、第３のサブアセンブリ６０の中に約２５００から
２５０００個のスルーホール６５を含み、第４のサブア
センブリ８０には約１２５０から１２５００個のスルー
ホール８５を含んでいる。図５に示した構造は、図示さ
れた導電性の信号用配線（２１、２９、４１、４９、６
１、６９、８１及び８９）だけを相互接続するのに用い
られるＰＴＨを含むものとして示されているが、本発明
の技術的範囲はこの構造のみに制限されるものではな
い。例えば、信号用の配線の代わりに、電力供給用の配
線、または接地用配線に直接に接続することができる。
図５に示した最終的な複合構造に含まれるスルーホール
は、接続の性質に応じて、異なつたサイズ（直径）を持
つことができる。例えば、スルーホール８５は、深さが
浅いスルーホール３５を遥かに超えた大きな直径を持つ
ている。 【００２９】加えて、各スルーホールに用いられている
導電層は、行なわれる接続の性質に応じて異なつた厚さ
にすることができる。積層サブアセンブリ２０及び４０
の間の状態のように、後続するサブアセンブリ６０及び
８０は、元のサブアセンブリ中の対応する配線よりも大
きな幅、または厚さ、または間隔を持つ配線導体を持つ
ことができる。このような構造は、これらの後続サブア
センブリ６０及び８０が必要とする小さな電気抵抗を与
えることができる。 【００３０】以上、独立した複数個の積層サブアセンブ
リを含む多層回路基板アセンブリを製造する方法が説明
された。この製造方法によつて作られた多層回路基板ア
センブリは、アセンブリの一方の側で実質的に高い配線
密度を持ち、他方の側で遥かに小さな抵抗値（そして、
対応する大きな電流容量）を持つている。このような性
能は、スーパーコンピユータで使用するような高密度配
線構造に非常に求められているものである。１例として
挙げると、約３９cm／cm2（１平方インチ当り約２５０
インチ）から約３１０cm／cm2（１平方インチ当り約２
０００インチ）の配線密度を有する多層回路基板アセン
ブリが与えられ、このアセンブリは転じて、約０．０４
３オーム／cm（１インチ当り約０．１１オーム）から約
０．５２０オームcm（１インチ当り約１．３２オーム）
の対応する電気抵抗を含んでいる。本発明の製造方法の
１つの利点は、最終的な複合体に合成する前に、各サブ
アセンブリを別々にテストすることができるということ
である。従つて、最終的なアセンブリが作られた後に製
品テストを行なえばよいから、製造コストは著しく低減
される。 【００３１】図６乃至図１１は、本発明の多層回路基板
アセンブリを製造する方法の他の実施例を説明する図で
ある。 【００３２】図６において、積層サブアセンブリ１２０
は図１のサブアセンブリの構造と実質的に同じ構造に作
られている。この構造において、積層サブアセンブリ１
２０は、従来の穿孔技術（ドリル穿孔）を用いて複数個
のスルーホール１３５が設けられる。これらのスルーホ
ールの各々は、第１の直径（例えば、約０．０５０８ミ
リメートル乃至約０．１５２４ミリメートル）を持ち、
そして、積層サブアセンブリ２０と同様な所望の接続を
与えるために、導電材料の層（例えば、銅）が設けられ
ている。 【００３３】次の工程において、図７に示されたよう
に、第２の積層サブアセンブリ１４０が与えられ、サブ
アセンブリ１２０が持つている信号伝送機能、電力供給
機能、または接地機能と同じように、このサブアセンブ
リもまた、３つの配線導体の導電層、１４１、１４５及
び１４９を含むことが望ましい。然しながら、この配列
において、これらの導電層の対応する配線は、第１のサ
ブアセンブリ１２０の配線密度よりも低い配線密度を持
つており、他方、第２のサブアセンブリ１４０は小さな
電気抵抗を持つている。従つて、第２のサブアセンブリ
のこれらの配線は、第１のサブアセンブリの配線の厚
さ、または幅よりも大きな寸法にされている。スルーホ
ール１５５は、この時点で第２のサブアセンブリ１４０
に与えられている（第１のサブアセンブリに接着される
前に）ことには注意を払う必要がある。更に、これらの
第２のスルーホール１５５は第１のサブアセンブリ１２
０のスルーホールよりも外径が大きくされていることに
も注意を要する。本発明の１実施例において、スルーホ
ール１５５は、約０．１０１６乃至０．２５４ミリメー
トルの直径を持つものが使われた。 【００３４】図８において、積層サブアセンブリ１２０
及び１４０の両方は、対応する夫々のスルーホールが相
互に整列するように整列されている。公知の接着材料
（例えば、プリプレグ）の中間層が接着剤として用いら
れる。その後、公知の任意の積層技術を使用することに
よつて、両方の積層サブアセンブリが接着される。１例
として、両方の積層サブアセンブリは、摂氏約１８０度
の温度で、約２１Kg／cm2乃至３５Kg／cm2の圧力で加圧
され、接着される。 【００３５】整列されたスルーホールの中間的な位置に
おける電気的な接続を確実にするために、その中間位置
にある誘電体９１の部分を除去する必要がある。本発明
の１実施例において、大きな直径のスルーホールを持つ
複合体構造の面から、レーザ・ビーム９３が照射される
ようなレーザ研削によつて、上述の除去を行なうことが
好ましい。図９に示されたように、誘電体９１の除去が
行なわれ、その後、導電性材料の第２の層が付着（例え
ば、メツキにより）される。 【００３６】若し、付加的な積層サブアセンブリ（例え
ば、６０及び８０）が必要ならば、図１１に示されたよ
うに、これらの付加的なサブアセンブリは対応する大き
なスルーホールと、前のサブアセンブリのスルーホール
とが整列される。誘電体材料の接着剤９１が、各サブア
センブリの間で用いられ、その後、全体が整列された構
造体として接合される（例えば上述した積層技術を用い
て）。整列されたスルーホールの接続部の接着剤を除去
する前に、この多層構体全体を接合することによつて、
接着剤の除去工程（例えば、レーザ研削）が多層構造体
全体に対してただ一回だけ遂行するのか望ましい。公知
の被着技術（例えば、メツキ）を使用して、導電材料の
銅の対応する層が、この構造体の整列したスルーホール
に被着される，図１１に示されたように、後続する各サ
ブアセンブリに関連する配線導体の層は、所望の低い抵
抗値を確保するために、厚さ、または幅、或は間隔が十
分に大きくされる。図５と同様な構造を持つこの構造体
は、構造体の一方の側（上側）において実質的に大きな
配線密度を達成しており、構造体の他方の側（下側）に
おいて実質的に低い抵抗値（そして、大きな電流容量）
を達成している。本発明の１実施例において、図１１に
示されたような構造の第１の積層サブアセンブリ１２０
は、約１９６．９ｃｍ／ｃｍ2（１平方インチ当り約５
００インチ）から約２３６．２ｃｍ／ｃｍ2（１乎方イ
ンチ当り約６００インチ）の配線密度と、約０．６３オ
ーム／ｃｍ乃至約１オーム／ｃｍの範囲の対応する電気
抵抗値を持つており、第２の積層サブアセンブリ１４０
は、約９９．３ｃｍ／ｃｍ2乃至約１１８．１ｃｍ／ｃ
ｍ2の配線密度と、約０．２６オーム／ｃｍ乃至約０．
３９オーム／ｃｍの電気抵抗値を持つており、第３の積
層サブアセンブリ１６０は、約４７．２ｃｍ／ｃｍ2乃
至約５１．６ｃｍ／ｃｍ2の配線密度と、約０．１オー
ム／ｃｍ乃至約０．１６オーム／ｃｍの電気抵抗とを持
つており、第４の積層サブアセンブリ１８０は、約２
０．６ｃｍ／ｃｍ2乃至約２５．８ｃｍ／ｃｍ2の配線密
度と、約０．０４オーム／ｃｍ乃至約０．０６オーム／
ｃｍの電気抵抗を持つている。このような構造全体は、
約５．０８ミリメートル乃至約１２．７ミリメートルの
範囲の厚さを持つている。図１乃至図５の実施例におい
て、各積層サブアセンブリは、最終的な複合体として結
合される前に、個別に完全にテストすることができる。
従って、この独特の製造方法は製造コストを低減するこ
とができる。 【００３７】図１２乃至図１５は、本発明の多層回路基
板アセンブリを製造する他の実施例を説明する図であ
る。この実施例の方法において、夫々のサブアセンブリ
が複数個のスルーホールを有する複数個のサブアセンブ
リが独立して形成され、そして、図１５に示されている
ように整列された複合体を形成するために、これらのサ
ブアセンブリの各々のスルーホールは、関連する他のス
ルーホールと整列するように後続の工程で整列される
（上述したような外部の整列手段を用いて）。然しなが
ら、最も単純な形式においては、このような積層サブア
センブリは２枚だけしか必要としない（例えば、図１２
の２２０及び２４０）。各積層サブアセンブリは適当な
配線密度と電気抵抗値を持つている（例えば、図１乃至
図３に示した積層サブアセンブリのように）。 【００３８】図１２において、２つの積層サブアセンブ
リ２２０及び２４０は、夫々のスルーホール２３５が整
列するように整列されている。このような整列は、部分
拡大図である図１３で、より明瞭に示されている。各ス
ルーホールは、積層サブアセンブリの外面から隆起し、
外面上の所定の領域を占めている導電性材料（銅）の突
出部分１０１を含んでいる。これらの突出部分、即ち
「ランド」１０１の各々は、隣接したサブアセンブリ上
の対応する同じ寸法の素子と整列するように設計された
銅の薄層である。スルーホール２３５は夫々がほぼ同じ
直径を持ち、夫々整列するように示されているけれど
も、図１１に示した最終的な積層構造と同じ構造となる
ように、これらのサブアセンブリの内の１つのサブアセ
ンブリのスルーホールの直径を僅かに大きくしても本発
明の技術的範囲に属することは言うまでもない。 【００３９】次に、錫の薄層１０３が、これらの突出部
分１０１と、図１３に示された深さ（例えば０．００３
８１ミリメートル）だけ各スルーホール２３５の内面と
に被着される。次に、整列されたサブアセンブリに圧力
（例えば、約２１Kg／cm2乃至約３５Kg／cm2）を加え、
同時に、これらの部材を加熱する（例えば、約摂氏２５
０度乃至３００度の温度）。このような圧力及び温度に
おいて、錫の層１０３は溶融し、加えられた圧力によつ
て、図１４に示したようなほぼ一体の構造を形成するよ
うに、突出したランド領域１０１の銅の中に拡散する。
このような拡散は、ランド領域１０１の間の接触境界線
を消滅させ、従つて、図１４に示したように、一体的な
構造となる。 【００４０】上述の材料や、圧力及び温度とかは、関連
するサブアセンブリの間の個々の構造（例えば、ランド
の高さが相異する場合）に従つて任意に選ばれる。即
ち、これらの一対の素子の各々の錫が熔融することは、
それらの初期段階において用いられた個々の素子の厚さ
の相異を補償する。 【００４１】図１５に示した実施例において、複合体を
形成するために、４つの積層サブアセンブリが接着され
ている。後で積層された積層サブアセンブリは参照数字
２６０及び２８０で示されており、夫々のサブアセンブ
リは、前の実施例の構造と同様に、３層の配線導体層を
含んでいることが望ましい（配線導体の厚さ、幅及び間
隔は大きいけれども）。従つて、図１乃至図１１に示し
た実施例で説明したものと同じ動作特性（配線密度と電
気抵抗の特性）を持つ最終的な構造が可能である。加え
て、最終的な接着をする前に、これらの積層サブアセン
ブリの各々を個々にテストすることが可能である。然し
ながら、この特定の実施例において、図１１の実施例に
おいて必要であつたような付加的な導電層を与える必要
はない。この実施例（図１５）に用いられた各積層サブ
アセンブリの良好な誘電体材料は、公知の重合体材料、
ポリイミド、またはポリテトラフルオロエチレン（例え
ばテフロン）である。このような材料は、複合体製造の
最終工程において、比較的高い温度及び圧力の下におか
れるので好ましい材料である。 【００４２】図１５の多層構造は、各積層サブアセンブ
リ中のスルーホールが同じ数だけ存在するものが示され
ているけれども、サブアセンブリ１個当りのスルーホー
ルの数は変化し、好ましくは、高い配線密度の上層２２
０のスルーホールの数から、最も配線密度の低い最下部
の層２８０のスルーホールの数に至るまで段階的に減少
する。図５に示されたものと実質的に同じ構造を形成す
るための付加的なスルーホールは、上述した整列及び接
着工程の前に、夫々のサブアセンブリ毎に予め穿孔され
る。 【００４３】以上、実質的に高い配線密度が多層基板ア
センブリの一方の側に達成され、他方、多層基板アセン
ブリの他方の側に実質的に小さな電気抵抗（及び対応す
る大きな電流容量）が達成されるような多層基板アセン
ブリについて説明してきた。このような構造は、現在及
び将来にわたつて、多くの回路デザインに必要とされる
高い配線密度を維持する回路デザインを容易にする。本
発明の製造方法は、各積層サブアセンブリを最終的な複
合構造体に形成する前に、個々の積層サブアセンブリを
個々にテストするのを可能とし、その結果、製品のテス
トを最終的な構造体のみにすることができ、製造コスト
を顕著に低減する。個々のサブアセンブリの取り替え、
または修理は、最終製品の完成前に行なうことができ
る。 【００４４】 【発明の効果】本発明は、多層回路基板アセンブリの選
択された層が他の層よりも実質的に高い配線密度を持
ち、他方、上記の他の層は実質的に小さな抵抗、従つて
大きな電流容量を持つ多層回路基板アセンブリを与え
る。
【図面の簡単な説明】 【図１】本発明の多層回路基板アセンブリの製造方法の
第１の実施例を説明するための図である。 【図２】本発明の多層回路基板アセンブリの製造方法の
第１の実施例を説明するための図である。 【図３】本発明の多層回路基板アセンブリの製造方法の
第１の実施例を説明するための図である。 【図４】本発明の多層回路基板アセンブリの製造方法の
第１の実施例を説明するための図である。 【図５】本発明の方法の第１の実施例によつて作られた
多層回路基板アセンブリの最終的な構造体を示す断面図
である。 【図６】本発明の多層回路基板アセンブリの製造方法の
第２の実施例を説明するための図である。 【図７】本発明の多層回路基板アセンブリの製造方法の
第２の実施例を説明するための図である。 【図８】本発明の多層回路基板アセンブリの製造方法の
第２の実施例を説明するための図である。 【図９】本発明の多層回路基板アセンブリの製造方法の
第２の実施例を説明するための図である。 【図１０】本発明の多層回路基板アセンブリの製造方法
の第２の実施例を説明するための図である。 【図１１】本発明の方法の第２の実施例によつて作られ
た多層回路基板アセンブリの最終的な構造体を示す断面
図である。 【図１２】本発明の多層回路基板アセンブリの製造方法
の第３の実施例を説明するための図である。 【図１３】本発明の多層回路基板アセンブリの製造方法
の第３の実施例を説明するための図である。 【図１４】本発明の多層回路基板アセンブリの製造方法
の第３の実施例を説明するための図である。 【図１５】本発明の方法の第３の実施例によつて作られ
た多層回路基板アセンブリの最終的な構造体を示す断面
図である。 【符号の説明】 ２０、４０、６０、８０ 積層サブアセンブリ ２１、２５、２９ 導電層（配線導体） ２３ 導電ライン（配線導体） ２７ 開孔 ３１ 配線 ３３、９１ 誘電体層 ３５、５５、６５、８５ スルーホール ９３ レーザ・ビーム １０１ 突出したランド領域 １０３ 錫の薄層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ボヤ・リスタ・マルコビッチ アメリカ合衆国ニューヨーク州、エンドウ ェル、ジョエル・ドライブ 3611番地 (72)発明者 ケイス・アラン・スニーデル アメリカ合衆国ニューヨーク州、ベスタ ル、アンドリュース・ロード アール・デ イ ナンバー１（番地なし) (72)発明者 ジョン・ペノック・ウイリー アメリカ合衆国ニューヨーク州、ベスタ ル、ナイト・ロード アール・アール ナ ンバー ２（番地なし) (56)参考文献 特開 昭60−12796（ＪＰ，Ａ)

Claims (1)

  1. 【特許請求の範囲】 【請求項１】互いに接して順次積層された第１、第２及
    び第３の積層サブアセンブリより成る多層回路基板アセ
    ンブリにおいて、上記積層サブアセンブリの各々が、少
    なくとも１つの誘電体と、少なくとも１つの導電層の形
    態の電気的配線と、少なくとも１つのスルーホールとよ
    り成り、上記積層サブアセンブリの配線密度及び電気抵
    抗は、上記第１の積層サブアセンブリから上記第３の積
    層サブアセンブリに向かって漸次小さい値をとることを
    特徴とする多層回路基板アセンブリ。 【請求項２】上記第３の積層サブアセンブリに隣接して
    設けられ、上記第３の積層サブアセンブリよりも小さい
    配線密度及び電気抵抗を持つ第４の積層サブアセンブリ
    を更に含むことを特徴とする請求項１に記載の多層回路
    基板アセンブリ。 【請求項３】上記積層サブアセンブリの各々は複数個の
    スルーホールを含み、少なくとも幾つかのスルーホール
    はすべての上記積層サブアセンブリを通して整列されて
    いることを特徴とする請求項１に記載の多層回路基板ア
    センブリ。 【請求項４】上記積層サブアセンブリの上記整列された
    スルーホールはほぼ同じ直径を持つていることを特徴と
    する請求項３に記載の多層回路基板アセンブリ。 【請求項５】上記整列したスルーホールの各々は、内壁
    に連続した導電層を含んでいることを特徴とする請求項
    ４に記載の多層回路基板アセンブリ。 【請求項６】上記積層サブアセンブリ中の整列された上
    記スルーホールの少なくとも幾つかは上記第１の積層サ
    ブアセンブリから上記第３の積層サブアセンブリに向か
    って漸次大きくなる直径を持つていることを特徴とする
    請求項３に記載の多層回路基板アセンブリ。 【請求項７】上記漸次大きくなる直径を持つ整列したス
    ルーホールは、内壁に連続した導電層を含んでいること
    を特徴とする請求項６に記載の多層回路基板アセンブ
    リ。 【請求項８】上記積層サブアセンブリを相互接合する誘
    電体層を含み、該誘電体層が、上記整列したスルーホー
    ルが上記導電層と交差する位置で該スルーホールを取り
    囲むことを特徴とする請求項７に記載の多層回路基板ア
    センブリ。 【請求項９】上記整列したスルーホールの各々は、該ス
    ルーホールの端部において張り出した導電性接続部を含
    み、該導電性接続部は他の積層サブアセンブリの上記整
    列したスルーホールの導電性接続部と電気的に接続され
    ていることを特徴とする講求項３に記載の多層回路基板
    アセンブリ。 【講求項１０】上記整列され電気的に接続された各導電
    性接続部はその上に付着された導電性材料層を介して接
    続されることを特徴とする請求項９に記載の多層回路基
    板アセンブリ。 【請求項１１】上記導電性接続部の各々は銅であり、か
    つ、上記導電性材料層は錫であることを特徴とする請求
    項１０に記載の多層回路基板アセンブリ。 【請求項１２】上記積層サブアセンブリの電流容量は上
    記第１の積層サブアセンブリから上記第３の積層サブア
    センブリに向かって漸次大きくなることを特徴とする請
    求項１に記載の多層回路基板アセンブリ。 【請求項１３】上記積層サブアセンブリ中の上記電気的
    配線相互の間隔は上記第１の積層サブアセンブリから上
    記第３の積層サブアセンブリに向かって漸次大きくなる
    ことを特徴とする請求項１に記載の多層回路基板アセン
    ブリ。 【請求項１４】上記積層サブアセンブリ中の上記電気的
    配線相互の厚さは上記第１の積層サブアセンブリから上
    記第３の積層サブアセンブリに向かって漸次大きくなる
    ことを特徴とする請求項１に記載の多層回路基板アセン
    ブリ。 【請求項１５】上記積層サブアセンブリ中の上記スルー
    ホールの個数は上記第１の積層サブアセンブリから上記
    第３の積層サブアセンブリに向かって漸次小さくなるこ
    とを特徴とする請求項１に記載の多層回路基板アセンブ
    リ。 【請求項１６】互いに接して順次積層された第１、第２
    及び第３の積層サブアセンブリより成る多層回路基板ア
    センブリであって、 上記積層サブアセンブリの各々
    が、少なくとも１つの誘電体と、少なくとも１つの導電
    層の形態の電気的配線と、少なくとも１つのスルーホー
    ルとより成る多層回路基板アセンブリを製造する方法に
    おいて、３つの上記積層サブアセンブリを順次隣接して
    整列させることと、上記第１、第２及び第３の積層サブ
    アセンブリを通して少なくとも１つの共通スルーホール
    を作ることと、上記共通スルーホールの内面に上記第
    １、第２及び第３の積層サブアセンブリを通して導電性
    材料の層を形成することと、上記積層サブアセンブリの
    上記配線密度及び電気抵抗が上記第１の積層サブアセン
    ブリから上記第３の積層サブアセンブリに向かって漸次
    小さくなるような順で上記３つの積層サブアセンブリを
    接合すること、を含む多層回路基板アセンブリの製造方
    法。 【請求項１７】上記第３の積層サブアセンブリの配線密
    度及び電気抵抗よりも小さい配線密度及び電気抵抗を有
    する第４積層サブアセンブリを上記第３の積層サブアセ
    ンブリに隣接して整列させ、上記共通スルーホール及び
    該スルーホール内の導電性材料層を上記第４の積層サブ
    アセンブリまで延長し、上記第４の積層サブアセンブリ
    を上記第３の積層サブアセンブリに接合することを特徴
    とする請求項１６に記載の多層回路基板アセンブリの製
    造方法。 【請求項１８】互いに接して順次積層された少なくとも
    ３つの積層サブアセンブリより成る多層回路基板アセン
    ブリであって、 上記積層サブアセンブリの各々が、少
    なくとも１つの誘電体と、少なくとも１つの導電層の形
    態の電気的配線と、少なくとも１つのスルーホールとよ
    り成る多層回路基板アセンブリを製造する方法におい
    て、上記積層サブアセンブリの各々に少なくとも１つの
    スルーホールを作ることと、上記積層サブアセンブリが
    順次隣接し、かつ上記スルーホールの少なくとも幾つか
    が互いに整列するように上記積層サブアセンブリを整列
    させることと、配線密度及び電気抵抗が漸次小さくなる
    順に上記積層サブアセンブリを接合して多層構造体を形
    成することと、上記整列されたスルーホールの各々の中
    に連続した導電層を設けることとを含む多層回路基板ア
    センブリの製造方法。 【請求項１９】上記接着をする前に、上記積層サブアセ
    ンブリの間に接着性の誘電体材料を与えることを含むこ
    とを特徴とする請求項１８に記載の多層回路基板アセン
    ブリの製造方法。 【講求項２０】上記接着の後で上記積層サブアセンブリ
    の間にあり、かつ上記整列されたスルーホール中にある
    上記誘電体材料を除去することを含むことを特徴とする
    請求項１９に記載の多層回路基板アセンブリの製遺方
    法。 【請求項２１】上記誘電体材料の除去はレーザ研削で行
    なわれることを特徴とする請求項２０に記載の多層回路
    基板アセンブリの製造方法。
JP3202240A 1990-08-01 1991-07-18 多層回路基板アセンブリ及びその製造方法 Expired - Lifetime JPH0719966B2 (ja)

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