JPH07199872A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH07199872A JPH07199872A JP35389993A JP35389993A JPH07199872A JP H07199872 A JPH07199872 A JP H07199872A JP 35389993 A JP35389993 A JP 35389993A JP 35389993 A JP35389993 A JP 35389993A JP H07199872 A JPH07199872 A JP H07199872A
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- liquid crystal
- crystal display
- display device
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Abstract
(57)【要約】
【目的】 通常表示時電源を切っておくことができるテ
スト回路付き液晶表示装置を実現する。 【構成】 液晶表示装置２０の内蔵テスト回路２１は、
ゲートドライバ６及びドレインドライバ７に供給される
電源ＶDDとは別電源ＶDD-Tにより駆動され、各ゲートラ
イン１の信号を受けるインバータ２２と、インバータ２
２を介して各ゲートライン１に接続されたＣＭＯＳトラ
ンスファゲート９と、ＣＭＯＳトランスファゲート９を
駆動するインバータ１０と、インバータ１０を順次動作
させるシフトレジスタ１１と、テスト時、ＣＭＯＳトラ
ンスファゲート９を介して出力されたゲートライン１を
テスト信号として出力する出力線１２とから構成する。
スト回路付き液晶表示装置を実現する。 【構成】 液晶表示装置２０の内蔵テスト回路２１は、
ゲートドライバ６及びドレインドライバ７に供給される
電源ＶDDとは別電源ＶDD-Tにより駆動され、各ゲートラ
イン１の信号を受けるインバータ２２と、インバータ２
２を介して各ゲートライン１に接続されたＣＭＯＳトラ
ンスファゲート９と、ＣＭＯＳトランスファゲート９を
駆動するインバータ１０と、インバータ１０を順次動作
させるシフトレジスタ１１と、テスト時、ＣＭＯＳトラ
ンスファゲート９を介して出力されたゲートライン１を
テスト信号として出力する出力線１２とから構成する。
Description
【０００１】
【産業上の利用分野】本発明は、液晶プロジェクタ、液
晶テレビ等に用いられる液晶表示装置に係り、詳細に
は、駆動回路一体型のアクティブマトリックスパネルに
テスト回路を形成した液晶表示装置に関する。
晶テレビ等に用いられる液晶表示装置に係り、詳細に
は、駆動回路一体型のアクティブマトリックスパネルに
テスト回路を形成した液晶表示装置に関する。
【０００２】
【従来の技術】アクティブマトリクス型表示（active m
atrix display）方式では、各画素に非線形能動素子を
配置することによって余分な信号の干渉を排除し、高画
質を実現することができる。
atrix display）方式では、各画素に非線形能動素子を
配置することによって余分な信号の干渉を排除し、高画
質を実現することができる。
【０００３】従来、表示装置、特に、液晶表示パネルを
用いた表示装置は、図３にテスト回路付き表示装置を示
すように、ｍ行ｎ列に配列されたゲートライン（走査ラ
イン）１とデータライン２の各交点にスイッチング素子
３と画素容量４及びコモン電極５とをマトリックス状に
配置し、各ゲートライン１をバッファ及び走査側シフト
レジスタからなるゲートドライバ６に接続するととも
に、各データライン２をトランスファーゲート回路及び
データ側シフトレジスタ等からなるドレインドライバ７
にそれぞれ接続している。
用いた表示装置は、図３にテスト回路付き表示装置を示
すように、ｍ行ｎ列に配列されたゲートライン（走査ラ
イン）１とデータライン２の各交点にスイッチング素子
３と画素容量４及びコモン電極５とをマトリックス状に
配置し、各ゲートライン１をバッファ及び走査側シフト
レジスタからなるゲートドライバ６に接続するととも
に、各データライン２をトランスファーゲート回路及び
データ側シフトレジスタ等からなるドレインドライバ７
にそれぞれ接続している。
【０００４】このアクティブマトリクス表示方式では、
片方の電極基板の内向面にマトリクス電極と、複数の画
素容量（画素電極）４及びコモン電極５と、この画素容
量４毎にスイッチング素子として、例えばＴＦＴ（thin
film transistor）素子を配置して、スイッチング素子
をマトリクス駆動し、スイッチング素子３を介してそれ
ぞれの画素容量４をスイッチする。
片方の電極基板の内向面にマトリクス電極と、複数の画
素容量（画素電極）４及びコモン電極５と、この画素容
量４毎にスイッチング素子として、例えばＴＦＴ（thin
film transistor）素子を配置して、スイッチング素子
をマトリクス駆動し、スイッチング素子３を介してそれ
ぞれの画素容量４をスイッチする。
【０００５】ゲートドライバ６を構成するシフトレジス
タは、図示しないバッファを介して各ゲートライン１に
順次走査信号Ｇ１〜Ｇ４を出力し、この走査信号Ｇ１〜
Ｇ４は、１水平走査期間（６３．５μｓ）、すなわち１
Ｈ期間で、順次ハイレベルになることにより、各ゲート
ライン１に接続されているスイッチング素子３をオンさ
せて、当該ゲートライン１に接続されている画素を順次
選択駆動する。
タは、図示しないバッファを介して各ゲートライン１に
順次走査信号Ｇ１〜Ｇ４を出力し、この走査信号Ｇ１〜
Ｇ４は、１水平走査期間（６３．５μｓ）、すなわち１
Ｈ期間で、順次ハイレベルになることにより、各ゲート
ライン１に接続されているスイッチング素子３をオンさ
せて、当該ゲートライン１に接続されている画素を順次
選択駆動する。
【０００６】また、ドレインドライバ７を構成するシフ
トレジスタは、各データライン２に接続されたトランス
ファーゲート回路に駆動信号を出力して、順次トランス
ファーゲート回路をオンして、映像信号を当該オンした
トランスファーゲート回路の接続されているデータライ
ン２に供給し、当該データライン２を充電する。そし
て、この映像信号は、そのとき選択されているゲートラ
イン１に接続されているスイッチング素子３を介して、
当該ゲートライン１に接続されている画素容量４に印加
される。
トレジスタは、各データライン２に接続されたトランス
ファーゲート回路に駆動信号を出力して、順次トランス
ファーゲート回路をオンして、映像信号を当該オンした
トランスファーゲート回路の接続されているデータライ
ン２に供給し、当該データライン２を充電する。そし
て、この映像信号は、そのとき選択されているゲートラ
イン１に接続されているスイッチング素子３を介して、
当該ゲートライン１に接続されている画素容量４に印加
される。
【０００７】一方、上記駆動回路一体型の液晶表示装置
には、液晶表示パネルの動作テストを行なうテスト回路
８（図３破線部参照）が内蔵されている。
には、液晶表示パネルの動作テストを行なうテスト回路
８（図３破線部参照）が内蔵されている。
【０００８】内蔵テスト回路８は、各ゲートライン１に
接続されたＣＭＯＳトランスファゲート９と、ＣＭＯＳ
トランスファゲート９を駆動するインバータ１０と、イ
ンバータ１０を順次動作させるシフトレジスタ１１と、
テスト時、ＣＭＯＳトランスファゲート９を介して出力
されたゲートライン１をテスト信号として出力する出力
線１２とから構成されている。
接続されたＣＭＯＳトランスファゲート９と、ＣＭＯＳ
トランスファゲート９を駆動するインバータ１０と、イ
ンバータ１０を順次動作させるシフトレジスタ１１と、
テスト時、ＣＭＯＳトランスファゲート９を介して出力
されたゲートライン１をテスト信号として出力する出力
線１２とから構成されている。
【０００９】上記駆動回路一体型の液晶表示装置の動作
は、以下のようなものである。
は、以下のようなものである。
【００１０】まず、ゲートドライバ６によってゲートラ
インＧ１〜Ｇ４の１本がＨレベルに昇圧され、そのゲー
トライン１に接続されている画素トランジスタ（スイッ
チング素子３）がすべてオンし、その時ドレインドライ
バ７から出力される表示信号が画素容量４に印加され、
横１ラインの画素が表示される。続いて、ゲートライン
の次の１本が昇圧され、同様な動作を繰り返す。
インＧ１〜Ｇ４の１本がＨレベルに昇圧され、そのゲー
トライン１に接続されている画素トランジスタ（スイッ
チング素子３）がすべてオンし、その時ドレインドライ
バ７から出力される表示信号が画素容量４に印加され、
横１ラインの画素が表示される。続いて、ゲートライン
の次の１本が昇圧され、同様な動作を繰り返す。
【００１１】また、上記内蔵テスト回路８の動作は、以
下のようなものである。
下のようなものである。
【００１２】テスト時には、シフトレジスタ１１の出力
及びその出力に基づくインバータ１０の出力がＣＭＯＳ
トランスファゲート９のゲートに入力されており、ゲー
トライン１の信号、すなわちゲートドライバ６の出力信
号を順次出力線１２に出力するものである。
及びその出力に基づくインバータ１０の出力がＣＭＯＳ
トランスファゲート９のゲートに入力されており、ゲー
トライン１の信号、すなわちゲートドライバ６の出力信
号を順次出力線１２に出力するものである。
【００１３】ここで、例えばゲートドライバ６の出力
線、すなわちゲートライン１に欠陥が存在すればゲート
ドライバ６の出力信号が正しくテスト出力線１２に伝わ
らなくなる。例えば、ゲートライン１の欠陥の例を図３
のａ、ｂ、ｃ及び図４のタイミングチャートに示すよう
に、図３のａに示すゲートラインの線開放（断線）、図
３のｂに示す高電位側電源ＶDDのショート、図３のｃに
示すＧＮＤのショート欠陥が存在すればゲートドライバ
６の出力信号が正しくテスト出力線１２に伝わらない。
線、すなわちゲートライン１に欠陥が存在すればゲート
ドライバ６の出力信号が正しくテスト出力線１２に伝わ
らなくなる。例えば、ゲートライン１の欠陥の例を図３
のａ、ｂ、ｃ及び図４のタイミングチャートに示すよう
に、図３のａに示すゲートラインの線開放（断線）、図
３のｂに示す高電位側電源ＶDDのショート、図３のｃに
示すＧＮＤのショート欠陥が存在すればゲートドライバ
６の出力信号が正しくテスト出力線１２に伝わらない。
【００１４】したがって、図４の動作タイミングチャー
トに示すように、上記欠陥がないとテスト出力線１２
は、Ｈレベルは一定になるが、欠陥があるゲートライン
に対して誤った出力となる。ここで、ＶDD線ショートの
欠陥における出力信号は正常な出力と同一になってしま
うが、ゲートドライバ６の出力を逆のＬレベル選択信号
に切り換えると検出が可能になる。
トに示すように、上記欠陥がないとテスト出力線１２
は、Ｈレベルは一定になるが、欠陥があるゲートライン
に対して誤った出力となる。ここで、ＶDD線ショートの
欠陥における出力信号は正常な出力と同一になってしま
うが、ゲートドライバ６の出力を逆のＬレベル選択信号
に切り換えると検出が可能になる。
【００１５】この内蔵テスト回路８は、ゲートラインの
欠陥を検出するためのものであるが、ドレインドライバ
７及びドレインライン２に対しても上記内蔵テスト回路
８と同様なものが形成でき、同様な動作を行なってドレ
インドライバの欠陥を検出することができる。
欠陥を検出するためのものであるが、ドレインドライバ
７及びドレインライン２に対しても上記内蔵テスト回路
８と同様なものが形成でき、同様な動作を行なってドレ
インドライバの欠陥を検出することができる。
【００１６】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のテスト回路８を形成した液晶表示装置にあっ
ては、テスト動作を行なわないときにもテスト回路８に
電源を供給する構成であったため、消費電流の増大及び
表示品位の低下を招くという問題点があった。
うな従来のテスト回路８を形成した液晶表示装置にあっ
ては、テスト動作を行なわないときにもテスト回路８に
電源を供給する構成であったため、消費電流の増大及び
表示品位の低下を招くという問題点があった。
【００１７】すなわち、上記テスト回路８は、通常表示
時にはインバータ１０に電源が入っていないと、インバ
ータ１０の入力がオフでもインバータ１０の出力もオフ
になり、その結果ＣＭＯＳトランスファゲート９が開成
してしまうため、ＣＭＯＳトランスファゲート９をすべ
てオフさせておくためにはテスト回路８にも電源を供給
しておく必要があり消費電流の増大につながっていた。
さらに、その時、ＣＭＯＳトランスファゲート９のチャ
ネルリークのため、ゲートライン信号間で干渉し、表示
品位の低下を招くという問題点があった。
時にはインバータ１０に電源が入っていないと、インバ
ータ１０の入力がオフでもインバータ１０の出力もオフ
になり、その結果ＣＭＯＳトランスファゲート９が開成
してしまうため、ＣＭＯＳトランスファゲート９をすべ
てオフさせておくためにはテスト回路８にも電源を供給
しておく必要があり消費電流の増大につながっていた。
さらに、その時、ＣＭＯＳトランスファゲート９のチャ
ネルリークのため、ゲートライン信号間で干渉し、表示
品位の低下を招くという問題点があった。
【００１８】そこで本発明は、通常表示時電源を切って
おくことができるテスト回路付き液晶表示装置を提供す
ることを目的としている。
おくことができるテスト回路付き液晶表示装置を提供す
ることを目的としている。
【００１９】
【課題を解決するための手段】請求項１記載の発明は、
上記目的達成のため、基板上に形成された走査ラインと
データラインの各交点にスイッチング素子と画素容量を
マトリックス状に配置し、該走査ラインに所定の電圧レ
ベルを供給して走査ラインの出力信号をテストするテス
ト回路を有する液晶表示装置において、前記テスト回路
が、該テスト回路以外の回路とは別電源により駆動され
るように構成されている。
上記目的達成のため、基板上に形成された走査ラインと
データラインの各交点にスイッチング素子と画素容量を
マトリックス状に配置し、該走査ラインに所定の電圧レ
ベルを供給して走査ラインの出力信号をテストするテス
ト回路を有する液晶表示装置において、前記テスト回路
が、該テスト回路以外の回路とは別電源により駆動され
るように構成されている。
【００２０】請求項２記載の発明は、基板上に形成され
た走査ラインとデータラインの各交点にスイッチング素
子と画素容量をマトリックス状に配置し、該データライ
ンに所定の電圧レベルを供給してデータラインの出力信
号をテストするテスト回路を有する液晶表示装置におい
て、前記テスト回路が、該テスト回路以外の回路とは別
電源により駆動されるように構成されている。
た走査ラインとデータラインの各交点にスイッチング素
子と画素容量をマトリックス状に配置し、該データライ
ンに所定の電圧レベルを供給してデータラインの出力信
号をテストするテスト回路を有する液晶表示装置におい
て、前記テスト回路が、該テスト回路以外の回路とは別
電源により駆動されるように構成されている。
【００２１】前記テスト回路は、例えば請求項３に記載
されているように、テスト時には前記別電源により駆動
され、通常表示動作時は該別電源の供給を停止して該テ
スト回路の消費電流をゼロにするように構成されるもの
であってもよい。
されているように、テスト時には前記別電源により駆動
され、通常表示動作時は該別電源の供給を停止して該テ
スト回路の消費電流をゼロにするように構成されるもの
であってもよい。
【００２２】前記テスト回路は、例えば請求項４に記載
されているように、各走査またはデータラインの信号を
受けるインバータと、テスト時、前記インバータ出力を
テスト出力線に出力するトランスファゲートと、前記ト
ランスファゲートを順次オンさせるシフトレジスタと、
から構成されたものであってもよい。
されているように、各走査またはデータラインの信号を
受けるインバータと、テスト時、前記インバータ出力を
テスト出力線に出力するトランスファゲートと、前記ト
ランスファゲートを順次オンさせるシフトレジスタと、
から構成されたものであってもよい。
【００２３】
【作用】このような構成によれば、テスト時には、テス
ト回路が、該テスト回路以外の回路とは別電源により駆
動され、シフトレジスタの出力及びその出力に基づくイ
ンバータの出力がトランスファゲートのゲートに入力さ
れ、走査ラインやデータラインなどのテストラインに供
給された出力信号がインバータにより反転されて順次出
力線に出力される。また、通常表示動作時は該別電源の
供給が停止される。 したがって、通常表示時電源を切
っておくことができ、テスト回路の消費電流をゼロにす
ることができる。
ト回路が、該テスト回路以外の回路とは別電源により駆
動され、シフトレジスタの出力及びその出力に基づくイ
ンバータの出力がトランスファゲートのゲートに入力さ
れ、走査ラインやデータラインなどのテストラインに供
給された出力信号がインバータにより反転されて順次出
力線に出力される。また、通常表示動作時は該別電源の
供給が停止される。 したがって、通常表示時電源を切
っておくことができ、テスト回路の消費電流をゼロにす
ることができる。
【００２４】
【実施例】以下、本発明を図面に基づいて説明する。
【００２５】図１及び図２は、本発明に係る液晶表示装
置の一実施例を示す図であり、本実施例は、駆動回路一
体型のアクティブマトリックスパネルにテスト回路を形
成した表示装置に適用したものである。
置の一実施例を示す図であり、本実施例は、駆動回路一
体型のアクティブマトリックスパネルにテスト回路を形
成した表示装置に適用したものである。
【００２６】図１は、本発明のテスト回路を形成した液
晶表示装置の回路図であり、ゲートラインの欠陥を検出
するためのテスト回路を内蔵したものである。
晶表示装置の回路図であり、ゲートラインの欠陥を検出
するためのテスト回路を内蔵したものである。
【００２７】図１において、符号２０は液晶表示装置、
２１はそのゲートラインの欠陥を検出するための内蔵テ
スト回路である。液晶表示装置２０の構成は前記図３の
液晶表示装置と同様であり、同一構成部分には同一符号
を付している。
２１はそのゲートラインの欠陥を検出するための内蔵テ
スト回路である。液晶表示装置２０の構成は前記図３の
液晶表示装置と同様であり、同一構成部分には同一符号
を付している。
【００２８】すなわち、液晶表示装置２０は、図３にテ
スト回路付き表示装置を示すように、ｍ行ｎ列に配列さ
れたゲートライン（走査ライン）１とデータライン２の
各交点にスイッチング素子３と画素容量４及びコモン電
極５とをマトリックス状に配置し、各ゲートライン１を
バッファ及び走査側シフトレジスタからなるゲートドラ
イバ６に接続するとともに、各データライン２をトラン
スファーゲート回路及びデータ側シフトレジスタ等から
なるドレインドライバ７にそれぞれ接続している。
スト回路付き表示装置を示すように、ｍ行ｎ列に配列さ
れたゲートライン（走査ライン）１とデータライン２の
各交点にスイッチング素子３と画素容量４及びコモン電
極５とをマトリックス状に配置し、各ゲートライン１を
バッファ及び走査側シフトレジスタからなるゲートドラ
イバ６に接続するとともに、各データライン２をトラン
スファーゲート回路及びデータ側シフトレジスタ等から
なるドレインドライバ７にそれぞれ接続している。
【００２９】このアクティブマトリクス表示方式では、
片方の電極基板の内向面にマトリクス電極と、複数の画
素容量（画素電極）４及びコモン電極５と、この画素容
量４毎にスイッチング素子として、例えばＴＦＴ（thin
film transistor）素子を配置して、スイッチング素子
をマトリクス駆動し、スイッチング素子３を介してそれ
ぞれの画素容量４をスイッチする。
片方の電極基板の内向面にマトリクス電極と、複数の画
素容量（画素電極）４及びコモン電極５と、この画素容
量４毎にスイッチング素子として、例えばＴＦＴ（thin
film transistor）素子を配置して、スイッチング素子
をマトリクス駆動し、スイッチング素子３を介してそれ
ぞれの画素容量４をスイッチする。
【００３０】内蔵テスト回路２１は、ゲートドライバ６
及びドレインドライバ７に供給される電源ＶDDとは別電
源ＶDD-Tにより駆動され、各ゲートライン１の信号を受
けるインバータ２２と、インバータ２２を介して各ゲー
トライン１に接続されたＣＭＯＳトランスファゲート９
と、ＣＭＯＳトランスファゲート９を駆動するインバー
タ１０と、インバータ１０を順次動作させるシフトレジ
スタ１１と、テスト時、ＣＭＯＳトランスファゲート９
を介して出力された、ゲートライン１に供給された信号
をテスト信号として出力する出力線１２とから構成され
ている。
及びドレインドライバ７に供給される電源ＶDDとは別電
源ＶDD-Tにより駆動され、各ゲートライン１の信号を受
けるインバータ２２と、インバータ２２を介して各ゲー
トライン１に接続されたＣＭＯＳトランスファゲート９
と、ＣＭＯＳトランスファゲート９を駆動するインバー
タ１０と、インバータ１０を順次動作させるシフトレジ
スタ１１と、テスト時、ＣＭＯＳトランスファゲート９
を介して出力された、ゲートライン１に供給された信号
をテスト信号として出力する出力線１２とから構成され
ている。
【００３１】すなわち、本実施例の内蔵テスト回路２１
は、図３に示す従来のテスト回路８と各ゲートライン１
との間に、インバータ２２が挿入される構成となってお
り、この内蔵テスト回路２１はゲートドライバ６及びド
レインドライバ７に供給される電源ＶDDとは別電源ＶDD
-Tにより駆動される。
は、図３に示す従来のテスト回路８と各ゲートライン１
との間に、インバータ２２が挿入される構成となってお
り、この内蔵テスト回路２１はゲートドライバ６及びド
レインドライバ７に供給される電源ＶDDとは別電源ＶDD
-Tにより駆動される。
【００３２】次に、本実施例の動作を説明する。
【００３３】上記液晶表示装置２０の動作は、以下のよ
うなものである。
うなものである。
【００３４】まず、ゲートドライバ６によってゲートラ
インＧ１〜Ｇ４の１本がＨレベルに昇圧され、そのゲー
トライン１に接続されている画素トランジスタ（スイッ
チング素子３）がすべてオンし、その時ドレインドライ
バ７から出力される表示信号が画素容量４に印加され、
横１ラインの画素が表示される。続いて、ゲートライン
の次の１本が昇圧され、同様な動作を繰り返す。
インＧ１〜Ｇ４の１本がＨレベルに昇圧され、そのゲー
トライン１に接続されている画素トランジスタ（スイッ
チング素子３）がすべてオンし、その時ドレインドライ
バ７から出力される表示信号が画素容量４に印加され、
横１ラインの画素が表示される。続いて、ゲートライン
の次の１本が昇圧され、同様な動作を繰り返す。
【００３５】また、上記内蔵テスト回路２１の動作は、
以下のようなものである。
以下のようなものである。
【００３６】テスト時には、シフトレジスタ１１の出力
及びその出力に基づくインバータ１０の出力がＣＭＯＳ
トランスファゲート９のゲートに入力されており、ゲー
トライン１のインバータ２２による反転信号、すなわち
ゲートドライバ６の出力信号の反転信号を順次出力線１
２に出力するものである。
及びその出力に基づくインバータ１０の出力がＣＭＯＳ
トランスファゲート９のゲートに入力されており、ゲー
トライン１のインバータ２２による反転信号、すなわち
ゲートドライバ６の出力信号の反転信号を順次出力線１
２に出力するものである。
【００３７】ここで、従来例と同様に例えばゲートドラ
イバ６の出力線、すなわちゲートライン１に欠陥が存在
すればゲートドライバ６の出力信号が正しくテスト出力
線１２に伝わらなくなる。例えば、ゲートライン１の欠
陥の例を図１のａ、ｂ、ｃ及び図２のタイミングチャー
トに示すように、図２のａに示すゲートラインの線開放
（断線）、図２のｂに示す高電位側電源ＶDDのショー
ト、図２のｃに示すＧＮＤのショート欠陥がないとき
は、前記図３のテスト回路８とは逆にテスト信号線１２
はＬレベルで一定になるが、上記欠陥が存在すると図２
に示すように欠陥があるゲートラインに対応して誤った
出力となる。
イバ６の出力線、すなわちゲートライン１に欠陥が存在
すればゲートドライバ６の出力信号が正しくテスト出力
線１２に伝わらなくなる。例えば、ゲートライン１の欠
陥の例を図１のａ、ｂ、ｃ及び図２のタイミングチャー
トに示すように、図２のａに示すゲートラインの線開放
（断線）、図２のｂに示す高電位側電源ＶDDのショー
ト、図２のｃに示すＧＮＤのショート欠陥がないとき
は、前記図３のテスト回路８とは逆にテスト信号線１２
はＬレベルで一定になるが、上記欠陥が存在すると図２
に示すように欠陥があるゲートラインに対応して誤った
出力となる。
【００３８】ここで、前記図３のテスト回路８の場合と
同様に、ＶDD線ショートの欠陥における出力信号は正常
な出力と同一になってしまうが、ゲートドライバ６の出
力を逆のＬレベル選択信号に切り換えると検出が可能に
なる。
同様に、ＶDD線ショートの欠陥における出力信号は正常
な出力と同一になってしまうが、ゲートドライバ６の出
力を逆のＬレベル選択信号に切り換えると検出が可能に
なる。
【００３９】この内蔵テスト回路８は、ゲートラインの
欠陥を検出するためのものであるが、ドレインドライバ
７及びドレインライン２に対しても上記内蔵テスト回路
８と同様なものが形成でき、同様な動作を行なってドレ
インドライバの欠陥を検出することができる。
欠陥を検出するためのものであるが、ドレインドライバ
７及びドレインライン２に対しても上記内蔵テスト回路
８と同様なものが形成でき、同様な動作を行なってドレ
インドライバの欠陥を検出することができる。
【００４０】以上説明したように、本実施例の液晶表示
装置２０の内蔵テスト回路２１は、ゲートドライバ６及
びドレインドライバ７に供給される電源ＶDDとは別電源
ＶDD-Tにより駆動され、各ゲートライン１の信号を受け
るインバータ２２と、インバータ２２を介して各ゲート
ライン１に接続されたＣＭＯＳトランスファゲート９
と、ＣＭＯＳトランスファゲート９を駆動するインバー
タ１０と、インバータ１０を順次動作させるシフトレジ
スタ１１と、テスト時、ＣＭＯＳトランスファゲート９
を介して出力されたゲートライン１をテスト信号として
出力する出力線１２とから構成されているので、通常表
示動作時にテスト回路２１の電源ＶDD-Tを切っておくこ
とができ、テスト回路２１の消費電流をゼロにすること
ができる。また、ＣＭＯＳトランスファゲート９のチャ
ネルリークもゼロになるため、ゲートライン信号間の干
渉がなくなり、表示品位の向上を図ることができる。
装置２０の内蔵テスト回路２１は、ゲートドライバ６及
びドレインドライバ７に供給される電源ＶDDとは別電源
ＶDD-Tにより駆動され、各ゲートライン１の信号を受け
るインバータ２２と、インバータ２２を介して各ゲート
ライン１に接続されたＣＭＯＳトランスファゲート９
と、ＣＭＯＳトランスファゲート９を駆動するインバー
タ１０と、インバータ１０を順次動作させるシフトレジ
スタ１１と、テスト時、ＣＭＯＳトランスファゲート９
を介して出力されたゲートライン１をテスト信号として
出力する出力線１２とから構成されているので、通常表
示動作時にテスト回路２１の電源ＶDD-Tを切っておくこ
とができ、テスト回路２１の消費電流をゼロにすること
ができる。また、ＣＭＯＳトランスファゲート９のチャ
ネルリークもゼロになるため、ゲートライン信号間の干
渉がなくなり、表示品位の向上を図ることができる。
【００４１】なお、本実施例では、内蔵テスト回路２１
を、ゲートラインの欠陥を検出するテスト回路に適用し
たものであるが、ドレインドライバ７及びドレインライ
ン２に対しても上記内蔵テスト回路２１と同様なものが
形成でき、同様な動作を行なってドレインドライバの欠
陥を検出することができることは言うまでもない。
を、ゲートラインの欠陥を検出するテスト回路に適用し
たものであるが、ドレインドライバ７及びドレインライ
ン２に対しても上記内蔵テスト回路２１と同様なものが
形成でき、同様な動作を行なってドレインドライバの欠
陥を検出することができることは言うまでもない。
【００４２】また、本実施例は液晶表示装置をＴＦＴア
クティブマトリックスに適用しているが、これに限定さ
れるものではなく、液晶パネルの種類や枚数、配置等は
任意であり、例えばＭＩＭ（Metal Insulator Metal）
ダイオードを用いたアクティブマトリックス駆動のＬＣ
Ｄについても同様に変更可能であることは勿論である。
クティブマトリックスに適用しているが、これに限定さ
れるものではなく、液晶パネルの種類や枚数、配置等は
任意であり、例えばＭＩＭ（Metal Insulator Metal）
ダイオードを用いたアクティブマトリックス駆動のＬＣ
Ｄについても同様に変更可能であることは勿論である。
【００４３】さらに、液晶表示装置及びテスト回路を構
成する回路やマトリクス、ゲート数、その種類などは前
述した実施例に限られないことは言うまでもない。
成する回路やマトリクス、ゲート数、その種類などは前
述した実施例に限られないことは言うまでもない。
【００４４】
【発明の効果】本発明によれば、ゲートラインのテスト
回路が、該テスト回路以外の回路とは別電源により駆動
されるように構成されているので、通常表示時電源を切
っておくことができ、テスト回路の消費電流をゼロにす
ることができる。また、表示品位を向上させることがで
きる。
回路が、該テスト回路以外の回路とは別電源により駆動
されるように構成されているので、通常表示時電源を切
っておくことができ、テスト回路の消費電流をゼロにす
ることができる。また、表示品位を向上させることがで
きる。
【図１】本発明に係る液晶表示装置の一実施例の回路構
成図である。
成図である。
【図２】同実施例の液晶表示装置のテスト時のタイミン
グチャートである。
グチャートである。
【図３】従来の液晶表示装置の回路構成図である。
【図４】従来の液晶表示装置のテスト時のタイミングチ
ャートである。
ャートである。
１ ゲートライン ２ ドレインライン（データライン） ３ スイッチング素子 ４ 画素容量 ５ コモン電極 ６ ゲートドライバ ７ ドレインドライバ ９ ＣＭＯＳトランスファゲート １０，２２ インバータ １１ シフトレジスタ ２０ 液晶表示装置 ２１ 内蔵テスト回路
Claims (4)
- 【請求項１】 基板上に形成された走査ラインとデータ
ラインの各交点にスイッチング素子と画素容量をマトリ
ックス状に配置し、該走査ラインに所定の電圧レベルを
供給して走査ラインの出力信号をテストするテスト回路
を有する液晶表示装置において、 前記テスト回路が、該テスト回路以外の回路とは別電源
により駆動されるように構成されたことを特徴とする液
晶表示装置。 - 【請求項２】 基板上に形成された走査ラインとデータ
ラインの各交点にスイッチング素子と画素容量をマトリ
ックス状に配置し、該データラインに所定の電圧レベル
を供給してデータラインの出力信号をテストするテスト
回路を有する液晶表示装置において、 前記テスト回路が、該テスト回路以外の回路とは別電源
により駆動されるように構成されたことを特徴とする液
晶表示装置。 - 【請求項３】 前記テスト回路は、テスト時には前記別
電源により駆動され、通常表示動作時は該別電源の供給
を停止して該テスト回路の消費電流をゼロにするように
構成されたことを特徴とする請求項１又は請求項２の何
れかに記載の液晶表示装置。 - 【請求項４】 前記テスト回路は、各走査またはデータ
ラインの信号を受けるインバータと、 テスト時、前記インバータ出力をテスト出力線に出力す
るトランスファゲートと、 前記トランスファゲートを順次オンさせるシフトレジス
タと、 から構成されたことを特徴とする請求項１、請求項２又
は請求項３の何れかに記載の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35389993A JP3424302B2 (ja) | 1993-12-29 | 1993-12-29 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35389993A JP3424302B2 (ja) | 1993-12-29 | 1993-12-29 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07199872A true JPH07199872A (ja) | 1995-08-04 |
| JP3424302B2 JP3424302B2 (ja) | 2003-07-07 |
Family
ID=18433976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35389993A Expired - Fee Related JP3424302B2 (ja) | 1993-12-29 | 1993-12-29 | 液晶表示装置 |
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| Country | Link |
|---|---|
| JP (1) | JP3424302B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100430096B1 (ko) * | 1997-12-11 | 2004-07-15 | 엘지.필립스 엘시디 주식회사 | 구동회로검사방법및그장치 |
| KR100450659B1 (ko) * | 1997-08-28 | 2004-11-26 | 삼성전자주식회사 | 박막트랜지스터 액정표시소자(tft lcd) 게이트 구동회로 및 이를 구비한 구동 집적회로(ic) |
| JP2005227505A (ja) * | 2004-02-12 | 2005-08-25 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| JP2006323267A (ja) * | 2005-05-20 | 2006-11-30 | Sanyo Epson Imaging Devices Corp | 検査回路、電気光学装置および電子機器 |
| WO2007037043A1 (ja) * | 2005-09-28 | 2007-04-05 | Sharp Kabushiki Kaisha | 表示パネル及び表示装置 |
| KR100713887B1 (ko) * | 2004-10-08 | 2007-05-07 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시장치 및 그 어레이 테스트 방법 |
| JP2007279655A (ja) * | 2006-04-07 | 2007-10-25 | Samsung Sdi Co Ltd | 有機電界発光表示装置及びその検査方法 |
| CN109166544A (zh) * | 2018-09-27 | 2019-01-08 | 京东方科技集团股份有限公司 | 栅极驱动电路及驱动方法、阵列基板、显示装置 |
| JP2019113710A (ja) * | 2017-12-25 | 2019-07-11 | 三菱電機株式会社 | 電気光学装置 |
-
1993
- 1993-12-29 JP JP35389993A patent/JP3424302B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100450659B1 (ko) * | 1997-08-28 | 2004-11-26 | 삼성전자주식회사 | 박막트랜지스터 액정표시소자(tft lcd) 게이트 구동회로 및 이를 구비한 구동 집적회로(ic) |
| KR100430096B1 (ko) * | 1997-12-11 | 2004-07-15 | 엘지.필립스 엘시디 주식회사 | 구동회로검사방법및그장치 |
| JP2005227505A (ja) * | 2004-02-12 | 2005-08-25 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| KR100713887B1 (ko) * | 2004-10-08 | 2007-05-07 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시장치 및 그 어레이 테스트 방법 |
| JP2006323267A (ja) * | 2005-05-20 | 2006-11-30 | Sanyo Epson Imaging Devices Corp | 検査回路、電気光学装置および電子機器 |
| WO2007037043A1 (ja) * | 2005-09-28 | 2007-04-05 | Sharp Kabushiki Kaisha | 表示パネル及び表示装置 |
| JP2007279655A (ja) * | 2006-04-07 | 2007-10-25 | Samsung Sdi Co Ltd | 有機電界発光表示装置及びその検査方法 |
| US8018402B2 (en) | 2006-04-07 | 2011-09-13 | Samsung Mobile Display Co., Ltd. | Organic light emitting display device and testing method thereof |
| JP2019113710A (ja) * | 2017-12-25 | 2019-07-11 | 三菱電機株式会社 | 電気光学装置 |
| CN109166544A (zh) * | 2018-09-27 | 2019-01-08 | 京东方科技集团股份有限公司 | 栅极驱动电路及驱动方法、阵列基板、显示装置 |
| CN109166544B (zh) * | 2018-09-27 | 2021-01-26 | 京东方科技集团股份有限公司 | 栅极驱动电路及驱动方法、阵列基板、显示装置 |
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| Publication number | Publication date |
|---|---|
| JP3424302B2 (ja) | 2003-07-07 |
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