JPH07199907A - 表示制御装置 - Google Patents

Abstract

(57)【要約】 【目的】ＶＲＡＭへのデータ書き込み速度の向上を図
る。 【構成】ラスタ演算を行わない場合には、デコーダ１２
７によってラスタ演算を実行しないノンオペレーション
モードであることが検出され、これによってラスタ演算
回路１２１の動作がディスエーブルされると共に、マル
チプレクサ１２５によってシステムバスインターフェー
ス１２３側の入力が選択される。このため、システムバ
スインターフェース１２３からのライトデータは、バス
サイズ変換回路１２２およびラスタ演算回路１２１を介
さずに、メモリ制御回路１４に直接供給される。したが
って、ライトデータを８ビット単位で切り出す分割処理
が不要となる分、システムからの３２ビット幅のライド
データをＶＲＡＭ３０に高速に書き込むことが可能にな
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は表示制御装置に関し、
特にパーソナルコンピュータやワークステーション等の
コンピュータシステムのディスプレイモニタを制御する
表示制御装置に関する。

【０００２】

【従来の技術】現在、パーソナルコンピュータやワーク
ステーション等のコンピュータシステムに使用される表
示制御装置としては、６４０×４８０ドット２５６色同
時表示などの表示モードを持つＶＧＡ仕様のものが主流
である。このＶＧＡ仕様の表示制御装置では、８ビット
バスが４本ある４プレーンモードが基本プレーンモード
として使用され、プログラマブルに２プレーンモード、
１プレーンモードに切り替えることができる。

【０００３】この種の表示制御装置には、描画処理の高
速化のためにラスタ演算回路が設けられている。ラスタ
演算回路は、システムから指示された演算モードに従っ
て、回転、セット／リセット、論理演算、ビットマスク
などの演算処理を行って画像メモリへの描画データを生
成する。また、ラスタ演算を行わない場合には、ラスタ
演算回路は、システムからのデータをそのまま画像メモ
リへの描画データとして出力する。

【０００４】しかし、ラスタ演算を行うためにはシステ
ムが表示装置のレジスタに演算モードをセットしなけれ
ばならず、またシステムのＣＰＵの高性能化が進んだこ
とにより、ラスタ演算回路を使用するよりもＣＰＵで演
算を実行したほうが高速に描画データを生成できる場合
が多い。このため、ラスタ演算は実際にはあまり使用さ
れてないのが実情である。

【０００５】ところが、前述したように、ラスタ演算を
実行しない場合でも、システムからのデータはラスタ演
算回路を通って画像メモリに送られる。この場合、ラス
タ演算回路による遅延によって画像メモリへの描画速度
が低下されるという問題が発生する。

【０００６】すなわち、ＶＧＡ仕様の表示制御装置に設
けられているラスタ演算回路は、プレーン毎に描画デー
タを生成するために、８ビット単位で演算を行うように
構成されている。このため、ラスタ演算回路のシステム
側の入力ポートのバスサイズは８ビットである。したが
って、システムのデータバスから１６ビットまたは３２
ビット幅のデータが表示制御装置に転送されても、その
データをラスタ演算回路に入力する際にはそのデータを
８ビット単位に分割することが必要となる。この結果、
ラスタ演算を実行しない場合でも、ラスタ演算を実行す
る場合と同様の時間が必要とされる。

【０００７】

【発明が解決しようとする課題】従来のラスタ演算回路
を持つ表示制御装置では、ラスタ演算を実行しない場合
でも、システムからのデータはラスタ演算回路を通って
画像メモリに送られる。この場合、ラスタ演算回路によ
る遅延によって画像メモリへの描画速度が低下される欠
点があった。

【０００８】この発明はこのような点に鑑みてなされた
ものであり、ラスタ演算を実行しない場合にはシステム
からのデータをラスタ演算回路を通さずに画像メモリに
直接転送できるようにし、システムからのビット幅の大
きいデータを高速に画像メモリに書き込むことができる
表示制御装置を提供することを目的とする。

【０００９】

【課題を解決するための手段および作用】この発明は、
コンピュータシステムのディスプレイモニタを制御する
表示制御装置において、前記ディスプレイモニタに表示
される表示データを格納する画像メモリと、前記コンピ
ュータシステムから指示された演算モードを保持するレ
ジスタと、第１ビット幅の入力ポートを有し、この入力
ポートに供給されるデータを前記レジスタに保持されて
いる演算モードに従って演算処理して前記画像メモリに
格納する表示データを生成するラスタ演算回路と、前記
第１ビット幅よりも広い第２ビット幅を持つ前記コンピ
ュータシステムのデータバスに接続され、そのデータバ
スを介して前記コンピュータシステムから供給される第
２ビット幅の表示データを前記第１ビット幅のデータに
分割して前記データ演算回路の入力ポートに順次供給す
るバスサイズ変換手段と、前記コンピュータシステムの
データバスおよび前記ラスタ演算回路の出力に接続さ
れ、前記データバスを介して前記コンピュータシステム
から供給される表示データと前記ラスタ演算回路から出
力される表示データの一方を選択する表示データ選択手
段と、この表示データ選択手段によって選択された表示
データを前記画像メモリに書き込む手段と、前記レジス
タの内容に従って前記ラスタ演算回路による演算処理が
前記コンピュータシステムによって要求されているか否
かを検出し、要求されてない時に前記表示データ選択手
段に前記データバス上の表示データを選択させる手段と
を具備することを特徴とする。

【００１０】この表示制御装置においては、データバス
を介してコンピュータシステムから供給される表示デー
タとラスタ演算回路から出力される表示データの一方を
選択する表示データ選択手段が設けられており、ラスタ
演算を実行しないモードでは、コンピュータシステムか
ら供給される表示データが表示データ選択手段によって
選択される。このため、ラスタ演算を実行しない場合に
はシステムからの表示データをラスタ演算回路を通さず
に画像メモリに直接転送できるようになり、システムか
らのビット幅の大きい表示データを高速に画像メモリに
書き込むことが可能となる。

【００１１】

【実施例】以下、図面を参照してこの発明の実施例を説
明する。

【００１２】図１にはこの発明の一実施例に係わる表示
制御システムの全体の構成が示されている。この表示制
御システム４は、例えば１０２４×７６８ドット、２５
６色同時表示などの表示モードを持つＸＧＡ（ eＸtend
ed Ｇraphics Ａrray）仕様の表示制御システムであ
り、ポータブルコンピュータのＣＰＵローカルバス３Ａ
に接続される。ＣＰＵローカルバス３Ａは、３２ビット
幅のデータバスを含んでいる。このＣＰＵローカルバス
３ＡにはＣＰＵ１およびシステムメモリ２も接続されて
いる。また、ＣＰＵローカルバス３Ａは、バス変換回路
３Ｃを介して１６ビット幅のデータバスを含むシステム
バス３Ｂに接続されている。

【００１３】表示制御システム４は、ポータブルコンピ
ュータ本体にディスプレイモニタとして標準装備されて
いるフラットパネルディスプレイ４０およびオプション
接続されるカラーＣＲＴディスプレイ５０双方に対する
表示制御を行なう。

【００１４】表示制御システム４には、ディスプレイコ
ントローラ１０、およびデュアルポート画像メモリ（Ｖ
ＲＡＭ）３０が設けられている。これらディスプレイコ
ントローラ１０、デュアルポート画像メモリ（ＶＲＡ
Ｍ）３０は、図示しない回路基板上に搭載されている。

【００１５】ディスプレイコントローラ１０はゲートア
レイによって実現されるＬＳＩであり、この表示制御シ
ステム４の主要部を成す。このディスプレイコントロー
ラ１０は、ＣＰＵ１からの指示に従い、デュアルポート
画像メモリ（ＶＲＡＭ）３０を利用して、フラットパネ
ルディスプレイ４０およびカラーＣＲＴディスプレイ５
０に対する表示制御を実行する。また、このディスプレ
イコントローラ１０は、バスマスタとして機能し、コン
ピュータのメインメモリ２を直接アクセスすることがで
きる。

【００１６】デュアルポート画像メモリ（ＶＲＡＭ）３
０は、シリアルアクセスに使用されるシリアルポート
（シリアルＤＡＴＡ）とランダムアクセスのためのパラ
レルポート（ＤＡＴＡ）を備えている。シリアルポート
（シリアルＤＡＴＡ）は表示画面リフレッシュのための
データ読み出しに使用され、またパラレルポート（ＤＡ
ＴＡ）は画像データの更新に使用される。このデュアル
ポート画像メモリ（ＶＲＡＭ）３０は、複数のデュアル
ポートＤＲＡＭから構成されており、１Ｍバイト乃至４
Ｍバイトの記憶容量を有している。このデュアルポート
画像メモリ（ＶＲＡＭ）３０はフレームバッファとして
使用され、フラットパネルディスプレイ４０またはカラ
ーＣＲＴディスプレイ５０に表示するための画像データ
が描画される。

【００１７】この場合、ＸＧＡ仕様に適合したアプリケ
ーションプログラム等で作成されたＸＧＡ仕様の描画デ
ータは、パックドピクセル方式によってデュアルポート
画像メモリ（ＶＲＡＭ）３０に格納される。このパック
ドピクセル方式は、メモリ上の連続する複数のビットで
１画素を表す色情報マッピング形式であり、例えば、１
画素を１，２，４，８，または１６ビットで表す方式が
採用されている。一方、ＶＧＡ仕様の描画データは、Ｖ
ＧＡ仕様に適合したアプリケーションプログラム等で作
成されるものであり、メモリプレーン方式によってデュ
アルポート画像メモリ（ＶＲＡＭ）３０に描画される。
このメモリプレーン方式は、メモリ領域を同一アドレス
で指定される複数のプレーンに分割し、これらプレーン
に各画素の色情報を割り当てる方式である。例えば、４
プレーンモードにおいては、１画素は、プレーン毎に１
ビットづつの合計４ビットのデータによって表現され
る。この場合、プレーン毎にバイトアクセスがなされ
る。また、プレーンモードは、前述の４プレーンモード
からプログラマブルに２プレーンモード、１プレーンモ
ードに切り替えることができる。

【００１８】また、ＶＲＡＭ３０には、テキストデータ
も格納される。１文字分のテキストデータは、ＸＧＡ、
ＶＧＡのどちらの仕様においても，８ビットのコードと
８ビットのアトリビュートからなる合計２バイトのサイ
ズを持つ。アトリビュートは、フォアグランドの色を指
定する４ビットデータとバックグランドの色を指定する
４ビットデータから構成されている。

【００１９】ディスプレイコントローラ１０は、システ
ムインターフェース１２、描画用コプロセッサ１３、メ
モリ制御回路１４、ＣＲＴコントローラ（ＣＲＴＣ）１
６、シリアルポート制御回路１８、スプライトメモリ１
９、シリアライザ２０、ラッチ回路２１、フォアグラン
ド／バックグランドマルチプレクサ２２、グラフィック
／テキストマルチプレクサ２３、カラーパレット制御回
路２４、スプライトカラーレジスタ２５、ＣＲＴビデオ
マルチプレクサ２６、スプライト制御回路２７、フラッ
トパネルエミュレーション回路２８、およびＤＡＣ（Ｄ
／Ａコンバータ）３５から構成されている。

【００２０】システムインターフェース１２は、ＣＰＵ
ローカルバス３Ａを介してＣＰＵ１とのインターフェー
ス制御を行なうものであり、ラスタ演算回路（ＲＯＰ）
１２１およびバスサイズ変換回路１２２を含んでいる。

【００２１】ラスタ演算回路（ＲＯＰ）１２１は、シス
テムから指示された演算モードに従って、回転、セット
／リセット、論理演算、ビットマスクなどの演算処理を
行ってＶＲＡＭ３０への描画データを生成する。この場
合、ラスタ演算処理は、例えば、ＶＲＡＭ３０からリー
ドされた所定の座標（ラスタ）の画像データとシステム
からのライトデータとの間で行われ、これによって作成
された画像データがＶＲＡＭ３０に再度書き込まれる。
また、ラスタ演算を行わない場合には、ラスタ演算回路
３０は、システムからのデータをそのままＶＲＡＭ３０
への描画データとして出力する。

【００２２】このラスタ演算回路（ＲＯＰ）１２１はＶ
ＧＡ仕様のものであり、プレーン毎に描画データを生成
するために、８ビット単位で演算を行うように構成され
ている。

【００２３】バスサイズ変換回路１２２は、システムか
らのライトデータをラスタ演算回路（ＲＯＰ）１２１の
ビット数に適合させるためのものであり、ＣＰＵローカ
ルバス３Ａから受信した３２ビットのデータを８ビット
単位で切り出してラスタ演算回路（ＲＯＰ）１２１に順
次出力する。

【００２４】このシステムインターエース１０において
は、ラスタ演算を行う場合には、システムからのライト
データはバスサイズ変換回路１２２およびラスタ演算回
路（ＲＯＰ）１２１を介してメモリ制御回路１４に送ら
れるが、ラスタ演算を行わない場合には、システムから
のライトデータは、バスサイズ変換回路１２２およびラ
スタ演算回路（ＲＯＰ）１２１を介さずに、メモリ制御
回路１４に直接送られるように構成されている。

【００２５】このシステムインターフェース１２の構成
はこの発明の特徴とする部分であり、その詳細は図２以
降の説明で後述する。

【００２６】描画用コプロセッサ１３はグラフィックア
クセラレータであり、ＣＰＵ１からの指示に応答して、
ＶＲＡＭ３０中の描画データに対してさまざまな描画機
能を提供する。この描画用コプロセッサ１３は、ＢＩＴ
ＢＩＬＴ等の画素のブロック転送、線描画、領域の塗り
つぶし、画素間の論理／算術演算、画面の切り出し、マ
ップのマスク、Ｘ−Ｙ座標でのアドレッシング、ページ
ングによるメモリ管理機能等を有している。この描画用
コプロセッサ１３には、ＶＧＡ／ＸＧＡ互換のデータ演
算回路１３１、２次元アドレス発生回路１３１、および
ページングユニット１３３が設けられている。

【００２７】データ演算回路１３１は、シフト、論理算
術演算、ビットマスク、カラー比較等のデータ演算を行
なうものであり、またＶＧＡ互換のＢＩＴＢＬＴ機能も
有している。２次元アドレス発生回路１３１は、矩形領
域アクセス等のためのＸ−Ｙの２次元アドレスを発生す
る。また、２次元アドレス発生回路１３１は、領域チェ
ックや、セグメンテーション等を利用したリニアアドレ
ス（実メモリアドレス）への変換処理も行なう。ページ
ングユニット１３３は、ＣＰＵ１と同じ仮想記憶機構を
サポートするためのものであり、ページング有効時には
２次元アドレス発生回路１３１が作ったリニアアドレス
をページングによって実アドレスに変換する。また、ペ
ージング無効時にはリニアアドレスがそのまま実アドレ
スとなる。このページングユニット１３３は、ページン
グのためにＴＬＢを備えている。

【００２８】メモリ制御回路１４はＶＲＡＭ３０をアク
セス制御するためのものであり、ＣＰＵ１または描画用
コプロセッサ１３からの画像データのリード／ライト要
求に従ってＶＲＡＭ３０のパラレルポートのアクセス制
御を行なうと共に、ＣＲＴＣ１６からの表示位置アドレ
スに従ってＶＲＡＭ３０のシリアルポートからのデータ
読み出し制御を行う。

【００２９】さらに、このメモリ制御回路１４には、フ
レームバッファキャッシュ１４１が内蔵されている。こ
のフレームバッファキャッシュ１４１は、ＣＰＵ１や描
画用コプロセッサ１３による画像データのリード／ライ
トを高速にするために利用されるものであり、ＶＲＡＭ
３０の画像データの一部を保持する。ＣＰＵ１や描画用
コプロセッサ１３によってリード要求された画像データ
がフレームバッファキャッシュ１４１に存在する場合
は、そのフレームバッファキャッシュ１４１から画像デ
ータが読み出されてＣＰＵ１または描画用コプロセッサ
１３に転送される。この場合、ＶＲＡＭ３０のパラレル
ポートを介したリードアクセスは行われない。

【００３０】ＣＲＴＣ１６は、ＸＧＡ仕様に合った高解
像度（例えば、１０２４×７６８ドット）でフラットパ
ネルディスプレイ４０またはＣＲＴディスプレイ５０に
画面表示を行うための各種表示タイミング信号（水平同
期信号、垂直同期信号等）と、ＶＧＡ仕様に合った中解
像度（例えば、６４０×４６０ドット）でフラットパネ
ルディスプレイ４０またはＣＲＴディスプレイ５０に画
面表示を行うための各種表示タイミング信号（水平同期
信号、垂直同期信号等）を選択的に発生する。また、こ
のＣＲＴＣ１６は、ＶＲＡＭ３０のシリアルポート（シ
リアルＤＡＴＡ）から画面表示すべき画像データを読み
出すための表示アドレスを発生し、メモリ制御回路１４
に供給する。

【００３１】シリアルポート制御回路１８、スプライト
メモリ１９、シリアライザ２０、ラッチ回路２１、フォ
アグランド／バックグランドマルチプレクサ２２、グラ
フィック／テキストマルチプレクサ２３、カラーパレッ
ト制御回路２４、スプライトカラーレジスタ２５、ＣＲ
Ｔビデオマルチプレクサ２６、スプライト制御回路２
７、フラットパネルエミュレーション回路２８、および
ＤＡＣ（Ｄ／Ａコンバータ）３５は、ＶＲＡＭ３０の画
像データをフラットパネルディスプレイ４０またはＣＲ
Ｔディスプレイ５０に表示するための表示回路を構成す
る。

【００３２】シリアルポート制御回路１８は、ＶＲＡＭ
３０のシリアルデータポートからのデータ読み出しタイ
ミングを制御するためのシリアルクロックＳＣＫ、シリ
アル出力イネーブル信号ＳＯＥを発生する。また、メモ
リ制御回路１８は、スプライトメモリ１９のアクセス制
御と、スプライトの表示タイミング制御を行なう。

【００３３】スプライトメモリ１９には、グラフィック
モードではスプライトデータ、テキストモードではフォ
ントが書き込まれる。テキストモードでは、ＶＲＡＭ３
０から読み出されたテキストデータのコードがインデッ
クスとしてスプライトメモリ１９に供給され、そのコー
ドに対応するフォントが読み出される。

【００３４】シリアライザ２０は、複数画素分のパラレ
ルなピクセルデータをピクセル単位（シリアル）に変換
するパラレル／シリアル変換回路であり、グラフィック
モードではＶＲＡＭ３０のシリアルポートから読み出さ
れるメモリデータとスプライトメモリ１９から読み出さ
れるスプライトデータをそれぞれパラレル／シリアル変
換し、テキストモードではスプライトメモリ１９から読
み出されるフォントデータをパラレル／シリアル変換す
る。

【００３５】ラッチ回路２１は、コードデータからフォ
ントデータへの変換の遅れ時間だけアトリビュートの出
力タイミングを遅延させるためのものであり、テキスト
モードにおいてＶＲＡＭ３０から読み出されるテキスト
データのアトリビュートを保持する。フォアグランド／
バックグランドマルチプレクサ２２は、テキストモード
においてアトリビュートのフォアグランド色（前面色）
／バックグランド色（背景色）の一方を選択する。この
選択は、シリアライザ２０から出力されるフォントデー
タの値“１”（フォアグランド），“０”（バックグラ
ンド）によって制御される。グラフイック／テキストマ
ルチプレクサ２３は、グラフイックモードとテキストモ
ードの切替えを行なうためのものであり、グラフイック
モードにおいてはシリアライザ２０から出力されるメモ
リデータを選択し、テキストモードにおいてはフォアグ
ランド／バックグランドマルチプレクサ２２の出力を選
択する。

【００３６】カラーパレット制御回路２４は、グラフィ
ックまたはテキストデータの色変換を行なうためのもの
である。このカラーパレット制御回路２４は、２段構成
のカラーパレットテーブルを備えている。第１のカラー
パレットテーブルは、１６個のカラーパレットレジスタ
から構成されている。各カラーパレットレジスタには、
６ビットのカラーパレットデータが格納されている。第
２のカラーパレットテーブルは、２５６個のカラーパレ
ットレジスタから構成されている。各カラーパレットレ
ジスタには、Ｒ，Ｇ，Ｂそれぞれ６ビットから構成され
る１８ビットのカラーデータが格納されている。

【００３７】グラフィックモードにおいては、８ビット
／ピクセルのＸＧＡ仕様のメモリデータは、第１のカラ
ーパレットテーブルを介さずに、第２のカラーパレット
テーブルに直接送られ、そこでＲ，Ｇ，Ｂそれぞれ６ビ
ットから構成されるカラーデータに変換される。また、
４ビット／ピクセルのＶＧＡ仕様のメモリデータは、ま
ず第１のカラーパレットテーブルに送られ、そこで６ビ
ットのカラーデータに変換されて出力される。そして、
この６ビットのカラーデータには、カラーパレット制御
回路１９内蔵のカラー選択レジスタから出力される２ビ
ットデータが加えられ、これにより合計８ビットのカラ
ーデータとなる。この後、その８ビットのカラーデータ
は、第２のカラーパレットテーブルに送られ、そこで
Ｒ，Ｇ，Ｂそれぞれ６ビットから構成されるカラーデー
タに変換される。

【００３８】一方、テキストモードにおいては、ＸＧ
Ａ，ＶＧＡどちらの仕様のテキストデータも、第１およ
び第２の２段のカラーパレットテーブルを介して、Ｒ，
Ｇ，Ｂそれぞれ６ビットから構成されるカラーデータに
変換される。

【００３９】また、ＸＧＡのグラフィクスモードにおい
ては、１画素が１６ビットから構成されるダイレクトカ
ラモードがあり、この場合には、その１６ビット／ピク
セルのメモリデータは、カラーパレット制御回路２４を
介さずに、ＣＲＴビデオマルチプレクサ２６に直接供給
される。

【００４０】スプライトカラーレジスタ２５は、スプラ
イト表示色を指定する。ＣＲＴビデオマルチプレクサ２
６は、ＣＲＴビデオ表示出力を選択するものであり、カ
ラーパレット制御回路２４の出力、またはシリアライザ
２０からのダイレクトカラー出力の選択、さらにはスプ
ライト表示のビデオ切替えを行なう。スプライト制御回
路２７は、シリアライザ２０によってパラレル／シリア
ル変換されたスプライトデータに従ってＣＲＴビデオマ
ルチプレクサ２６を制御し、スプライト表示時のビデオ
切替え制御を行なう。フラットパネルエミュレーション
回路２８は、ＣＲＴビデオ出力を変換してフラットパネ
ルディスプレイ４０用のフラットビデオデータを生成す
る。

【００４１】ＤＡＣ３５は、ＣＲＴビデオマルチプレク
サ２６から出力されるＣＲＴビデオデータをアナログ
Ｒ，Ｇ，Ｂ信号に変換してＣＲＴディスプレイ５０に供
給する。

【００４２】図２には、システムインターフェース１２
の具体的回路構成の一例が示されている。

【００４３】図示のように、システムインターフェース
１２には、前述のラスタ演算回路１２１およびバスサイ
ズ変換回路１２２に加え、システムバスインターフェー
ス１２３、パラメータレジスタ群１２４、マルチプレク
サ１２５、ＦＩＦＯバッファ１２６が設けられている。

【００４４】システムバスインターフェース１２３は、
ＣＰＵローカルバス３Ａに接続され、３２ビット単位で
システムとのデータ授受を行う。システムからの３２ビ
ットのライトデータは、バスサイズ変換回路１２２とマ
ルチプレクサ１２５の第１入力に供給される。

【００４５】バスサイズ変換回路１２２は、前述したよ
うに、システムからの３２ビットデータを８ビット単位
に切り出し、それをラスタ演算回路１２１の第１入力ポ
ートに順次供給する。また、システムからのデータが演
算モードなどの演算パラレタの場合には、それをレジス
タ群１２４にセットする。このレジスタ群１２４には、
システムからのプレヘンモード指定パラメタもセットさ
れる。

【００４６】ラスタ演算回路１２１は、バスサイズ変換
回路１２２の出力に接続された８ビット幅の第１入力ポ
ートとＶＲＰＭ３０からのリードデータを受信するため
の３２ビット幅の第２入力ポート、および３２ビット幅
の演算結果出力ポートを持つ。この演算結果出力ポート
から出力される３２ビットデータは、マルチプレクサ１
２５の第２入力に供給される。このラスタ演算回路１２
１による演算は、レジスタ群１２４にセットされた演算
モードによって指定される。ラスタ演算回路１２１の具
体的な回路構成の一例を図３に示す。

【００４７】図３に示されているように、ラスタ演算回
路１２１は、プレーン０〜３にそれぞれ対応する４個の
８ビット演算回路２０１と、８ビットのシフト回路２０
２と、３２ビットのラッチ回路２０３から構成されてい
る。ＶＲＡＭ３０の各プレーン当たり８ビットの合計３
２ビットのリードデータはラッチ回路２０３にラッチさ
れ、４つの演算回路２０１に８ビットずつ送られる。一
方、システムからのライトデータはプレーン０〜３の順
でバスサイズ変換回路２２から順次出力され、シフト回
路２０２を介して４つの演算回路２０１に順次供給され
る。４つの演算回路２０１各々は、対応するプレーンの
描画データを生成するためにリードデータとライトデー
タとの間の８ビット演算を行う。これら８ビット演算の
結果は、対応するプレーンに再び書き込まれ。このよう
に、ラスタ演算回路１２１は、プレーン毎に描画データ
を生成するために８ビット単位で演算を行うように構成
されている。

【００４８】図２のマルチプレクサ１２５は、第１入力
に供給されるシステムバスインターフェース１２３から
のデータと第２入力に供給されるラスタ演算回路１２１
からのデータの一方を選択する。この場合、マルチプレ
クサ１２５は、ラスタ演算を行う場合にはラスタ演算回
路１２１の出力を選択し、ラスタ演算を行わない場合に
はシステムバスインターフェース１２３からの出力を選
択する。この選択動作は、デコーダ１２７によって制御
される。デコーダ１２７は、レジスタ群１２４にセット
された演算モードをデコードし、ラスタ演算を行わない
ことを検出した時に検出信号を発生する。

【００４９】ＦＩＦＯバッファ１２６は、システムイン
ターフェース１２とメモリ制御回路１４との間の同期化
のために設けられたものであり、システムインターフェ
ース１２のクロックＣＬＫ１に同期してライトデータを
入力し、メモリ制御回路１４のクロックＣＬＫ２に同期
してライトデータを３２ビット幅の内部バスに出力す
る。

【００５０】このように構成されたシステムインターフ
ェース１２においては、ラスタ演算を行う場合と行わな
い場合とでライトデータの転送経路が異なり、ラスタ演
算を行う場合には、システムバスインターフェース１２
３によって受信された３２ビットのライトデータは、バ
スサイズ変換回路１２２、ラスタ演算回路１２１、マル
チプレクサ１２５、およびＦＩＦＯバッファ１２６を介
してメモリ制御回路１４に送られる。この場合、バスサ
イズ変換回路１２２によって３２ビットのライトデータ
が４分割されてラスタ演算回路１２１に８ビット単位で
送られる。ラスタ演算回路１２１ではレジスタ群１２４
にセットされた演算モードに従った演算処理が行われ、
プレーン毎に描画データを生成するためにライトデータ
とＶＲＡＭ３０からのリードデータとの間の８ビット演
算が同一プレーン間で実行されて、４プレーン分のライ
トデータ（３２ビット＝８ビット×４プレーン）が生成
される。

【００５１】一方、ラスタ演算を行わない場合には、デ
コーダ１２７によってラスタ演算を実行しないノンオペ
レーションモードであることが検出され、これによって
ラスタ演算回路１２１の動作がディスエーブルされると
共に、マルチプレクサ１２５によってシステムバスイン
ターフェース１２３側の入力が選択される。このため、
システムバスインターフェース１２３からのライトデー
タは、バスサイズ変換回路１２２およびラスタ演算回路
１２１を介さずに、メモリ制御回路１４に直接供給され
る。したがって、ライトデータを８ビット単位で切り出
す分割処理が不要となる分、データの書き込みを高速に
行うことが可能になる。

【００５２】また、ラスタ演算を行わない場合には、プ
レーンモードによってＶＲＡＭ３０へのデータ転送バス
幅を制御することにより、ＶＲＡＭ３０に対して１６ビ
ット単位のワードアクセス、または３２ビット単位のダ
ブルワードアクセスを実行することが可能になる。

【００５３】図４には、プレーンモードとデータ転送サ
イズとの関係が示されている。

【００５４】前述したように、ＶＧＡのＶＲＡＭプレー
ンモードには、１プレーン／２プレーン／４プレーンの
３モードがある。４プレーンモードでは、各プレーンに
８ビット幅のデータバスが割り当てられ、プレーン毎に
バイトアクセスされる。この場合、画像データは４ビッ
ト／ピクセルのプレーン形式（１画素は、プレーン毎に
１ビットづつの合計４ビットのデータによって表現され
る）でＶＲＡＭ３０に書き込まれる。同様に、２プレー
ンモードでは、各プレーンに１６ビット幅のデータバス
が割り当てられ、プレーン毎にワードアクセスされる。
この場合、画像データは２ビット／ピクセルのプレーン
形式などでＶＲＡＭ３０に書き込む事ができる。１プレ
ーンモードでは、その１プレーンに３２ビット幅のデー
タバスが割り当てられ、ダブルワードアクセスされる。
この場合、８ビット／ピクセルのパックドピクセル形式
を持つ４画素分の画像データをＶＲＡＭ３０に１度に書
き込む事ができる。これらプレーンモードの制御は、Ｖ
ＲＡＭ３０への制御信号を利用することによりメモリ制
御回路１４によって行う事ができる。

【００５５】３２ビットのライトデータをＶＲＡＭ３０
に書き込む場合、ラスタ演算回路１２１を経由すると、
１プレーン／２プレーン／４プレーンのどのプレーンモ
ードにおいても４回のバイトライトが必要となる。これ
に対し、ラスタ演算回路１２１を使用しない場合には、
プレーンモードによってＶＲＡＭ３０へのデータ転送バ
ス幅を制御することにより、２プレーンモードでは２回
のワードライト、１プレーンモードでは１回のダブルワ
ードライトで３２ビットのライトデータをＶＲＡＭ３０
に書き込むことが可能となる。

【００５６】なお、このデータ転送バス幅を制御は、例
えば、レジスタ群１２４にセットされたプレーンモード
（１プレーン／２プレーン／４プレーン）に応じて内部
バス上のデータ転送幅を（３２ビット／１６ビット／８
ビット）に動的に変更するバスサイズ変換回路をシステ
ムバスインターフェース１２３内、例えば、マルチプレ
クサ１２５またはＦＩＦＯ１２６の出力段に設けること
によって、データをプレーンモードに合わせて分割して
転送することなどにより実現できる。また、メモリ制御
回路１４内に設けても良い。

【００５７】

【発明の効果】以上説明したように、この発明によれ
ば、ラスタ演算を実行しない場合にはシステムからのデ
ータをラスタ演算回路を通さずに画像メモリに直接転送
できるようになり、システムからのビット幅の大きいデ
ータを高速に画像メモリに書き込むことが可能となる。

【図面の簡単な説明】

【図１】この発明の一実施例に係わる表示制御装置全体
の構成を示すブロック図。

【図２】図１の表示制御装置に設けられたシステムイン
ターェースの具体的な回路構成の一例を示す図。

【図３】図２のシステムインターェースに設けられるラ
スタ演算回路の具体的な回路構成の一例を示す図。

【図４】図１の表示制御装置におけるプレーンモードと
データ転送サイズとの関係を示す図。

【符号の説明】

３Ａ…ＣＰＵローカルバス、４…表示制御システム、１
０…ディスプレスコントローラ、１２…システムインタ
ーフェース、１４…メモリ制御回路、３０…ＶＲＡＭ、
１２１…ラスタ演算回路、１２２…バスサイズ変換回
路、１２３…システムバスインターフェース、１２４…
レジスタ群、１２５…マルチプレクサ、１２６…ＦＩＦ
Ｏバッファ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 コンピュータシステムのディスプレイモ
   ニタを制御する表示制御装置において、 前記ディスプレイモニタに表示される表示データを格納
   する画像メモリと、 前記コンピュータシステムから指示された演算モードを
   保持するレジスタと、 第１の複数ビット幅の入力ポートを有し、この入力ポー
   トに供給されるデータを前記レジスタに保持されている
   演算モードに従って演算処理して前記画像メモリに格納
   する表示データを生成するラスタ演算回路と、 前記第１の複数ビット幅よりも広い第２の複数ビット幅
   を持つ前記コンピュータシステムのデータバスに接続さ
   れ、そのデータバスを介して前記コンピュータシステム
   から供給される第２の複数ビット幅の表示データを前記
   第１の複数ビット幅のデータに分割して前記データ演算
   回路の入力ポートに順次供給するバスサイズ変換手段
   と、 前記コンピュータシステムのデータバスおよび前記ラス
   タ演算回路の出力に接続され、前記データバスを介して
   前記コンピュータシステムから供給される表示データと
   前記ラスタ演算回路から出力される表示データの一方を
   選択する表示データ選択手段と、 この表示データ選択手段によって選択された表示データ
   を前記画像メモリに書き込む手段と、 前記レジスタの内容に従って前記ラスタ演算回路による
   演算処理が前記コンピュータシステムによって要求され
   ているか否かを検出し、要求されてない時に前記表示デ
   ータ選択手段に前記データバス上の表示データを選択さ
   せる手段とを具備することを特徴とする表示制御装置。
2. 【請求項２】 コンピュータシステムのディスプレイモ
   ニタを制御する表示制御装置において、 １回のアクセスでライト可能なデータサイズが互いに異
   なる複数のプレーンモードを有し、前記ディスプレイモ
   ニタに表示するための表示データを格納する画像メモリ
   と、 前記コンピュータシステムから指示された演算モードを
   保持する第１レジスタと、 前記コンピュータシステムから指示されたプレーンモー
   ドを保持する第２レジスタと、 第１の複数ビット幅の入力ポートを有し、この入力ポー
   トに供給されるデータを前記レジスタに保持されている
   演算モードに従って演算処理して前記画像メモリに格納
   するための表示データを生成するラスタ演算回路と、 前記第１の複数ビット幅よりも広い第２の複数ビット幅
   を持つ前記コンピュータシステムのデータバスに接続さ
   れ、そのデータバスを介して前記コンピュータシステム
   から供給される第２の複数ビット幅の表示データを前記
   第１の複数ビット幅のデータに分割して前記データ演算
   回路の入力ポートに順次供給するバスサイズ変換手段
   と、 前記コンピュータシステムのデータバスおよび前記ラス
   タ演算回路の出力に接続され、前記データバスを介して
   前記コンピュータシステムから供給される表示データと
   前記ラスタ演算回路から出力される表示データの一方を
   選択する表示データ選択手段と、 前記第１レジスタの内容に従って前記ラスタ演算回路に
   よる演算処理が前記コンピュータシステムによって要求
   されているか否かを検出し、要求されてない時に前記表
   示データ選択手段に前記データバス上の表示データを選
   択させる手段と、 前記表示データ選択手段によって前記データバス上の表
   示データが選択された時、前記第２レジスタに保持され
   ているプレーンモードに従って、前記表示データを前記
   画像メモリに転送するためのデータ転送バス幅を変更す
   る手段とを具備することを特徴とする表示制御装置。