JPH07200104A - プロセッサユニット用電圧給電装置 - Google Patents
プロセッサユニット用電圧給電装置Info
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- JPH07200104A JPH07200104A JP6313674A JP31367494A JPH07200104A JP H07200104 A JPH07200104 A JP H07200104A JP 6313674 A JP6313674 A JP 6313674A JP 31367494 A JP31367494 A JP 31367494A JP H07200104 A JPH07200104 A JP H07200104A
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Abstract
(57)【要約】
【目的】 従来のプロセッサユニット用電圧給電装置に
おける制御器ユニット全体の機能と制御装置全体の機能
を損ねるような給電に関する問題を解消すること。 【構成】 継続電圧の現れる出力側から低い電流が取出
し可能であり、他方の出力側からは比較的高い電流が取
出し可能であり、前記電圧制御器の２つの出力側の間に
前記２つの出力側とプロセッサユニットとの間で一時的
に接続を形成する回路手段を設けるように構成する。
おける制御器ユニット全体の機能と制御装置全体の機能
を損ねるような給電に関する問題を解消すること。 【構成】 継続電圧の現れる出力側から低い電流が取出
し可能であり、他方の出力側からは比較的高い電流が取
出し可能であり、前記電圧制御器の２つの出力側の間に
前記２つの出力側とプロセッサユニットとの間で一時的
に接続を形成する回路手段を設けるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、バッテリと、該バッテ
リに接続された１つ又は複数の電圧制御器を有し、該電
圧制御器はプロセッサユニットに接続可能な少なくとも
２つの出力側を有し、該出力側からは相互に依存しない
電圧が現れ、前記電圧の一方は持続性電圧であり、他方
は切換可能な電圧である、プロセッサユニット用電圧給
電装置に関する。
リに接続された１つ又は複数の電圧制御器を有し、該電
圧制御器はプロセッサユニットに接続可能な少なくとも
２つの出力側を有し、該出力側からは相互に依存しない
電圧が現れ、前記電圧の一方は持続性電圧であり、他方
は切換可能な電圧である、プロセッサユニット用電圧給
電装置に関する。
【０００２】
【従来の技術】プロセッサユニットは通常は中央プロセ
ッサユニットＣＰＵや少なくとも１つのＲＡＭメモリと
組み合わされている。このメモリには場合によってはＣ
ＰＵやその他の周辺装置の遮断状態においても消去され
るべきではないデータが記憶されている。そのためＲＡ
ＭデータメモリはＣＰＵの遮断状態においても引続き電
圧が供給されるべきである。
ッサユニットＣＰＵや少なくとも１つのＲＡＭメモリと
組み合わされている。このメモリには場合によってはＣ
ＰＵやその他の周辺装置の遮断状態においても消去され
るべきではないデータが記憶されている。そのためＲＡ
ＭデータメモリはＣＰＵの遮断状態においても引続き電
圧が供給されるべきである。
【０００３】公知のプロセッサ、例えば自動車の制御装
置の中に設けられるプロセッサはＣＰＵとＲＡＭメモリ
に対して共通の電圧給電端子か又は別個の電圧給電端子
を有している。唯１つの共通の電圧給電端子の場合に
は、ＣＰＵがこれに対して特別に設けられた制御入力側
によって活性化されるか非活性化される。この場合電圧
給電端子には持続的に給電電圧が印加される。
置の中に設けられるプロセッサはＣＰＵとＲＡＭメモリ
に対して共通の電圧給電端子か又は別個の電圧給電端子
を有している。唯１つの共通の電圧給電端子の場合に
は、ＣＰＵがこれに対して特別に設けられた制御入力側
によって活性化されるか非活性化される。この場合電圧
給電端子には持続的に給電電圧が印加される。
【０００４】そのような電圧給電装置は、制御装置の電
圧給電と関連してドイツ連邦共和国特許公開第４０４１
６２号公報から公知である。この公知の装置では電圧制
御器が設けられており、該電圧制御器は車両バッテリか
ら電圧の供給を受け、この制御器自身も制御された持続
性電圧（スタンバイ電圧）や切換えられた電圧を送出す
る。２つの電圧は場合によって制御装置から得られる。
前記文献では主制御器の構成ないしは補助又はスタンバ
イ制御器の構成に関しての詳細には触れられていない
が、しかしながら持続性電圧給電部は大電流を供給する
ことができない。そうでないとＣＰＵが遮断された場合
のバッテリの放電が過度に大きくなるからである。
圧給電と関連してドイツ連邦共和国特許公開第４０４１
６２号公報から公知である。この公知の装置では電圧制
御器が設けられており、該電圧制御器は車両バッテリか
ら電圧の供給を受け、この制御器自身も制御された持続
性電圧（スタンバイ電圧）や切換えられた電圧を送出す
る。２つの電圧は場合によって制御装置から得られる。
前記文献では主制御器の構成ないしは補助又はスタンバ
イ制御器の構成に関しての詳細には触れられていない
が、しかしながら持続性電圧給電部は大電流を供給する
ことができない。そうでないとＣＰＵが遮断された場合
のバッテリの放電が過度に大きくなるからである。
【０００５】最近の集積回路の給電電流は非常に小さく
なっているので、持続的給電に対しては僅かな電流容量
の電圧給電段を用いることができる。そのような段は比
較的安価に製作することができ、素子の数も少ない。さ
らに温度に関する問題も生じない。なぜならば素子は小
さな出力しか送出しないからである。もちろんそのよう
な回路でもスタンバイ動作状態においては電圧制御器内
の僅かな無効電流に基づく僅かな消費電流が必要であ
る。それ故に通常は制御装置にはわずかな電流容量の持
続性電圧制御器が用いられる。
なっているので、持続的給電に対しては僅かな電流容量
の電圧給電段を用いることができる。そのような段は比
較的安価に製作することができ、素子の数も少ない。さ
らに温度に関する問題も生じない。なぜならば素子は小
さな出力しか送出しないからである。もちろんそのよう
な回路でもスタンバイ動作状態においては電圧制御器内
の僅かな無効電流に基づく僅かな消費電流が必要であ
る。それ故に通常は制御装置にはわずかな電流容量の持
続性電圧制御器が用いられる。
【０００６】中央プロセッサユニットＣＰＵ並びにＲＡ
Ｍメモリは通常は制御装置回路の一部である。この制御
装置機器回路は全体的に容量の大きなものであり得る。
ＣＰＵ，ＲＡＭ及び周辺装置の全消費電流は通常の制御
装置の場合ＣＰＵ自体やＲＡＭ自体のものよりも著しく
大きい。それ故にこれに対しては能力の高い電圧制御器
が必要である。この電圧制御器は通常動作中は投入接続
され、スタンバイ動作中は遮断される。投入接続ないし
遮断は例えばイグニッションロックスイッチを介して制
御される。それ故にスイッチング形電圧制御器は大きな
電流が供給できなければならない。
Ｍメモリは通常は制御装置回路の一部である。この制御
装置機器回路は全体的に容量の大きなものであり得る。
ＣＰＵ，ＲＡＭ及び周辺装置の全消費電流は通常の制御
装置の場合ＣＰＵ自体やＲＡＭ自体のものよりも著しく
大きい。それ故にこれに対しては能力の高い電圧制御器
が必要である。この電圧制御器は通常動作中は投入接続
され、スタンバイ動作中は遮断される。投入接続ないし
遮断は例えばイグニッションロックスイッチを介して制
御される。それ故にスイッチング形電圧制御器は大きな
電流が供給できなければならない。
【０００７】制御装置へバッテリ電圧を印加する場合、
一般的にイグニッションロックスイッチは投入接続状態
におかれない。そのためＣＰＵ／ＲＡＭ用の低電流電圧
制御器のみが活性化され、高電流電圧制御器は活性化さ
れない。この場合以下のような問題が生じる。：すなわ
ち０Ｖから目標値ＶＤＤへ電圧の引上げの際には僅かな
電流容量しかもたない持続性電圧制御器の能力を大幅に
上回ってしまうことである。このような電流消費の上昇
は、ＣＰＵ／ＲＡＭから相応の端子を介して周辺装置
（これ自体にはまだ電圧が供給されていない）へ流れる
電流に基因する。ＣＰＵ／ＲＡＭ内部のプッシュプル回
路に含まれているトランジスタは、例えば０.２〜０.８
Ｖの目標値ＶＤＤの間の電圧のもとでトランジスタ縦方
向電流の不確定な状態となる。このような電流は複合的
なＣＰＵ／ＲＡＭにおいて相加わり得る。
一般的にイグニッションロックスイッチは投入接続状態
におかれない。そのためＣＰＵ／ＲＡＭ用の低電流電圧
制御器のみが活性化され、高電流電圧制御器は活性化さ
れない。この場合以下のような問題が生じる。：すなわ
ち０Ｖから目標値ＶＤＤへ電圧の引上げの際には僅かな
電流容量しかもたない持続性電圧制御器の能力を大幅に
上回ってしまうことである。このような電流消費の上昇
は、ＣＰＵ／ＲＡＭから相応の端子を介して周辺装置
（これ自体にはまだ電圧が供給されていない）へ流れる
電流に基因する。ＣＰＵ／ＲＡＭ内部のプッシュプル回
路に含まれているトランジスタは、例えば０.２〜０.８
Ｖの目標値ＶＤＤの間の電圧のもとでトランジスタ縦方
向電流の不確定な状態となる。このような電流は複合的
なＣＰＵ／ＲＡＭにおいて相加わり得る。
【０００８】このように高められた電流需要によって、
僅かな電流容量しかもたない持続性電圧制御器は電流制
限状態に陥る。電圧は０.６Ｖの目標値ＶＤＤのもとに
留まりそれにより場合によっては不確定な状態をＣＰＵ
に引き起こす。例えばイニシャルリセットが行なわれな
くなり、当該の電圧制御器に対して負荷の問題を生ぜし
める。それと同時に制御装置の電流消費が著しく高めら
れ、バッテリが早期に放電される危険性がでてくる。
僅かな電流容量しかもたない持続性電圧制御器は電流制
限状態に陥る。電圧は０.６Ｖの目標値ＶＤＤのもとに
留まりそれにより場合によっては不確定な状態をＣＰＵ
に引き起こす。例えばイニシャルリセットが行なわれな
くなり、当該の電圧制御器に対して負荷の問題を生ぜし
める。それと同時に制御装置の電流消費が著しく高めら
れ、バッテリが早期に放電される危険性がでてくる。
【０００９】この場合２つの電圧制御器を集積して組み
合わせた場合にはさらに大きな欠点が生じ得る。すなわ
ち大きな電流容量を備えた電圧制御器のスイッチング時
の作動能力発揮のためや場合によってはその中に含まれ
る例えばパワーオン−リセットやその他の機能群のため
に、ＣＰＵ／ＲＡＭ電圧制御器の電圧が流用されてしま
うことである。このようなことは場合によって制御器ユ
ニット全体の機能と制御装置全体の機能を損ねることに
つながる。
合わせた場合にはさらに大きな欠点が生じ得る。すなわ
ち大きな電流容量を備えた電圧制御器のスイッチング時
の作動能力発揮のためや場合によってはその中に含まれ
る例えばパワーオン−リセットやその他の機能群のため
に、ＣＰＵ／ＲＡＭ電圧制御器の電圧が流用されてしま
うことである。このようなことは場合によって制御器ユ
ニット全体の機能と制御装置全体の機能を損ねることに
つながる。
【００１０】
【発明が解決しようとする課題】本発明の課題は、前記
したような従来のプロセッサにおける欠点に鑑みこれを
解消すべく改善を行うことである。
したような従来のプロセッサにおける欠点に鑑みこれを
解消すべく改善を行うことである。
【００１１】
【課題を解決するための手段】本発明によれば上記課題
は、持続性電圧の現れる出力側からは小さな電流が取出
し可能であり、他方の出力側からは比較的高い電流が取
出し可能であり、前記電圧制御器の２つの出力側の間に
前記２つの出力側とプロセッサユニットとの間で一時的
に接続を形成する回路手段を設ける構成によって解決さ
れる。
は、持続性電圧の現れる出力側からは小さな電流が取出
し可能であり、他方の出力側からは比較的高い電流が取
出し可能であり、前記電圧制御器の２つの出力側の間に
前記２つの出力側とプロセッサユニットとの間で一時的
に接続を形成する回路手段を設ける構成によって解決さ
れる。
【００１２】本発明によるプロセッサユニット用電圧給
電装置によって得られる利点は、僅かな電流容量の持続
性電圧制御器をＲＡＭメモリの給電のために用いること
ができ、さらに大きな電流容量を備えたスイッチング形
電圧制御器を使用でき、該制御器は投入接続中に生じ得
る持続性電圧制御器の過負荷の問題を生ぜしめることな
く、点火スイッチの閉成後のその他の制御装置ないし周
辺装置への電圧給電を引き受けるることができることで
ある。その際のスイッチング形電圧制御器は本来の主電
圧制御器である。
電装置によって得られる利点は、僅かな電流容量の持続
性電圧制御器をＲＡＭメモリの給電のために用いること
ができ、さらに大きな電流容量を備えたスイッチング形
電圧制御器を使用でき、該制御器は投入接続中に生じ得
る持続性電圧制御器の過負荷の問題を生ぜしめることな
く、点火スイッチの閉成後のその他の制御装置ないし周
辺装置への電圧給電を引き受けるることができることで
ある。その際のスイッチング形電圧制御器は本来の主電
圧制御器である。
【００１３】この利点は次のような構成によって得られ
る。すなわち、２つの出力側の間に付加的な回路手段が
設けられ、電圧制御器の出力側から僅かな電流容量の持
続性電圧ないしは大きな電流容量の切換電圧が取り出し
可能であり、前記回路手段は切換フェーズの間に僅かな
電流容量の持続性電圧制御器を相応に支援し、制御装置
に大きな電流容量の電圧制御器からの投入接続後の所要
の高い電圧ないし電流を供給する構成によって得られ
る。
る。すなわち、２つの出力側の間に付加的な回路手段が
設けられ、電圧制御器の出力側から僅かな電流容量の持
続性電圧ないしは大きな電流容量の切換電圧が取り出し
可能であり、前記回路手段は切換フェーズの間に僅かな
電流容量の持続性電圧制御器を相応に支援し、制御装置
に大きな電流容量の電圧制御器からの投入接続後の所要
の高い電圧ないし電流を供給する構成によって得られ
る。
【００１４】本発明の別の有利な実施例は従属請求項に
記載される。この場合有利には、電圧制御器の出力側の
間の回路手段が直接ＣＰＵ又はイグニッションロックに
よって制御されるスイッチとして構成される。しかしな
がらこのスイッチを適切に回路接続されたダイオード又
はトランジスタによって置き換えてもよい。
記載される。この場合有利には、電圧制御器の出力側の
間の回路手段が直接ＣＰＵ又はイグニッションロックに
よって制御されるスイッチとして構成される。しかしな
がらこのスイッチを適切に回路接続されたダイオード又
はトランジスタによって置き換えてもよい。
【００１５】特に有利には、この回路手段自体が所望の
切換位置を保持する。
切換位置を保持する。
【００１６】前記２つの制御出力側の間の回路手段がＤ
ＭＯＳ構造で構成されているならば、２つの制御電圧の
非常に良好な同期が得られる。ＤＭＯＳ構造によれば、
持続性電圧制御器における電圧が主電圧制御器における
電圧を上回った場合には直ちに自動的な遮断が行われ
る。すなわち有利には持続性電圧部から主制御器出力側
へのフイードバックが回避される。
ＭＯＳ構造で構成されているならば、２つの制御電圧の
非常に良好な同期が得られる。ＤＭＯＳ構造によれば、
持続性電圧制御器における電圧が主電圧制御器における
電圧を上回った場合には直ちに自動的な遮断が行われ
る。すなわち有利には持続性電圧部から主制御器出力側
へのフイードバックが回避される。
【００１７】
【実施例】次に本発明の実施例を図面に基づき詳細に説
明する。
明する。
【００１８】図１には本発明の第１実施例がブロック回
路図で示されている。図中符号１０で示されているのは
バッテリである。このバッテリ１０は総ての装置に電圧
を供給している。バッテリ１０の正極は電圧制御器１１
の第１の入力側ＩＮに直接接続され、電圧制御器１１の
第２の入力側ＯＮはイグニッションロック１２を介して
接続されている。
路図で示されている。図中符号１０で示されているのは
バッテリである。このバッテリ１０は総ての装置に電圧
を供給している。バッテリ１０の正極は電圧制御器１１
の第１の入力側ＩＮに直接接続され、電圧制御器１１の
第２の入力側ＯＮはイグニッションロック１２を介して
接続されている。
【００１９】電圧制御器１１は２つの出力側ＳＨ及びＣ
Ｌを有している。電圧制御器の内部接続構成の詳細な説
明はここでは必要ないので省く。いずれにせよ電圧制御
器は次のように構成されている。すなわち電圧制御器１
１の出力側ＳＨには高い電流の切換電圧が生じ、これに
対して出力側ＣＬでは僅かな電流の持続性電圧が生じる
ように構成されている。電圧制御器１１のブロック回路
部分では僅かな電流の持続性電圧制御器としてブロック
１１ａが示され、高い電流の切換電圧制御器としてブロ
ック１１ｂが示されている。このブロック１１ｂが本来
の主電圧制御器を表わしている。これらは別個の２つの
電圧制御器で用いてもよい。
Ｌを有している。電圧制御器の内部接続構成の詳細な説
明はここでは必要ないので省く。いずれにせよ電圧制御
器は次のように構成されている。すなわち電圧制御器１
１の出力側ＳＨには高い電流の切換電圧が生じ、これに
対して出力側ＣＬでは僅かな電流の持続性電圧が生じる
ように構成されている。電圧制御器１１のブロック回路
部分では僅かな電流の持続性電圧制御器としてブロック
１１ａが示され、高い電流の切換電圧制御器としてブロ
ック１１ｂが示されている。このブロック１１ｂが本来
の主電圧制御器を表わしている。これらは別個の２つの
電圧制御器で用いてもよい。
【００２０】電圧制御器１１ないし１１ａの出力側ＳＨ
からは線路がブロック１３の正端子に導かれている。こ
のブロック１３は周辺回路装置、出力段、ＥＰＲＯＭＳ
等である。前記ブロック１３の別の側はアースに接続さ
れている。電圧制御器１１の出力側ＣＬはスイッチＳ１
に接続されている。このスイッチの別の側は中央プロセ
ッサ１４に接続されている。この場合この中央プロセッ
サ１４は、ＣＰＵとＲＡＭメモリを有している。このＣ
ＰＵとＲＡＭメモリには継続的に電圧が供給されなけれ
ばならない。
からは線路がブロック１３の正端子に導かれている。こ
のブロック１３は周辺回路装置、出力段、ＥＰＲＯＭＳ
等である。前記ブロック１３の別の側はアースに接続さ
れている。電圧制御器１１の出力側ＣＬはスイッチＳ１
に接続されている。このスイッチの別の側は中央プロセ
ッサ１４に接続されている。この場合この中央プロセッ
サ１４は、ＣＰＵとＲＡＭメモリを有している。このＣ
ＰＵとＲＡＭメモリには継続的に電圧が供給されなけれ
ばならない。
【００２１】スイッチＳ１とプロセッサ１４との間の接
続線路には別のスイッチＨ１が接続されている。このス
イッチＨ１の別の側は電圧制御器１１の出力側ＳＨ並び
に周辺装置１３に接続されている。このスイッチＨ１は
ダイオード又はトランジスタの形で実現されてもよい。
続線路には別のスイッチＨ１が接続されている。このス
イッチＨ１の別の側は電圧制御器１１の出力側ＳＨ並び
に周辺装置１３に接続されている。このスイッチＨ１は
ダイオード又はトランジスタの形で実現されてもよい。
【００２２】スイッチＳ１は論理素子１５を介して制御
ないし切換られる。この論理素子１５は、２つの切換段
１６，１７（これらは論理素子１５の２つの入力側に接
続されている）の切換状態に依存して切換をトリガす
る。前記２つの切換段１６，１７の別の２つの端子は一
方はイグニッションロック１２ないし電圧制御器１１の
第２の入力側ＯＮに接続され、他方は中央プロセッサ１
４の正の入力側に接続される。この中央プロセッサ１４
はＣＰＵ１４ａとメモリ（ＲＡＭ）１４ｂを含んでい
る。切換段１６の入力側はイグニッションロック１２に
直接接続されているが、イグニッションロック１２と間
接的に関係付けられる。例えば切換段１６の入力側は電
圧制御器１１の出力側ＳＨに接続されていてもよい。
ないし切換られる。この論理素子１５は、２つの切換段
１６，１７（これらは論理素子１５の２つの入力側に接
続されている）の切換状態に依存して切換をトリガす
る。前記２つの切換段１６，１７の別の２つの端子は一
方はイグニッションロック１２ないし電圧制御器１１の
第２の入力側ＯＮに接続され、他方は中央プロセッサ１
４の正の入力側に接続される。この中央プロセッサ１４
はＣＰＵ１４ａとメモリ（ＲＡＭ）１４ｂを含んでい
る。切換段１６の入力側はイグニッションロック１２に
直接接続されているが、イグニッションロック１２と間
接的に関係付けられる。例えば切換段１６の入力側は電
圧制御器１１の出力側ＳＨに接続されていてもよい。
【００２３】図１に示された実施例は例えば図２に示さ
れた回路部分を用いて実現することができる。図２中の
その他の同じ個所には図１に示されたのと同じ符号が付
されている。
れた回路部分を用いて実現することができる。図２中の
その他の同じ個所には図１に示されたのと同じ符号が付
されている。
【００２４】図２に示された実施例においては電圧制御
器１１の出力側ＳＨと電圧制御器１１の出力側ＣＬとの
間にダイオードＤ１とトランジスタＴ１のコレクタ−エ
ミッタ区間からなる直列回路が設けられている。このダ
イオードＤ１並びにトランジスタＴ１は、図１による実
施例のスイッチＨ１ないしＳ１の機能を受け継いでい
る。
器１１の出力側ＳＨと電圧制御器１１の出力側ＣＬとの
間にダイオードＤ１とトランジスタＴ１のコレクタ−エ
ミッタ区間からなる直列回路が設けられている。このダ
イオードＤ１並びにトランジスタＴ１は、図１による実
施例のスイッチＨ１ないしＳ１の機能を受け継いでい
る。
【００２５】トランジスタＴ１はベース電位の制御によ
って導通状態か遮断状態に維持される。このベース電位
の制御に対しては抵抗Ｒ１並びにダイオードＤ２及びリ
レー制御部（例えば主リレー制御部１８）からなる直列
回路が用いられる。この抵抗Ｒ１並びにダイオードＤ２
及びリレー制御部（例えば主リレー制御部１８）からな
る直列回路はトランジスタＴ１のベースに接続されてい
る。この場合前記主リレー制御部１８の別の側はイグニ
ッションロック１２に接続されている。さらに抵抗Ｒ２
が前記トランジスタＴ１のベースに接続されている。こ
の抵抗Ｒ２はトランジスタＴ２のコレクタ−エミッタ区
間を介してアースに接続されている。トランジスタＴ２
のベースは抵抗Ｒ３と抵抗Ｒ４を介してプロセッサ１４
に接続され、さらに別の抵抗Ｒ５を介してアースに接続
されている。
って導通状態か遮断状態に維持される。このベース電位
の制御に対しては抵抗Ｒ１並びにダイオードＤ２及びリ
レー制御部（例えば主リレー制御部１８）からなる直列
回路が用いられる。この抵抗Ｒ１並びにダイオードＤ２
及びリレー制御部（例えば主リレー制御部１８）からな
る直列回路はトランジスタＴ１のベースに接続されてい
る。この場合前記主リレー制御部１８の別の側はイグニ
ッションロック１２に接続されている。さらに抵抗Ｒ２
が前記トランジスタＴ１のベースに接続されている。こ
の抵抗Ｒ２はトランジスタＴ２のコレクタ−エミッタ区
間を介してアースに接続されている。トランジスタＴ２
のベースは抵抗Ｒ３と抵抗Ｒ４を介してプロセッサ１４
に接続され、さらに別の抵抗Ｒ５を介してアースに接続
されている。
【００２６】トランジスタＴ１は一方でスイッチとして
用いられ、他方ではトランジスタＴ１の電流増幅にも用
いられる。トランジスタＴ１の増幅の調整は、抵抗Ｒ
１，ダイオードＤ２，主リレー制御部１８，イグニッシ
ョンロック１２からなる電流路における回路素子の適切
な選定、ないしは抵抗Ｒ２，トランジスタＴ２，抵抗Ｒ
３，Ｒ４，Ｒ５からなる電流路における回路素子の適切
な選定によって行われる。主リレー制御部１８が遮断さ
れているかあるいは投入されているかに応じて、電流が
前記２つの電流路のうちのどちらかに流れ、トランジス
タＴ１の増幅の相応の制御が生ぜしめられる。抵抗比に
よって最大短絡電流が設定される。それにより総体的に
持続性電圧制御器の、２つの値の間で切換られる電流制
限が得られる。スタンバイ電流の制限に対する例とし
て、点火が遮断された場合やアフターランニング期間に
対して例えば１ｍＡが、そして通常動作においては例え
ば１００ｍＡが選定される。
用いられ、他方ではトランジスタＴ１の電流増幅にも用
いられる。トランジスタＴ１の増幅の調整は、抵抗Ｒ
１，ダイオードＤ２，主リレー制御部１８，イグニッシ
ョンロック１２からなる電流路における回路素子の適切
な選定、ないしは抵抗Ｒ２，トランジスタＴ２，抵抗Ｒ
３，Ｒ４，Ｒ５からなる電流路における回路素子の適切
な選定によって行われる。主リレー制御部１８が遮断さ
れているかあるいは投入されているかに応じて、電流が
前記２つの電流路のうちのどちらかに流れ、トランジス
タＴ１の増幅の相応の制御が生ぜしめられる。抵抗比に
よって最大短絡電流が設定される。それにより総体的に
持続性電圧制御器の、２つの値の間で切換られる電流制
限が得られる。スタンバイ電流の制限に対する例とし
て、点火が遮断された場合やアフターランニング期間に
対して例えば１ｍＡが、そして通常動作においては例え
ば１００ｍＡが選定される。
【００２７】次に本発明の実施例の機能を説明する。
【００２８】バッテリ持続性電圧の最初の印加の後で持
続性電圧制御器が僅かな電流１１ｂで作動され、出力側
ＣＬに電圧が現れる。しかしながらプロセッサ１４のＣ
ＰＵ／ＲＡＭ向けの所要の給電出力は電気的スイッチＳ
１ないしトランジスタＴ１によって阻止される。すなわ
ち出力側ＣＬは活性化され、目標値ＶＤＤへの引上げ制
御が行われる。しかしながらＣＰＵないしＲＡＭはまだ
給電されていない。この段階ではまだデータを記憶する
ことはできない。出力側ＳＨはこの時点ではまだ活性化
されていない。点火スイッチ１２の作動ないしは点火ス
イッチの作動に続いて発生されるスイッチ信号によって
電圧制御器１１ａは活性化される。この活性化はＣＰＵ
／ＲＡＭ−周辺装置のための目標値ＶＤＤまで引き上げ
る作用をする。それによりＣＰＵ／ＲＡＭ−端子、いわ
ゆるポートを介して電流流出の問題が回避される。
続性電圧制御器が僅かな電流１１ｂで作動され、出力側
ＣＬに電圧が現れる。しかしながらプロセッサ１４のＣ
ＰＵ／ＲＡＭ向けの所要の給電出力は電気的スイッチＳ
１ないしトランジスタＴ１によって阻止される。すなわ
ち出力側ＣＬは活性化され、目標値ＶＤＤへの引上げ制
御が行われる。しかしながらＣＰＵないしＲＡＭはまだ
給電されていない。この段階ではまだデータを記憶する
ことはできない。出力側ＳＨはこの時点ではまだ活性化
されていない。点火スイッチ１２の作動ないしは点火ス
イッチの作動に続いて発生されるスイッチ信号によって
電圧制御器１１ａは活性化される。この活性化はＣＰＵ
／ＲＡＭ−周辺装置のための目標値ＶＤＤまで引き上げ
る作用をする。それによりＣＰＵ／ＲＡＭ−端子、いわ
ゆるポートを介して電流流出の問題が回避される。
【００２９】出力側ＣＬからスイッチＳ１を介してＣＰ
Ｕ／ＲＡＭ端子への電圧供給のためのスイッチング通過
伝送には以下に述べるように二通りある。
Ｕ／ＲＡＭ端子への電圧供給のためのスイッチング通過
伝送には以下に述べるように二通りある。
【００３０】変化例１：一時的に作用する補助電流路Ｈ
１（例えば高電流電圧制御器ＳＨからダイオードＤ１を
介してＣＰＵ／ＲＡＭ給電端子まで）を介してＣＰＵ／
ＲＡＭが周辺装置と共に電圧制御器ＳＨから同期的に目
標値レベルにもたらされる。ＣＰＵ／ＲＡＭの周辺装置
に対する目標値ＶＤＤの上昇と同時に補助電流路Ｈ１を
介したＣＰＵ／ＲＡＭの給電電圧の引上げによって障害
的な端子電流ないしポート電流は最小限に低減される。
電圧制御器ＳＨはＣＰＵ／ＲＡＭ内部にてプッシュプル
段における縦電流によってもたらされる余分の電流を生
じさせることができる。給電電圧のスムーズな引上げを
行えば、内部フリップフロップを制御するパワー−オン
−リセットにより後続の動作に対する明確な関係性が得
られる。
１（例えば高電流電圧制御器ＳＨからダイオードＤ１を
介してＣＰＵ／ＲＡＭ給電端子まで）を介してＣＰＵ／
ＲＡＭが周辺装置と共に電圧制御器ＳＨから同期的に目
標値レベルにもたらされる。ＣＰＵ／ＲＡＭの周辺装置
に対する目標値ＶＤＤの上昇と同時に補助電流路Ｈ１を
介したＣＰＵ／ＲＡＭの給電電圧の引上げによって障害
的な端子電流ないしポート電流は最小限に低減される。
電圧制御器ＳＨはＣＰＵ／ＲＡＭ内部にてプッシュプル
段における縦電流によってもたらされる余分の電流を生
じさせることができる。給電電圧のスムーズな引上げを
行えば、内部フリップフロップを制御するパワー−オン
−リセットにより後続の動作に対する明確な関係性が得
られる。
【００３１】変化例２：補助電流路Ｈ１の代わりにイグ
ニッションロックスイッチ１２によって駆動制御される
切換段が用いられる。この切換段は以下に記載する別の
自己保持段とＯＲ−結合され、スイッチＳ１に作用す
る。ＣＰＵ／ＲＡＭ−周辺装置に対する電圧の引上げに
よって前記変化例１に記載したポート流出電流が最小に
低減される。それにより制御装置のプッシュプル段によ
る電流のみがＣＰＵ／ＲＡＭの給電の引上げのために残
されている。
ニッションロックスイッチ１２によって駆動制御される
切換段が用いられる。この切換段は以下に記載する別の
自己保持段とＯＲ−結合され、スイッチＳ１に作用す
る。ＣＰＵ／ＲＡＭ−周辺装置に対する電圧の引上げに
よって前記変化例１に記載したポート流出電流が最小に
低減される。それにより制御装置のプッシュプル段によ
る電流のみがＣＰＵ／ＲＡＭの給電の引上げのために残
されている。
【００３２】この出現電流が電圧制御器ＣＬの容量範囲
内にあるならば補助電流路Ｈ１を省くことができる。ス
イッチＳ１の最初の投入接続がイグニッションロックス
イッチ１２によって制御される切換段１６を介して行わ
れる。この場合切換段１６（これは既に別の目的のため
に存在している）が例えば主リレー制御部に対する出力
段として又は類似のようなイグニッションロックスイッ
チに対する切換段として共に用いられる。付加的なプラ
スの効果はＣＰＵ／ＲＡＭの活性状態において可能なス
イッチＳ１に対する付加的ベース電流である。この付加
的ベース電流はスイッチＳ１がバイポーラトランジスタ
である場合には意味がある。それによりスイッチＳ１に
おける降下電圧が最小化される。
内にあるならば補助電流路Ｈ１を省くことができる。ス
イッチＳ１の最初の投入接続がイグニッションロックス
イッチ１２によって制御される切換段１６を介して行わ
れる。この場合切換段１６（これは既に別の目的のため
に存在している）が例えば主リレー制御部に対する出力
段として又は類似のようなイグニッションロックスイッ
チに対する切換段として共に用いられる。付加的なプラ
スの効果はＣＰＵ／ＲＡＭの活性状態において可能なス
イッチＳ１に対する付加的ベース電流である。この付加
的ベース電流はスイッチＳ１がバイポーラトランジスタ
である場合には意味がある。それによりスイッチＳ１に
おける降下電圧が最小化される。
【００３３】ほぼ目標値ＶＤＤに引き上げられたＣＰＵ
／ＲＡＭにける給電電圧は、電気的スイッチの活性化の
ための電圧制御器ＣＬからＣＰＵ／ＲＡＭへの制御電圧
である。スイッチＳ１の活性化のための回路接続構成は
次のように構成される。すなわちスイッチＳ１と、この
スイッチＳ１自体からその出力側、及びＣＰＵ／ＲＡＭ
給電端子へと導通接続された際の目標値ＶＤＤがこの時
点から常時活性化状態に維持されるように構成される。
これは自己保持回路に相応する。
／ＲＡＭにける給電電圧は、電気的スイッチの活性化の
ための電圧制御器ＣＬからＣＰＵ／ＲＡＭへの制御電圧
である。スイッチＳ１の活性化のための回路接続構成は
次のように構成される。すなわちスイッチＳ１と、この
スイッチＳ１自体からその出力側、及びＣＰＵ／ＲＡＭ
給電端子へと導通接続された際の目標値ＶＤＤがこの時
点から常時活性化状態に維持されるように構成される。
これは自己保持回路に相応する。
【００３４】活性化された電気的スイッチＳ１において
降下する電圧は主電圧給電部からＣＰＵ−給電端子まで
の補助スイッチＨ１における電圧降下よりも僅かであり
得る。これにより持続性電圧給電制御器は電流供給を完
全に又は部分的に引き継ぐ。ここにおいてもたらされた
ＣＰＵ／ＲＡＭ−電流に対して持続性電圧制御器が構成
される。
降下する電圧は主電圧給電部からＣＰＵ−給電端子まで
の補助スイッチＨ１における電圧降下よりも僅かであり
得る。これにより持続性電圧給電制御器は電流供給を完
全に又は部分的に引き継ぐ。ここにおいてもたらされた
ＣＰＵ／ＲＡＭ−電流に対して持続性電圧制御器が構成
される。
【００３５】イグニッションロックスイッチ１２の遮断
によって直接的又は間接的にあるいは時間的に遅れて主
電圧制御器の遮断が引き起こされる。そこから導出され
るＣＰＵ／ＲＡＭ制御入力側に対する信号によって、Ｃ
ＰＵ／ＲＡＭは比較的僅かな消費電力のスタンバイモー
ドに置き換えられる。ＣＰＵと給電端子との間の電気ス
イッチＳ１に対するフィードバックによってスイッチＳ
１は持続的に活性化され、ＲＡＭメモリが給電される。
それによりＲＡＭにファイルされたデータは記憶され続
ける。
によって直接的又は間接的にあるいは時間的に遅れて主
電圧制御器の遮断が引き起こされる。そこから導出され
るＣＰＵ／ＲＡＭ制御入力側に対する信号によって、Ｃ
ＰＵ／ＲＡＭは比較的僅かな消費電力のスタンバイモー
ドに置き換えられる。ＣＰＵと給電端子との間の電気ス
イッチＳ１に対するフィードバックによってスイッチＳ
１は持続的に活性化され、ＲＡＭメモリが給電される。
それによりＲＡＭにファイルされたデータは記憶され続
ける。
【００３６】生じ得るポート流出電流は所定の高抵抗状
態にポートをおくことによって回避される。プッシュプ
ル段における不規則な縦電流はもはや生じない。スタン
バイ電流は非常に僅かである。２つの電圧制御部１１ａ
と１１ｂないしＣＬとＳＨの間に設けられる構成素子
は、分離構造で構成されてもあるいは集積構造で構成さ
れてもよい。
態にポートをおくことによって回避される。プッシュプ
ル段における不規則な縦電流はもはや生じない。スタン
バイ電流は非常に僅かである。２つの電圧制御部１１ａ
と１１ｂないしＣＬとＳＨの間に設けられる構成素子
は、分離構造で構成されてもあるいは集積構造で構成さ
れてもよい。
【００３７】主制御器出力側とスタンバイ−出力側との
間はＤＭＯＳ構造に構成することができる。特にＤＭＯ
Ｓ構造のダイオードＤ１が可能である。主制御器出力側
ＳＨとスタンバイ−出力側ＣＬの間のＤＭＯＳ構造は、
瞬間的に電流の要求が高まった場合のスタンバイ出力を
支援する。このＤＭＯＳ構造により主制御器とスタンバ
イ電圧の同期はそれらの抵抗ＲＤＳｏｎを介して行われ
る。ＤＭＯＳ構造部はスタンバイ電圧が主制御器電圧を
上回った場合には直ちに遮断される。すなわち持続性電
圧制御器１１ｂから主電圧制御器１１ａないしその出力
側へのフィードバックは不可能である。
間はＤＭＯＳ構造に構成することができる。特にＤＭＯ
Ｓ構造のダイオードＤ１が可能である。主制御器出力側
ＳＨとスタンバイ−出力側ＣＬの間のＤＭＯＳ構造は、
瞬間的に電流の要求が高まった場合のスタンバイ出力を
支援する。このＤＭＯＳ構造により主制御器とスタンバ
イ電圧の同期はそれらの抵抗ＲＤＳｏｎを介して行われ
る。ＤＭＯＳ構造部はスタンバイ電圧が主制御器電圧を
上回った場合には直ちに遮断される。すなわち持続性電
圧制御器１１ｂから主電圧制御器１１ａないしその出力
側へのフィードバックは不可能である。
【００３８】
【発明の効果】本発明によれば、僅かな電流容量の継続
電圧制御器をＲＡＭメモリの給電のために用いることが
でき、さらに大きな電流容量を備えたスイッチング形電
圧制御器が使用でき、該制御器に投入接続中に生じ得る
継続電圧制御器の過負荷の問題を生ぜしめることなく、
点火スイッチの閉成後のその他の制御装置ないし周辺装
置への電圧給電を行わせることができる。
電圧制御器をＲＡＭメモリの給電のために用いることが
でき、さらに大きな電流容量を備えたスイッチング形電
圧制御器が使用でき、該制御器に投入接続中に生じ得る
継続電圧制御器の過負荷の問題を生ぜしめることなく、
点火スイッチの閉成後のその他の制御装置ないし周辺装
置への電圧給電を行わせることができる。
【図１】本発明による第１実施例を示した図である。
【図２】本発明による第２実施例を示した図である。
１０ バッテリ １１ 電圧制御器 １２ イグニッションロック １３ ブロック １４ 中央プロセッサ １５ 論理素子 １６ 回路段 １７ 回路段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラインハルト ガンテンバイン ドイツ連邦共和国 ゼルスハイム ヤーン シュトラーセ 15
Claims (8)
- 【請求項１】 バッテリと、該バッテリに接続された１
つ又は複数の電圧制御器を有し、該電圧制御器はプロセ
ッサユニットに接続可能な少なくとも２つの出力側を有
し、該出力側からは相互に依存しない電圧が現れ、前記
電圧の一方は持続性電圧であり、他方は切換可能な電圧
である、プロセッサユニット用電圧給電装置において、 持続性電圧の現れる出力側からは小さな電流が取出し可
能であり、他方の出力側からは比較的高い電流が取出し
可能であり、前記電圧制御器の２つの出力側の間に前記
２つの出力側とプロセッサユニットとの間で一時的に接
続を形成する回路手段が設けられていることを特徴とす
る、プロセッサユニット用電圧給電装置。 - 【請求項２】 前記バッテリは前記電圧制御器の第１の
入力側と常時接続されており、さらに前記バッテリは前
記電圧制御器の第２の入力側と回路手段を介して接続可
能である、請求項１記載のプロセッサユニット用電圧給
電装置。 - 【請求項３】 前記プロセッサユニットは中央プロセッ
サユニット（ＣＰＵ）と少なくとも１つのＲＡＭメモリ
を有する制御装置であり、前記回路手段は自動車のイグ
ニッションスイッチである、請求項２記載のプロセッサ
ユニット用電圧給電装置。 - 【請求項４】 前記電圧制御器の２つの出力側の間の回
路手段は２つのスイッチであり、該スイッチは電圧制御
器の入力側に接続されている回路手段の切換位置に応じ
てスイッチングされる、請求項１〜３いずれか１項に記
載のプロセッサユニット用電圧給電装置。 - 【請求項５】 前記電圧制御器の２つの出力側の間の回
路手段は、ダイオード（Ｄ１）又はトランジスタとトラ
ンジスタ（Ｔ１）であり、前記トランジスタ（Ｔ１）の
ベースにおける電位は、電圧制御器の入力側に接続され
ている回路手段の切換位置に応じて制御可能である、請
求項１〜３いずれか１項に記載のプロセッサユニット用
電圧給電装置。 - 【請求項６】 前記ダイオード（Ｄ１）とトランジスタ
（Ｔ１）のコレクタエミッタ区間からなる直列回路は前
記電圧制御器の２つの出力側の間に設けられている、請
求項５記載のプロセッサユニット用電圧給電装置。 - 【請求項７】 高い電流が取出し可能な前記電圧制御器
の出力側に別の負荷、例えば周辺装置、出力段、ＥＰＲ
ＯＭメモリ等が接続されている、請求項１〜６いずれか
１項に記載のプロセッサユニット用電圧給電装置。 - 【請求項８】 前記電圧制御器に対して並列に、主リレ
ー制御部か又はイグニッションロック（１２）からの信
号に依存して制御される別の回路が設けられており、前
記主リレー制御部又は前記別の回路は別の切換素子を介
してトランジスタ（Ｔ１）のベースと接続され、さらに
前記トランジスタ（Ｔ１）のコレクタとダイオード（Ｄ
１）のカソードとの間の接続点に接続されている、請求
項１〜７いずれか１項に記載のプロセッサユニット用電
圧給電装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4343011.2 | 1993-12-16 | ||
| DE19934343011 DE4343011C2 (de) | 1993-12-16 | 1993-12-16 | Einrichtung zur Spannungsversorgung für eine Prozessoreinheit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07200104A true JPH07200104A (ja) | 1995-08-04 |
| JP3939767B2 JP3939767B2 (ja) | 2007-07-04 |
Family
ID=6505239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31367494A Expired - Fee Related JP3939767B2 (ja) | 1993-12-16 | 1994-12-16 | プロセッサユニット用電圧給電装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3939767B2 (ja) |
| DE (1) | DE4343011C2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19602171A1 (de) * | 1996-01-23 | 1997-07-24 | Teves Gmbh Alfred | Beschaltung eines Spannungsreglers im Bordnetz eines Kfz's |
| EP1346880B1 (en) * | 2000-10-06 | 2018-12-26 | Xanavi Informatics Corporation | Vehicle-mounted information device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4041620C2 (de) * | 1990-12-22 | 2003-02-20 | Bosch Gmbh Robert | Einrichtung zur Spannungsversorgung bei Geräten mit Nachlauf |
-
1993
- 1993-12-16 DE DE19934343011 patent/DE4343011C2/de not_active Expired - Fee Related
-
1994
- 1994-12-16 JP JP31367494A patent/JP3939767B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3939767B2 (ja) | 2007-07-04 |
| DE4343011C2 (de) | 2002-08-29 |
| DE4343011A1 (de) | 1995-06-22 |
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|
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|
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