JPH07200261A - 論理演算装置 - Google Patents

論理演算装置

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JPH07200261A JP6317609A JP31760994A JPH07200261A JP H07200261 A JPH07200261 A JP H07200261A JP 6317609 A JP6317609 A JP 6317609A JP 31760994 A JP31760994 A JP 31760994A JP H07200261 A JPH07200261 A JP H07200261A
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Abstract

(57)【要約】 【目的】 論理演算装置の幅よりも狭いワードを伴う複
数の演算処理を高効率で行い、かつ２進小数を含む乗算
に好適な論理演算装置を提供する。 【構成】 Ｎ個の単一ビット加算器３１〜３５にそれぞ
れマルチプレクサ４１〜４５を接続し、ｉ＝０〜Ｎ−１
でＺ0 が最下位ビット、ＺN-1 が最上位ビットとし、ビ
ットＸi を有するＸワードをＸサブワードに区分化し、
ビットＹi を有するＹワードをＹサブワードに区分し、
単一ビット加算器３３のステージでＸワードからのビッ
ト信号Ｘk とＹワードからのビット信号Ｙk と単一ビッ
ト加算器３４からの桁上げ入力信号Ｃk-1 とを加算し
て、和信号Ｓk と桁上げ出力ビット信号Ｃk とを出力
し、和信号Ｓk より、出力ワードのビット信号Ｘk を生
じさせ、桁上げ出力ビット信号Ｃk はブロック回路３７
により、単一ビット加算器３２の桁上げ入力ビット信号
となす。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、コンピュータに関する
ものであり、とりわけ、それに用いられる論理演算装置
に関するものである。
【０００２】
【従来の技術】コンピュータには、通常、ある最大ビッ
ト数の数を加算する加算器が含まれている。マイクロプ
ロセッサ等においては、３２ビット及び６４ビットの長
さのワードに関する加算器が一般的である。これらの加
算器は、はるかに少ないワードに関する演算も行うが、
そうする場合、加算器に含まれる大部分の論理回路は遊
休状態になる。例えば、６４ビット加算器は、対応する
６４ビット・ワードの最下位部分に２つの８ビット・ワ
ードのそれぞれを配置し、それから、６４ビット・ワー
ドを加算することによって、２つの８ビット・ワードの
加算に利用することが可能である。この加算中、ワード
のそれぞれにおける７つの上位バイトの加算に関連した
論理回路要素が、事実上遊休状態になる。従って、この
演算中、加算器の能力の７／８が無駄になっている。
【０００３】多数の小ワードに対する演算を必要とする
計算は、マルチ・メディア・データ処理においてしばし
ば見受けられる。イメージは、通常、各ピクセルが、論
理演算装置の最大ワード・サイズよりかなり小さいワー
ドによって表される、ピクセル・アレイとして表現され
る。グレイ・スケールのイメージは、一般に、そのイメ
ージの対応する位置における光の強度を表した１バイト
の整数からなるアレイによって表現される。同様に、サ
ウンド・トラックは、時間の関数としてサウンド・トラ
ックの強度を表す１または２バイトの整数からなるアレ
イによって表現される。従って、マルチ・メディア・デ
ータ処理は、典型的な汎用コンピュータに組み込まれた
論理演算装置の計算能力を十分に活用していない。
【０００４】
【発明が解決としようとする課題】このタイプのデータ
処理は、論理演算装置（以下、適宜ALU という）の能力
を十分に活用していないだけでなく、ALU においてその
演算を行う前に、データのパック及びパック解除を行う
ことが必要になるので、結果として、非能率的でもあ
る。例えば、記憶空間は、常に不足しているので、イメ
ージのピクセルは、一般に、ワードにパックされる。コ
ンピュータの基本ワード・サイズが３２ビットの場合、
グレイ・スケール・イメージのピクセルは、ワード毎に
４つずつパックすることが可能である。イメージ内の各
ピクセル毎に実施しなければならない演算について考え
てみることにする。演算の実施に必要な時間に加えて、
プログラムは、各計算の前に、ピクセル情報のパック解
除を行い、さらに結果を再パックしなければならない。
これらのパック及びパック解除操作によって、演算効率
がさらに低下する。
【０００５】マルチ・メディア演算において直面する計
算時間は、法外なものになる可能性がある。従って、和
イメージ指令の実行と、和イメージの完成時との間の時
間を短縮するため、特殊並列コンピュータ・アーキテク
チャがよく用いられる。１つのピクセルまたはサウンド
・サンプルに対して実施されるマルチ・メディア処理演
算は、他のピクセルまたはサウンド・サンプルに対して
実施される演算とは独立している場合が多く、従って、
演算は、順番に関係なく、並列に実施することができ
る。M 個の加算器を備えたコンピュータは、原理的に、
メモリと加算器の間におけるピクセルの移動が障害にな
らない場合、１／M thの時間で結果を得ることが可能で
ある。従って、複数の加算を並列に実施することが可能
なコンピュータ・アーキテクチャを備えることが有利で
ある。あいにく、こうした追加ALU及びそれらの制御に
必要なハードウェアを設けるコストは、けた外れになる
場合が多い。
【０００６】大データ集合に対して実施されることが多
い計算クラスの１つが、２進小数による乗算である。こ
うした計算は、フィルタリング操作、及び、データ圧縮
及び圧縮解除操作において一般的である。これらの場
合、乗算は、定数によって行われる。
【０００７】一般に、本発明の目的は、改良された論理
演算装置を提供することにある。
【０００８】本発明のもう１つの目的は、論理演算装置
の幅よりも狭いワードを伴う複数の演算が処理される場
合に、効率の高い演算を行う論理演算装置を提供するこ
とにある。
【０００９】本発明のさらにもう１つの目的は、２進小
数を伴う複数の乗算の計算に適した論理演算装置を提供
することにある。
【００１０】当業者には、後述の本発明の詳細な説明及
び添付の図面から本発明の以上の目的及びその他の目的
が明らかになるであろう。
【００１１】
【課題を解決するための手段】本発明は、ｉ＝０〜Ｎ−
１であるとした場合、ビットＸｉを有するＸワード及び
ビットＹｉを有するＹワードの内容に演算を施して、ビ
ットＺｉを有する結果ワードを発生するための論理演算
装置である。Ｘ及びＹワードは、サブ・ワードに区分化
することが可能である。Ｚ0 は、サブ・ワードの１つの
最下位ビットであり、ＺN −１は、サブ・ワードの１つ
の最上位ビットである。論理演算装置は、マスク・ワー
ドに応答して、X 、Y 、及び、結果ワードを複数のサブ
・ワードに区分化するが、Ｘワードの各サブ・ワード
に、Ｙ及び結果ワードのサブ・ワードの１つが対応す
る。本発明では、各Ｘサブ・ワードを２m で割った値と
対応するＹサブ・ワードの合計を発生することによっ
て、前記結果ワードの前記対応するサブ・ワードに納め
られる結果が生じる。ここで、ｍは非負整数である。
【００１２】本発明の実施例の１つは、オーダ・シーケ
ンスをなすように接続されたＮ個の単一ビット加算器か
ら構成される。各単一ビット加算器ステージは、Ｘワー
ドから第１のビット信号を受信し、Ｙワードから第２の
ビット信号を受信するようになっており、シーケンスに
おけるｉ番目の単一ビット加算器は、Ｙレジスタのビッ
トＹi に接続される。各単一ビット加算器は、第１及び
第２のビット信号と桁上げ入力信号を加算して、和信号
及び桁上げ出力信号を発生し、単一ビット加算器によっ
て発生した和信号は、ＹレジスタのビットＹi に接続さ
れ、ビット信号Ｚi が生じることになる。ｉ＝０〜Ｎ−
１の場合、Ｙi に接続された単一ビット加算器の桁上げ
出力信号は、Ｙi+1 に接続された単一ビット加算器の桁
上げ入力に接続される。論理演算装置には、Ｎ個のマル
チプレクサも含まれており、各加算器ステージに、１つ
のマルチプレクサが接続され、ｍを指定する信号に応答
する。ビットＹp 及びＹp+m がＹワードの同じサブ・ワ
ードに含まれている場合、ｐ番目の加算器ステージに接
続されたマルチプレクサは、このステージをＸサブ・ワ
ードのビットＸp+m に接続する。残りのビットに関して
行われる接続は、Ｘサブ・ワードのそれぞれが、符号付
き整数を表しているか、符号無し整数を表しているかに
よって決まる。Ｘサブ・ワードが符号付き整数を表して
いる場合、残りのビットは、適合するＸサブ・ワードの
最上位ビットに接続される。そうでなければ、残りのビ
ットは、「０」に接続される。
【００１３】
【実施例】本発明は、２つの観測に基づくものである。
まず、２進小数から成る定数による乗算は、加数の１つ
に対して実施される右シフトを伴う複数の加算に相当す
る。２進小数ｆと数ｒの積について考えてみることにす
る。ｉ＝０〜Ｂ−１として、ｆのビットがｂi であれ
ば、積ｐは、（１）式のように書くことができる。
【００１４】
【数１】
【００１５】これによって、積を、次の（２）式の形に
書くことの可能な、複数の総和に分解することが可能に
なる。
【００１６】
【数２】
【００１７】ここで、ｋは、正の整数であり、ｘは、
ｒ、または、このタイプの分解における先行する演算の
結果に当たる整数である。例えば、２進数１．１０１の
ｒ倍は、次の（３）式のように書くことが可能である。
【００１８】
【数３】
【００１９】この演算は、例えば、下記の（４）式およ
び（５）式のように、２つの演算で実施することが可能
である。
【００２０】
【数４】
【００２１】
【数５】
【００２２】２進小数が定数の場合、コンパイラは、適
合する命令を発生して、乗算を必要な演算に分解するこ
とが可能である。これらの演算は、それぞれ、オペラン
ドの一方がｍビットだけ右にシフトしたレジスタの内容
である、２つのオペランドの和と表現して書くことが可
能である。従って、「ｍだけ右にシフトし、加算する」
形の命令を実施するALU を備えていることが有利であ
る。
【００２３】第２の観測は、別様の従来の加算器を利用
して、単一マシン・サイクルで複数の小オペランドの加
算が行えるようにする、単純なハードウェアの修正に関
するものである。原理上、加算器は、それぞれ、加算器
の全幅より狭いサイズのワードに対する演算を行う、複
数の区分に分割することが可能である。各区分の和は、
加算器の幅以下でなければならない。各マシン・サイク
ル毎に、これらのより小さいワードに対して、複数の加
算演算を実施することが可能である。さらに、加算器を
従来の加算器として利用することも可能である。
【００２４】論理演算装置（以下、ALU という）の幅が
任意のサイズのワードに分割される本発明の実施例は、
可能であり、さらに詳細に後述するが、本発明の好適な
実施例によれば、可能性のあるほんの少数のワード組み
合わせに分割することが可能な加算器が得られる。例え
ば、３２ビットの加算器は、長さが１バイトまたは２バ
イトのワードを加算可能にする区分に分割することが望
ましい。下記の説明を単純化するため、ALU は、半分に
分割されるものと仮定する。この場合、各マシン・サイ
クル毎に、２つのハーフ・ワード加算または１つのフル
・ワードを実施することが可能である。
【００２５】図１を参照すると、本発明によるALU １０
は、２つのＮビット・オペランドのワード１２及び１４
を受諾する。ｉ＝０〜Ｎ−１の場合、第１のオペランド
のビットは、Ｘi で表され、第２のオペランドのビット
は、Ｙi で表される。オペランドは、コンピュータのCP
U におけるレジスタの２つに記憶されるのが普通であ
る。全幅モードで演算する場合、ALU １０は、ｍビット
だけ右にシフトしたｘとｙの２の補数和を有するＮビッ
トの結果ワードとしての出力ワード１６を発生する。AL
U １０の出力のビットは、下記の説明においてZiで表さ
れる。加算の結果は、一般に、CPU レジスタの１つに戻
される。
【００２６】下記の説明において、各種ワードのビット
は、最下位から最上位まで番号が付けられている。すな
わち、Ｘ0 は、オペランドX の最下位ビットであり、Ｘ
N-1は、オペランドX の最上位ビットである。同じ規則
が、Ｙ及びＺワードにも用いられる。
【００２７】本発明によれば、各オペランドを複数のサ
ブ・ワードに分割することができる。単純化のため、本
発明の説明は、まず、各オペランドから部分オペランド
への単一分割に関連して行うことにする。この場合、Ｘ
オペランドの第１のｑビットＸ0 〜Ｘq-1 は、Ｘワード
の最初の部分ワード１８のビットであり、残りのビット
Ｘq 〜ＸN-1 は、Ｘワードの第２の部分オペランドのワ
ード１７のビットである。Ｙオペランドは、同様に部分
ワード１９及び２０に分割される。このモードの場合、
ビットＺ0 〜Ｚq-1 は、ｍビットだけシフトした部分オ
ペランド１８と部分オペランド２０の和のビットであ
り、ビットＺq 〜Ｚq-1 は、それぞれ、ｍビットだけシ
フトした部分オペランドのワード１７と部分オペランド
１９の和のビットである。
【００２８】実用上の理由から、ｍは、一般に、４以下
の整数に制限される。従来のALU には、加算前に、Ｙオ
ペランドの２の補数を発生する機能が含まれている。さ
らに詳細に後述するように、本発明には、加算前に、Ｘ
オペランドに対する演算を行う新規のシフタが含まれて
いる。このシフタの導入によって、ALU の性能が劣化し
ないことを保証するため、シフト演算に固有の遅延は、
２の補数ハードウェアを通過する際にＹオペランドが遭
遇する遅延程度でなければならない。実際、これによっ
て、ｍは上述の値に制限される。
【００２９】本発明の望ましい実施例の場合、部分オペ
ランドは、符号付き整数である。オーバ・フローまたは
アンダ・フローの場合、その結果は、それぞれ、問題と
なる長さの符号付き整数に関する最大値または最小値で
クランプされる。例えば、Ｎ＝３２で、ハーフ・ワード
・シフト（すなわち、１６ビット）及び加算演算が実施
される場合、結果は、それぞれ、１６進数の７ＦＦＦ及
び８０００でクランプされる。
【００３０】下記の説明を単純化するため、まず、Ｘオ
ペランドの位置１つ分だけ右にシフトし、次に、シフト
したオペランドを対応するＹオペランドに加算するALU
に関連して、本発明の解説を行うことにする。さらに説
明を単純化するため、ALU が、加算時に桁上げ伝播を利
用する複数の単一ビット加算器から構成されるものであ
ると仮定する。次に、２つのサブ・オペランドに分割す
ることが可能な、そして、加算前に、Ｘオペランドの位
置１つ分だけ右にシフトすることが可能な、本発明によ
るALU ３０の一部に関するブロック図である図２を参照
されたい。２つのサブ・オペランド間の境界が、ALU ３
０のビット位置ｋに生じる。すなわち、ビットｋは、１
つのサブ・オペランド集合の最上位ビットであり、ビッ
トｋ＋１は、もう１つのサブ・オペランド集合の最下位
ビットである。ALU ３０の加算セクションは、従来の桁
上げ伝播加算器と同様のやり方で、１ビット加算器ステ
ージのアレイから構成されている。典型的な加算手段と
しての単一ビット加算器が、３１〜３５で示されてい
る。本発明では、ステージの減結合によって、ALU が部
分ワードに並列加算を施すことが可能になる。各単一ビ
ット加算器は、２つのビット、すなわち、Ｘオペランド
から導き出されたビット及びＹオペランドから導き出さ
れたビットと、ｉ番目のステージに関した、Ｃi-1 で表
示される、加算器の先行ステージからの桁上げビットを
加算して、和ビット及び新しい桁上げビットを発生す
る。単一ビット加算器３３及び３２で示す２つのステー
ジは、それぞれ、部分オペランド１８及び２０の最上位
ビット、及び、部分オペランド１７及び１９の最下位ビ
ットの加算に用いられる、単一ビット加算器である。例
えば、単一ビット加算器３３は、ビットＣk-1 、Ｘk 、
及び、Ｙk を加算して、和ビットＳk 及び桁上げビット
Ｃk を発生する。以下の説明において、Ｙp に対して機
能する加算器のステージは、加算器のp 番目のステージ
と呼ばれる。従来の加算器の場合、各ステージからの桁
上げビットは、各ステージの桁上げビット入力を、１ビ
ット加算器のアレイにおけるその前のステージの桁上げ
ビット出力に接続することによって、次のステージに伝
播する。
【００３１】本発明の場合、２つの部分オペランドを分
割する境界の直前のステージからの桁上げビットが、ブ
ロック回路３７に接続される。ALU ３０が単一ワードと
して扱われるレジスタの全内容であるＮビットオ・ペラ
ンドのワード１２及び１４に対して演算を施す従来の加
算器として用いられる場合、ブロック回路３７は、単一
ビット加算器３３の桁上げ出力を単一ビット加算器３２
の桁上げ入力に接続する。ALU ３０が、各レジスタのビ
ットｋとｋ＋１の間の部分ワード境界に関して２つの並
列加算を実施するために利用される場合、ブロック回路
３７は、単一ビット加算器３３からの桁上げビットを、
加算時に強制的に０にする。これは、境界信号Ｍk によ
って制御される。他の全ての単一ビット加算器の桁上げ
出力は、ALU ３０の残りのステージにおいて、従来のや
り方で接続される。従って、桁上げビットは、特定の部
分オペランドに対する演算を行うALU ３０の各セクショ
ン内において、従来のやり方で伝播する。各加算器ステ
ージからの和ビットは、Ｚk で表示された出力ポートの
対応するビットに接続される。
【００３２】ALU ３０に関する以上の説明は、オペラン
ドの加算が行われると仮定したものであった。ブロック
回路３７は、加算器がブロック回路の境界に関して副加
算器に分割される加算時に、桁上げビットを０に置き換
える。加算器が、加算器が同様に分割される２の補数減
算にも利用される場合、桁上げビットは、０ではなく、
強制的に１にしなければならない。図２に示すブロック
回路３７は、「０」または「１」の値を有する入力Ｆを
供給することによって、加算と減算の両方を実施する。
ブロック回路３７において、境界が活性状態の場合、Ｆ
の値が、次のステージに送られる値である。境界が、不
活性状態の場合、ブロック回路３７は、桁上げビットＣ
k を次のステージに伝送するだけである。
【００３３】従来の加算器の場合、符号付きオーバ・フ
ロー信号は、オペランドの最上位ビット及び結果の最上
位ビットから計算される。符号無しオーバ・フローは、
オペランドの最上位ビットに対して演算を行う最上位ビ
ット加算器からの桁上げビットから計算される。この特
徴を部分オペランドのそれぞれについて実施すべき場
合、各部分オペランドの加算によるオーバ・フロー信号
は、適合するオーバ・フロー回路に接続される。本発明
の実施例の１つでは、オーバ・フロー信号には、ＯＲ演
算が施され、結果信号は、オーバ・フローの検出に利用
される。このビットは、トラップのトリガに利用するこ
ともできるし、あるいは、単一ビット・レジスタの内容
とのＯＲ演算が可能である。後者の場合、プログラムは
レジスタの内容をチェックし、レジスタに行った最終チ
ェック以降の演算によって、オーバ・フローが生じたか
否かを確認する。
【００３４】上述のように、ALU ３０は、加算前に、Ｘ
レジスタの内容を右に位置１つ分だけシフトさせるよう
に設計されている。これは、Ｘオペランドのビットを適
正な単一ビット加算器ステージに接続する２対１マルチ
プレクサによって、信号ｍに応答して実施される。典型
的な多重化手段としてのマルチプレクサが、図２の４１
〜４５に示されている。マルチプレクサ制御信号が真の
場合、Ｘp は、ステージ（ｐ−１）に関する単一ビット
加算器に接続される。制御入力が偽の場合、ビットはス
テージｐに接続される。
【００３５】ALU が符号付き整数に対して演算を行って
いる場合、各オペランドの最上位ビットは、符号ビット
であるため、その新しい位置にコピーするだけでなく、
そのもとの位置で複製しなければならない。従って、２
つのサブ・ワードの境界におけるマルチプレクサは、サ
ブ・オペランドの内部にだけしか存在し得ないX ビット
に接続されたマルチプレクサとは異なっていなければな
らない。マルチプレクサ４３は、こうしたマルチプレク
サである。ｍが真であって、Ｘレジスタが、ステージＸ
k がオペランドの最上位ビットになるように区分化され
ている場合、マルチプレクサ４３は、Ｘk をステージｋ
に接続する。Ｘレジスタがこのように区分化されていな
い場合、すなわち、Ｍk が偽の場合には、マルチプレク
サ４３は、他のマルチプレクサと同様に動作する。
【００３６】本発明の望ましい実施例の場合、オペラン
ドの境界におけるステージの位置は、そのビットがＭp
で表示されるマスクによって指定される。ビットＭp
は、各部分オペランドの最上位ビットの位置を指定す
る。以下の説明において、このマスクは、境界マスクと
呼ぶことにする。マスクのビットは、ALU のレジスタに
記憶しておくこともできるし、あるいは、加算器が配置
されたプロセッサの命令復号化回路要素によって実行さ
れている命令から直接発生させることも可能である。
【００３７】本発明の上述の実施例は、桁上げ伝播を利
用して、単一ビット加算器から構成された加算器に関連
して説明してきたが、当業者には明らかなように、本発
明の教示は、多種多様な加算器構成に適用することが可
能である。加算器を副加算器に分割することによって、
可能性のある各サブ・オペランドの最上位ビットが、副
加算器の境界上に位置するようにすることが可能な任意
の加算器構成は、本発明において機能するように構成す
ることが可能である。加算器は、問題となる副加算器に
区分化される場合、副加算器からの桁上げを中断する回
路を導入することによって、変更することが可能であ
る。
【００３８】本発明の好適な実施例の場合、遅延が少な
くなるので、桁上げ先見アーキテクチャが利用される。
桁上げ先見加算器の場合、桁上げ発生回路要素は、加算
器の各ビットに対応する伝播信号及び発生信号を送り出
す。これらの信号を上述の桁上げビットと同様に利用す
ることによって、加算器を並列サブ・ワード加算器に分
割できるようにすることが可能である。ステージｋがサ
ブ・ワードの結果の最上位ビットに演算を施すように、
加算器を分割すべき場合について考えてみることにす
る。図２に示すブロック回路３７のようなブロック回路
を桁上げ発生論理回路に挿入することによって、実施さ
れている演算のタイプ、すなわち、加算または減算に基
づいて、伝播ビット及び発生ビットを強制的に適合する
値にすることが可能になる。加算器が、ステージｋにお
いて分割されないワードに対して用いられている場合、
ブロック回路は、ステージｋに対応する伝播及び発生ビ
ットの値を変更しない。
【００３９】図２に示す本発明の実施例は、Ｘオペラン
ドを位置１つ分だけ右にシフトするように設計されてい
る。しかし、以上の説明から明らかなように、同じ原理
を利用して、任意の量ｍ＜μだけＸオペランドを右にシ
フトさせるALU を提供することも可能である。この場
合、４１〜４５に示す２対１マルチプレクサの代わり
に、（μ＋１）対１マルチプレクサが用いられる。信号
m は、（μ＋１）の可能性のある位置のうちどの位置が
指定されているかを指定することができなければならな
い。加算器のステージｐは、オペランドの内部ビットに
対する演算だけしか行うことができない場合、それに接
続されたマルチプレクサは、ステージｐをＸp+m に接続
する。しかし、ステージｐが、可能性のあるサブ・ワー
ドの境界のｍステージ内にある場合、ステージｐに関連
したマルチプレクサは、シフト信号ｍだけでなく、マス
ク・ビットも検査しなければならない。マスク・ビット
が、境界がステージｋにおいて活性状態にある、すなわ
ち、Ｘk がサブ・ワードの最上位ビットであることを表
している場合について、考えてみることにする。（ｋ−
ｍ) ＜ｐ＜ｋの場合、ステージｐに関連したマルチプレ
クサは、Ｘk をステージｐの加算器にコピーしなければ
ならない。留意すべきは、Ｘk は、問題となるマルチプ
レクサのそれぞれにおける入力の１つに接続されるとい
うことである。
【００４０】可能性のあるオペランド境界を横切る入力
接続には、図２に示すゲート４９のようなゲートが含ま
れていなければならない。このゲートは、境界が活性状
態にある場合、境界を横切るデータの伝播をブロックす
る。すなわち、加算器ステージp が入力ラインＸq に接
続されている場合、この接続には、Ｍｋがｐ〜ｑの任意
のｋについて真の場合、接続を遮断するゲートが含まれ
ていなければならない。
【００４１】Ｘが常に符号無し整数である場合、ゲート
４９のようなブロック・ゲートが必要になるが、マルチ
プレクサ４３は、他のマルチプレクサ（例えば、４１、
４２、４４、及び、４５）と同じマルチプレクサによっ
て構成することが可能である。Ｘが符号付き整数の場合
には、Ｍのμビットをマルチプレクサ４３に入力して、
他のマルチプレクサと異なるようにしなければならな
い。この場合、演算モードによって不要になるので、ゲ
ート４９のようなブロック・ゲートは省略することが可
能である。
【００４２】右シフト演算は、丸め誤差を生じる可能性
がある。丸め誤差は、１がＸサブ・ワードからシフト・
オフされる場合に生じる。上述の本発明の実施例は、切
り捨てによって結果を丸める。切り捨ては、整数の除算
結果の丸めに利用することが可能であるが、他の形態の
丸めによって阻止される可能性のある、望ましくない問
題を生じる可能性がある。例えば、ワードの集合に除算
が施されており、集合の平均値が重要である場合には、
切り捨てによって、エラーが生じることになる。切り捨
てによる丸めは、全ての値が、次に小さい整数に丸めら
れるので、平均値のシフトを生じることになる。
【００４３】本発明の好適な実施例の場合、奇数丸め論
理回路を利用して、このタイプのバイアスが阻止され
る。奇数丸めシステムでは、右シフトによって丸め誤差
が生じる場合、結果は最寄りの奇数整数に丸められる。
丸め以前の答が正しければ、変化は生じない。１が結果
からシフト・オフされる毎に、丸め誤差は生じる。これ
は、シフト前のｍの最下位ビットに少なくとも１つの
「１」が含まれている場合に生じる。ここで、ｍは、シ
フトされるビット数である。奇数丸めシステムのでは、
「１」がワードからシフト・オフされる場合、結果の最
下位ビットは、「１」にセットされる。シフト・アウト
される全てのビットが「０」の場合、結果は、正しかっ
たことになり、結果の最下位ビットは変更されない。
【００４４】ステージｐがサブ・ワードの内部ビットま
たはサブ・ワードの最下位ビットに対して演算を行うこ
とができる場合、ステージｐに接続されたマルチプレク
サの代わりに、図３に２００で示されたマルチプレクサ
構成を用いることによって、本発明に奇数丸めシステム
を含めることが可能である。この構成には、丸め信号、
シフト信号ｍ、及び、マスク・ビットＭによって制御さ
れる（２μ＋１）対１マルチプレクサ２０２が含まれて
いる。マルチプレクサ２０２に対する入力は、２つのグ
ループに分割することができる。グループ２２１は、ス
テージｐがサブ・ワードの最下位ビットに対する演算を
行い、丸め信号Ｒが丸めを実施すべきであると指示して
いる場合に、用いられる。この場合、ステージｐは、グ
ループ２２１のｍ番目の入力を選択することによって、
値（Ｘp ＯＲ Ｘp+1 ＯＲ．．．Ｘp+m ）を備える信号
に接続される。グループ２２１のｍ番目の入力は、Ｘp
〜Ｘp+m の入力を備えたＯＲ回路に接続される。典型的
なＯＲ回路が、２０５〜２０７で示されている。丸めを
実施すべきでない場合、ステージｐは、グループ２２０
のｍ番目の入力に接続される。この後者のモードの場
合、マルチプレクサ構成は、サブ・ワードの内部ビット
に対する演算だけしかできないステージに接続された他
の（μ＋１）対１マルチプレクサと同様の働きをする。
【００４５】シフト前に、Ｘの最下位（ｍ＋１）ビット
が均等に分布している場合、この形式の丸めによって得
られる平均誤差がゼロになるのは明らかである。留意す
べきは、偶数丸めシステムも、丸めにおけるバイアスを
阻止するということである。偶数丸めシステムでは、丸
め誤差が生じ、丸め前の結果が奇数の場合には、その結
果が、最寄りの偶数の整数に丸められる。しかし、偶数
丸め案の実施に必要なハードウェアは、上述のものより
かなり複雑になり、従って、奇数丸めシステムが望まし
い。
【００４６】本発明の上述の実施例は、フル・ワード演
算または２つのハーフ・ワードに対する並列演算を可能
にするが、当該技術の熟練者には明らかなように、上記
技法を利用して、サブ・オペランドの境界及び数の両方
または一方が上述のものとは異なる実施例を実施するこ
とが可能である。サブ・オペランドの数に対する唯一の
制限は、サブ・オペランドのビットの和が、全幅モード
で演算を行うALU の幅を超えてはならないということで
ある。同様に、サブ・オペランドの境界は、原理的に、
対応するマスク・ビットをセットすることによって、AL
U の任意の２つのビット間にセットすることが可能であ
る。
【００４７】本発明の上述の実施例は、Ｘワードにおけ
る各サブ・ワードを２m で割った値とＹワードにおける
対応するサブ・ワードの和の計算に関連して行ってきた
が、当業者には明らかなように、本発明は、Ｘワードに
おける各サブ・ワードを２mで割った値とＹワードにお
ける対応するサブ・ワードの差を求めることも可能であ
る。上述のように、大部分のALU は、Ｙ入力をその２の
補数に置き換えるための回路要素を提供する。従って、
問題となる差は、Ｙオペランドに対してこの従来の回路
要素を利用して計算することができる。
【００４８】本発明は、区分化可能なALU に関連して説
明してきたが、当業者には明らかなように、非区分化デ
ータ・ワードに対する演算を行う場合にも、利点があ
る。この場合、本発明によれば、単一命令に応答して、
単一マシン・サイクルで除算及び加算を実施することが
可能になる。
【００４９】本発明の上記実施例は、本発明によって実
施される各種演算のトリガ手段としての命令に関連して
行ってきたが、当業者には明らかなように、本発明によ
る演算は、記憶されたコンピュータ・プログラムの命令
によって発生するのではない、電気信号によってトリガ
することも可能である。従って、請求項において用いら
れる場合の「命令」という用語には、他の形態の信号に
よってトリガされる演算も含まれるものとする。さら
に、当業者には明らかなように、本発明は、コンピュー
タの一部ではない回路要素にも利用することが可能であ
る。
【００５０】当業者には、以上の説明、及び、添付の図
面から本発明に対する各種修正が明らかになるであろ
う。従って、本発明は、特許請求の範囲によってのみ制
限されるものとする。
【００５１】以上、本発明の各実施例ついて詳述した
が、ここで各実施例の理解を容易にするために、各実施
例を要約して、以下に列挙する。
【００５２】１． ｉ＝０〜Ｎ−１であり、Ｚ0 が最下
位ビットであり、ＺN-1 が最上位ビットであるとした場
合、ビットＸｉを有するＸワード［１２］及びビットＹ
i を有するＹワード［１４］の内容に演算を施して、ビ
ットＺi を有する結果ワード［１６］を発生するための
装置［１０、３０］であって、前記Ｘ、Ｙ、及び、結果
ワード［１２、１４、１６］を複数のサブ・ワード［１
７、１９、２１、２２］に区分化し、前記Ｙ及び結果ワ
ードのサブ・ワードの１つが前記Ｘワード［１２］の各
サブ・ワードに対応するようにするための手段［３７］
と、ｍを整数とした場合、第１の命令に応答して、Ｘワ
ードの各Ｘサブ・ワードを２m で割った値と対応するＹ
ワードのＹサブ・ワードの合計を発生し、その結果によ
って、前記結果ワードの前記対応するサブ・ワードが決
まるようにするための手段［３１〜３５、４１〜４５］
から構成される論理演算装置である。
【００５３】２． さらに、第２の命令に応答して、２
m で割った前記X ワード［１２］の各サブ・ワードと前
記Ｙワード［１４］の対応するサブ・ワードの差を発生
し、その結果によって、前記結果ワード［１６］の前記
対応するサブ・ワードが決まるようにするための手段
［３１〜３５、４１〜４５］が設けられていることを特
徴とする前記１に記載の論理演算装置「１０、３０」で
ある。
【００５４】３． 前記２m で割った結果に丸め誤差が
生じた場合、前記Ｘワード［１２］の各前記サブ・ワー
ドを割る結果が、次に高位の、奇数の整数に丸められる
ことを特徴とする前記１に記載の論理演算装置「１０、
３０」である。
【００５５】４． 前記Ｘワード［１２］のビットを送
るための多重化手段「４１〜４５」と、前記Ｘ及びＹワ
ード［１２、１４］から導き出されるビットを加算する
ための加算手段［３１〜３５］が設けられていること
と、前記加算手段が、それぞれ、前記Ｙワードから導き
出されるビットを受信し、Ｙp から導き出される前記ビ
ットを受信するものがｐ番目のＹ入力手段と称される、
複数のＹ入力手段と、それぞれ、前記Ｘワード［１２］
から導き出されるビットを受信し、各前記Ｙ入力手段に
対応するものが１つ含まれており、ｐ番目のＹ入力手段
に対応するものは、ｐ番目のＸ入力手段と称される、複
数のＸ入力手段と、それぞれ、前記Ｘ入力手段で受信し
た１つ以上のビットと前記Y 入力手段で受信した対応す
るビットを加算するための手段、及び、直列に接続され
た１つの加算ステージから次の加算ステージに桁上げビ
ットを伝播するための手段からから構成され、Ｙp に演
算を施すものが、ｐ番目の加算ステージと称される、直
列に接続された複数の加算ステージとから構成されるこ
とと、前記区分化手段が、前記加算ステージで、前記X
ワード［１２］の異なるサブ・ワードのビットに対する
演算が行われる場合、強制的に、前記桁上げビットを実
施される演算によって求められる値にする手段［３７］
から構成されることと、前記多重化手段が、複数の多重
化回路［４１〜４５］から構成され、各前記加算ステー
ジに対して、前記多重化回路の１つが接続されており、
Ｙp 及びＹp+m が、前記Ｙワード［１４］の同じ前記サ
ブ・ワードに含まれている場合、前記ｐ番目の加算ステ
ージに接続された多重化回路が、前記加算ステージをＸ
p+m に接続することを特徴とする前記１に記載の論理演
算装置「１０、３０」てある。
【００５６】５． Ｙp 及びＹp+m が、前記Y ワード
［１４］の異なる前記サブワードに含まれている場合、
前記ｐ番目の加算ステージに接続された前記多重化回路
［４３］によって、前記Ｘサブ・ワードの１つの最上位
ビットが前記ｐ番目の加算ステージに接続されることを
特徴とする前記４に記載の論理演算装置［１０、３０］
である。
【００５７】６． Ｙp 及びＹp+m 、前記Ｙワード［１
４］の異なる前記サブワードに含まれている場合、前記
ｐ番目の加算ステージに接続された前記多重化回路［４
３］によって、値０を有する信号が前記ｐ番目の加算ス
テージに接続されることを特徴とする前記４に記載の論
理演算装置［１０、３０］である。
【００５８】７． さらに、値（Ｘp ＯＲ Xp+1 Ｏ
Ｒ．．．Ｘp+m ）を有する信号を発生し、Ｙp が前記サ
ブ・ワードの１つの最下位ビットである場合、前記信号
を前記p番目の加算ステージに接続するための手段が、
設けられていることを特徴とする前記４に記載の論理演
算装置［１０、３０］である。
【００５９】８． 前記区分け手段［３７］に、さら
に、前記桁上げビットが、前記求められた値にされる前
は、「１」であったことを示す信号を発生する手段が設
けられていることを特徴とする前記４に記載の論理演算
装置［１０、３０］である。
【００６０】９． さらに、前記発生信号の値を記憶す
るための記憶セルが設けられていることを特徴とする前
記４に記載の論理演算装置［１０、３０］である。
【００６１】１０． ｉ＝０〜Ｎ−１であり、Ｚ0 が最
下位ビットであり、ＺN-1 が最上位ビットであるとした
場合、ビットＸi を有するＸワード［１２］及びビット
Ｙiを有するＹワード［１４］の内容に演算を施して、
ビットＺi を有する結果ワード［１６］を発生するため
の装置［１０、３０］であって、ｍを整数とした場合、
第１の命令に応答して、前記Ｘワード［１２］を２m で
割った値とＹワード［１４］の合計を発生するための手
段［３１〜３５、４１〜４５］と、前記加算の結果から
前記結果ワード［１６］を発生するための手段から構成
される論理演算装置［１０、３０］である。
【００６２】１１． さらに、第２の命令に応答し、前
記X ワード［１２］を２m で割った値とＹワード［１
４］の差を発生するための手段［３１〜３５］が設けら
れていることと、その結果が、前記結果ワードの前記対
応するサブ・ワードに納められることを特徴とする前記
１０に記載の論理演算装置［１０、３０］である。
【００６３】１２． 前記２m で割った結果に丸め誤差
が生じた場合、前記Ｘワード［１２］を割る結果が、次
に高位の、奇数の整数に丸められることを特徴とする前
記１０に記載の論理演算装置「１０、３０」である。
【００６４】１３． 前記Ｘワード［１２］のビットを
送るための多重化手段「４１〜４５」と、前記Ｘ及びＹ
ワード［１２、１４］から導き出されるビットを加算す
るための加算手段が設けられていることと、前記加算手
段が、それぞれ、前記Ｙワードから導き出されるビット
を受信し、Ｙp から導き出される前記ビットを受信する
ものがｐ番目のＹ入力手段と称される、複数のＹ入力手
段と、それぞれ、前記Ｘワード［１２］から導き出され
るビットを受信し、各前記Ｙ入力手段に対応するものが
１つ含まれており、ｐ番目のＹ入力手段に対応するもの
は、ｐ番目のＸ入力手段と称される、複数のＸ入力手段
と、それぞれ、前記Ｘ入力手段で受信した１つ以上のビ
ットと前記Ｙ入力手段で受信した対応するビットを加算
するための手段、及び、直列に接続された１つの加算ス
テージから次の加算ステージに桁上げビットを伝播する
ための手段からから構成され、Ｙp に演算を施すもの
が、ｐ番目の加算ステージと称される、直列に接続され
た複数の加算ステージと「３１〜３５」から構成される
ことと、前記多重化手段が、複数の多重化回路［４１〜
４５］から構成され、各前記加算ステージに対して、前
記多重化回路の１つが接続されており、Ｙp+m ＜Ｎの場
合、前記ｐ番目の加算ステージに接続された前記多重化
回路が、前記加算ステージをＸp+m に接続することを特
徴とする前記１０に記載の論理演算装置「１０、３０」
である。
【００６５】１４． ｐ＋ｍ＞（Ｎ−１）の場合、前記
ｐ番目の加算ステージに接続された前記多重化回路［４
３］が、前記加算ステージを論理値０の信号に接続する
ことを特徴とする前記１３に記載の論理演算装置「１
０、３０」である。
【００６６】１５． ｐ＋ｍ＞（Ｎ−１）の場合、前記
ｐ番目の加算ステージに接続された前記多重化回路［４
３］が、前記加算ステージをＸN-1 に接続することを特
徴とする前記１３に記載の論理演算装置「１０、３０」
である。
【００６７】１６． さらに、値（Ｘ0 ＯＲ Ｘ1 Ｏ
Ｒ．．．Ｘm ）を有する信号を発生し、前記信号を前記
０番目加算ステージに接続するための手段［２００］が
設けられていることを特徴とする前記１３に記載の論理
演算装置［１０、３０］である。
【００６８】
【発明の効果】以上のように、本発明によれば、ビット
Ｘi(ｉ＝０〜Ｎ−１) を有するＸワードとビットＹi を
有するＹワードと結果ワードを複数のサブワードに区分
化し、Ｙワードと結果ワードのサブワードを区分し、Ｙ
ワードと結果ワードのサブワードの１つがＸワードの各
サブワードに対応させ、第１の命令に応答してＸワード
のＸサブワードを２m (mは整数）で割った値を対応する
ＹワードのＹサブワードの合計を発生し、その結果によ
って結果のワードの対応するサブワードを決めるように
したので、論理演算装置の幅よりも狭いワードを伴う複
数の演算処理を高効率で行うことができ、２進小数を含
む乗算に好適となる。
【図面の簡単な説明】
【図１】２つのレジスタの内容に関連して、本発明によ
るALU が演算を行う方法を示すブロック図である。
【図２】２つのサブ・オペランドに分割可能であり、加
算前に、Ｘオペランドにおいて位置１つ分だけ右にシフ
トさせることも可能な、本発明によるALU の一部に関す
るブロック図である。
【図３】結果の最下位ビットに対して奇数丸めを実施す
るマルチプレクサ構成のブロック図である。
【符号の説明】
１０，３０ ALU ３１〜３５ 単一ビット加算器 ３７ ブロック回路 ４１〜４５ マルチプレクサ ４９ ゲート ２００ マルチプレクサ構成 ２０５〜２０７ ＯＲ回路

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 ｉ＝０〜Ｎ−１であり、Ｚ0 が最下位ビ
    ットであり、ＺN −１が最上位ビットであるとした場
    合、ビットＸｉを有するＸワード［１２］及びビットＹ
    ｉを有するＹワード［１４］の内容に演算を施して、ビ
    ットＺｉを有する結果ワード［１６］を発生するための
    装置［１０、３０］であって、前記Ｘ、Ｙ、及び、結果
    ワード［１２、１４、１６］を複数のサブ・ワード［１
    ７、１９、２１、２２］に区分化し、前記Ｙ及び結果ワ
    ードのサブ・ワードの１つが前記Ｘワード［１２］の各
    サブ・ワードに対応するようにするための手段［３７］
    と、ｍを整数とした場合、第１の命令に応答して、Ｘワ
    ードの各Ｘサブ・ワードを２m で割った値と対応するＹ
    ワードのＹサブ・ワードの合計を発生し、その結果によ
    って、前記結果ワードの前記対応するサブ・ワードが決
    まるようにするための手段［３１〜３５、４１〜４５］
    から構成される論理演算装置。
JP31760994A 1993-11-29 1994-11-28 論理演算装置 Expired - Fee Related JP3573808B2 (ja)

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