JPH07200420A - リセット制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 簡単な構成で２以上の異なる機能のリセット
制御を行い得る。 【構成】 処理モジュールＡが処理モジュールＢ、Ｃを
リセット制御する場合には、処理モジュールＡはリセッ
ト送出信号２Ａをパルス幅が１６クロック期間のものを
リセット制御線ＲＣＬに送出する。すると、このリセッ
ト送出信号２Ａに対するリセット要求信号３Ａはシステ
ムバスインタフェース部Ａ２でマスクされ、リセット要
求信号３Ｂはシステムバスインタフェース部Ｂ２で有効
に取り入れられ、リセットされる。また、リセット要求
信号３Ｃもシステムバスインタフェース部Ｃ２に有効に
取り入れられ、リセットされる。更に、リセット要求信
号３Ｄはシステムバスインタフェース部Ｄ２に与えられ
るが、主モジュール部Ｄ１にリセット信号４Ｄが与えら
れないようにされている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はリセット制御装置に関
し、リセット制御線に複数の例えば、処理モジュールや
処理装置などが接続され、種々のリセット制御がされ得
るものに関する。

【０００２】

【従来の技術】近年、デジタル的な処理を行う電子装置
においては、内部に複数の処理モジュールを備え、そし
て、これらの処理モジュールがシステバスに接続されて
実現されている場合が多くなっている。そして、これら
のデジタル処理を行う処理モジュールは、システム制御
モジュールなどによってシステムバスの使用が制御され
ている場合が多い。そして、このような構成のデジタル
処理を行う複数の処理モジュールが備えられている電子
装置においては、動作上、電源投入時のパワーオンリセ
ットや、プログラム処理におけるプログラムの論理性異
常や、データ異常などによって処理を途中でリセットさ
せる場合などがある。

【０００３】そこで、ここでは、上述のデジタル的な処
理を行う電子装置のリセット制御の仕組みについて具体
的に図面を用いて説明する。

【０００４】図２は従来例の処理装置の機能ブロック図
である。この図２において、処理装置は、主にシステム
制御モジュールＤ０と、１系プロセッサモジュールＡ０
と、０系プロセッサモジュールＢ０と、０系メモリモジ
ュールＣ０とから構成されている。これらのモジュール
はシステムバスＳＢに接続されている。

【０００５】この図２のシステムバスＳＢは、リセット
制御線ＲＣＬとデータバス線などから構成されている。
そして、このリセット制御線ＲＣＬは、例えば、１系プ
ロセッサモジュールから０系のプロセッサモジュールＢ
０と、０系のメモリモジュールＣ０とに対して処理異常
のときに処理をリセットさせるために使用する。このた
め、各モジュールＡ０、Ｂ０、Ｃ０からのリセット要求
信号２ａ、２ｂ、２ｃはＯＲ接続させれているリセット
制御線ＲＣＬに送出される。また、リセット制御線ＲＣ
Ｌに送出されたリセット要求信号は各モジュールＡ０、
Ｂ０、Ｃ０に受信信号３ａ、３ｂ、３ｃとして与えられ
る。

【０００６】また、図２のシステム制御モジュールＤ０
は、この処理装置に対する電力投入時に装置内状態を全
て初期状態とパワーオンリセットＰＯＲを行うための信
号ｄ１〜ｄ３を生成し、各処理モジュールＡ０、Ｂ０、
Ｃ０に与える。この動作によって、この処理装置内の状
態を初期状態にさせることができる。

【０００７】また、図２において、処理動作中に例え
ば、１系プロセッサモジュールＡ０が処理の異常を検出
すると０系のモジュールをリセットさせるためにリセッ
ト制御線ＲＣＬにリセット要求信号２ａを送出する（こ
れを、例えば、アザーリセット：ＯｔｈｅｒＲｅｓｅ
ｔ、略してＯＲＳと呼ぶ。）。すると、０系プロセッサ
モジュールＢ０と、０系メモリモジュールＣ０とはリセ
ット要求信号を受信信号３ｂ、３ｃとして与えられて初
期状態にさせるものであった。

【０００８】

【発明が解決しようとする課題】しかしながら、以上の
ように上述の図２の処理装置のように装置動作上、リセ
ット動作として、パワーオンリセットＰＯＲ機能と、ア
ザーリセットＯＲＳ機能とが備えられている場合に、１
系モジュールから０系モジュールをアザーリセットＯＲ
Ｓするためのリセット制御線ＲＣＬと、システム制御モ
ジュールＤ０によって為されるパワーオンリセットＰＯ
Ｒを行うための信号ｄ１〜ｄ３とを別々の制御ラインを
備えて行うことから装置内の処理モジュール数が多くな
ると配線（リセット制御線ＲＣＬ）数が多くなると共
に、パワーオンリセットＰＯＲ信号の送出回路や、アザ
ーリセットＯＲＳ信号の送出回路の構成も複雑になると
いう問題があった。

【０００９】また、上述のように配線数が多くなること
で、バス用コネクタの接続ピン数を多くしなければなら
ず、コネクタの大きさも大きくならざるを得ないという
問題が起きていた。

【００１０】例えば、公衆回線（ＩＳＤＮ）に接続され
る銀行の金融処理業務用の銀行内に設置される通信制御
装置のような場合には、内部には処理モジュールが実際
には１０以上、システムバスＳＢに接続されることから
より簡単な仕組みで異なる種類のリセット制御（パワー
オンリセットＰＯＲやアザーリセットＯＲＳ）を行い得
る仕組みが待ち望まれていた。

【００１１】また、その他に従来の技術として、例え
ば、実開昭６１−１８９３２６号公報の考案「共通バス
接続モジュールのリセット回路」の技術には、上述のよ
なリセット制御線で異なる種別のリセット制御を行い得
るような構成は示唆されていない。また、例えば、特開
平３−１３２８６０号公報の発明「マルチプロセッサの
リセット制御方式」の技術は、マルチプロセッサのリセ
ットを行うのに、必要な時間だけパルス状にリセット信
号を発行するものであって、上述のようにリセット制御
線に機能的に異なる種類のパワーオンリセットＰＯＲや
アザーリセットＯＲＳなどのリセット制御を行い得るよ
うな技術は示唆されていない。

【００１２】更に、他の従来の技術として、特開平３−
１８０９４８号公報の発明「マルチホストシステムにお
ける障害復旧方式」の技術においても、システム内にお
ける機能的に異なる種類のリセット制御を行うような技
術は示唆されていない。また、特開平４−１５５５４２
号公報の発明「バスロック時の再起動方法」の技術は、
バスロック時にリセット線をオンしてプロセッサを再起
動させるものであって、上述のような機能的に異なる種
類のリセット制御を行うような技術は示唆されていな
い。

【００１３】以上のようなことから、装置内やシステム
内のリセット制御線に複数の処理モジュールや処理装置
などが接続されていて、このような装置構成やシステム
構成で少なくとも２以上の異なる機能のリセット制御が
起こり得る場合に、なるべくリセット制御線の配線数を
少なくし、簡単な構成で実現できるリセット制御の仕組
みの実現が望まれていた。

【００１４】

【課題を解決するための手段】そこで、この発明はリセ
ット制御指令信号をリセット制御線へ送出する送出回路
と、リセット制御線からのリセット制御指令信号をリセ
ット制御線から受ける受信回路と、受けたリセット制御
指令信号に基づきリセット処理を行うリセット処理回路
とを有する処理モジュールが、リセット制御線に少なく
とも２以上接続されているリセット制御装置において、
以下のような特徴的な手段で実現するものである。

【００１５】尚、リセット制御指令信号とは、例えば、
装置内の全体をリセットするための信号や、装置内の一
部をリセットする信号などである。

【００１６】ここで、処理モジュールは、リセット制御
指令信号を送出したり、受信したりする機能を備えてい
るものというものであって、処理装置や通信装置などで
あってもよい。

【００１７】つまり、各処理モジュールの送出回路に
は、いずれの処理モジュールをリセットさせるかを表す
ために、リセット対象の処理モジュールに対応して信号
形態の異なるリセット制御指令信号を送出する回路を備
えるものとする。ここでいう、信号形態とは例えば、パ
ルス的な信号形態の構成であってもよいし、アナログ的
な信号形態であってもよい。更に具体的には、パルス幅
の異なるものや、アナログ信号の変調特性が異なるもの
であってもよい。

【００１８】更に、各処理モジュールの受信回路には、
リセット制御線から与えられるリセット制御指令信号の
信号形態から自処理モジュールに対するものであるか否
かを判断し、自処理モジュールに対するものであればリ
セット処理回路を動作させるリセット判断回路を備える
ものである。

【００１９】

【作用】このような手段のリセット制御装置によれば、
リセット制御線に複数の処理モジュールが複数接続され
ている場合に、ある処理モジュールから全体をリセット
したい場合には、全体をリセットするための信号形態
（例えば、パルス幅）のリセット制御指令信号をリセッ
ト制御線を通じて全体の処理モジュールに与える。そし
て、受信回路のリセット判断回路は予めどのような信号
形態が自己に対するものであるかを設定しておくこと
で、装置全体をリセットするためのリセット制御指令信
号が与えられると、各受信回路はリセットを行う。

【００２０】また、ある送信回路が、対象の処理モジュ
ールをリセットしたい場合は、この処理モジュールが認
識し得るリセット制御指令信号をリセット制御線を通じ
て処理モジュールに与えるようにすることで、対象の処
理モジュールだけをリセットさせることができる。

【００２１】

【実施例】そこで、次にこの発明の好適な実施例を図面
を用いて説明する。そして、この実施例では、リセット
信号の送出側でリセット種別（パワーオンリセットＰＯ
ＲやアザーリセットＯＲＳやシステムリセットＳＲＳな
ど）によって、リセット信号を有効とする時間を変える
手段と、リセット信号の受信側ではリセット信号の有効
時間によってリセット種別を判別する手段などを設ける
ことで、リセット制御線の本数を最小限で実現し得るよ
うにするものである。尚、上記システムリセットＳＲＳ
とは、ある装置内のシステム制御を行うモジュールが、
装置内の処理モジュールを全て初期化するリセット動作
として以下の説明を行う。

【００２２】そこで、第１実施例では、発明を基本的な
ある処理装置に適用した場合のシステムリセットＳＲＳ
と、アザーリセットＯＲＳのためのリセット動作につい
て説明する。尚、装置に対する電力投入が行われること
でパワーオンリセットＰＯＲが行われ、装置内部のシス
テム制御モジュールが、システムリセットＳＲＳを行う
ものとする。また、アザーリセットＯＲＳでは、アザー
リセットＯＲＳを出したモジュール以外の特定のモジュ
ールをリセットさせるものとする。

【００２３】『第１実施例』：図１はある処理装置の構
成図である。この図１において、処理装置は、処理モジ
ュールＡ、Ｂ、Ｃと、システム制御モジュールＤとから
構成されている。そして、これらのモジュールＡ〜Ｄ
は、システムバスＳＢに接続されている。そして、シス
テムバスＳＢの中には、データバス線やリセット制御線
ＲＣＬなどから構成されるが、図１ではリセット制御に
着目してリセット制御線ＲＣＬに各モジュールが接続さ
れていることを表している。

【００２４】（処理モジュールＡの構成）： そし
て、図１において、処理モジュールＡは、主モジュール
部Ａ１と、システムバスインタフェース部Ａ２とから構
成されている。主モジュール部Ａ１は、ある処理を行う
ためのものである。そして、この主モジュール部Ａ１は
システムバスインタフェース部Ａ２に対してアザーリセ
ット（ＯＲＳ）要求信号５Ａを与える。また、この主モ
ジュール部Ａ１はリセット信号４Ａをシステムバスイン
タフェース部Ａ２から受けると処理を初期状態にリセッ
トする。このリセットによって、例えば、プログラム処
理動作や、論理回路動作などを初期状態にさせるもので
ある。

【００２５】また、図１の処理モジュールＡのシステム
バスインタフェース部Ａ２は、主モジュール部Ａ１から
アザーリセット（ＯＲＳ）要求信号５Ａを受けるとアザ
ーリセット送出信号２Ａをリセット制御線ＲＣＬに送出
する。また、システムバスインタフェース部Ａ２は、リ
セット制御線ＲＣＬからリセット要求信号３Ａを受ける
と、リセット信号４Ａを生成し、主モジュール部Ａ１に
与える。

【００２６】尚、図１の主モジュール部Ａのシステムバ
スインタフェース部Ａ２において、入力６Ａは、システ
ムリセットＳＲＳの制御用の入力であるが、この処理モ
ジュールＡは、システムリセットＳＲＳを行う役目のモ
ジュールではないので、処理モジュールＡでは使用して
いない（入力６Ａを開放している）。また、このシステ
ムリセットＳＲＳは、システム制御モジュールＤで行う
ため、そこで説明する。

【００２７】尚、図１の処理モジュールＡのシステムバ
スインタフェース部Ａ２は、具体的には図３、図４に示
している。そして、システムバスインタフェース部Ａ２
は、送信回路ＩＴ（図３）と、受信回路ＩＲ（図４）と
から構成されている。

【００２８】（処理モジュールＢの構成）： 図１の
処理モジュールＢも、システムバスＳＢのリセット制御
線ＲＣＬに接続されていて、主モジュールＢ１と、シス
テムバスインタフェース部Ｂ２とから構成されている。
そして、システムバスインタフェース部Ｂ２は、具体的
には送信回路ＩＴ（図３）と、受信回路ＩＲ（図４）と
から構成されている。

【００２９】そして、図１の主モジュール部Ｂ１は、シ
ステムバスインタフェース部Ｂ２からリセット信号４Ｂ
を与えられると、処理を初期化するようにされている。
また、システムバスインタフェース部Ｂ２は、アザーリ
セットＯＲＳ送出信号をリセット制御線ＲＣＬに送出し
得るように接続されている。また、システムバスインタ
フェース部Ｂ２は、リセット制御線ＲＣＬからリセット
要求信号３Ｂを受けるように接続されている。

【００３０】尚、システムバスインタフェース部Ｂ２
は、この例では処理モジュールＡからアザーリセットＯ
ＲＳを受ける、又はシステム制御モジュールＤからシス
テムリセットＳＲＳを受ける例を示そうとしているの
で、入力５Ｂ（アザ−リセット要求信号入力）と、入力
６Ｂ（システムリセット要求信号入力）とは使用せず、
開放（未接続）としている。

【００３１】（処理モジュールＣの構成）： 図１の
処理モジュールＣも、システムバスＳＢのリセット制御
線ＲＣＬに接続されていて、主モジュール部Ｃ１と、シ
ステムバスインタフェース部Ｃ２とから構成されてい
る。そして、システムバスインタフェース部Ｃ２は、具
体的には送信回路ＩＴ（図３）と、受信回路ＩＲ（図
４）とから構成されている。

【００３２】そして、図１の主モジュール部Ｃ１は、シ
ステムバスインタフェース部Ｃ２からリセット信号４Ｃ
を与えられると、処理を初期化するようにされている。
また、システムバスインタフェース部Ｃ２は、アザーリ
セットＯＲＳ送出信号をリセット制御線ＲＣＬに送出し
得るように接続されている。また、システムバスインタ
フェース部Ｃ２は、リセット制御線ＲＣＬからリセット
要求信号３Ｃを受けるように接続されている。

【００３３】尚、システムバスインタフェース部Ｃ２
は、この例では処理モジュールＡからアザーリセットＯ
ＲＳを受ける、又はシステム制御モジュールＤからシス
テムリセットＳＲＳを受ける例を示そうとしているの
で、入力５Ｃ（アザ−リセット要求信号入力）と、入力
６Ｃ（システムリセット要求信号入力）とは使用せず、
開放（未接続）としている。

【００３４】（システム制御モジュールＤ）： 図１
のリセット制御線ＲＣＬに接続されているシステム制御
モジュールＤは、主モジュール部Ｄ１と、システムバス
インタフェース部Ｄ２とから構成されている。そして主
モジュールＤ１からはシステムリセットＳＲＳ要求信号
６Ｄをシステムバスインタフェース部Ｄ２に与える。そ
して、システムバスインタフェース部Ｄ２は、システム
リセット送出信号２Ｄをリセット制御線ＲＣＬに与え
る。また、システムバスインタフェース部Ｄ２は、リセ
ット制御線ＲＣＬからのリセット要求信号３Ｄを与えら
れるように接続されている。

【００３５】尚、システムバスインタフェース部Ｄ２
は、具体的には送信回路ＩＴ（図３）と、受信回路ＩＲ
（図４）とから構成されている。

【００３６】（システムバスインタフェース部の構
成）： 図１のシステムバスインタフェース部Ａ２、
Ｂ２、Ｃ２、Ｄ２は、全て同様な回路構成で実現するこ
とができる。そして、上述したようにこのシステムバス
インタフェース部は送信回路（図３）と、受信回路ＩＲ
（図４）とから構成されている。そこで、これらの送受
信回路の動作を次に行う。

【００３７】（（送信回路ＩＴの構成））： 図３は
送信回路ＩＴの回路構成図である。この図３において送
信回路ＩＴは、主にアザーリセット用送信回路ＩＴａ
と、システムリセット用送信回路ＩＴｂとから構成され
ている。そして、アザーリセット用送信回路ＩＴａは、
論理和回路３０と、ゲート回路３１と、フリップフロッ
プ３２と、４ビットカウンタ３３とから構成されてい
る。

【００３８】また、システムリセット用送信回路ＩＴｂ
は、論理和回路３４と、ゲート回路３５と、フリップフ
ロップ３６と、５ビットカウンタ３７とから構成されて
いる。

【００３９】尚、図３において、共用的な回路として、
出力側に論理和回路３８があり、ここからアザーリセッ
ト用のリセット送出信号２Ａ（２Ｂ、２Ｃ）、又は、シ
ステムリセット用のリセット送出信号２Ｄが送出され
る。

【００４０】（（送信回路ＩＴの動作））： 図３に
おいて、例えば、送信回路ＩＴのアザーリセット用送信
回路ＩＴａは主モジュール部Ａ１からアザーリセット要
求信号５Ａが与えられ１クロック以上有効となると、４
ビットカウンタ（２^４進カウンタ）３３のカウントイネ
ーブルＣＥを有効（論理１、ハイレベル）とさせる。そ
して、論理和回路３８からリセット制御線ＲＣＬに対し
てリセット送出信号を送出する。その後、４ビットカウ
ンタ３３が１６クロックをカウント後にキャリー出力Ｃ
Ｙ（ハイレベルパルス）をゲート回路３１へ送出する
と、アザーリセット送出信号２Ａの送出が停止（無効
と）される。即ち、１６クロックカウントしている間
は、アザーリセット送出信号２Ａが有効に送出される。

【００４１】また、図３において、例えば、送信回路Ｉ
Ｔのシステムリセット用送信回路ＩＴｂは、主モジュー
ル部Ｄ１からアザーリセット要求信号６Ｄが与えられ１
クロック以上有効となると、５ビットカウンタ（２^５カ
ウンタ）３７のカウントイネーブルＣＥを有効（論理
１、ハイレベル）とさせる。そして、論理和回路３８か
らリセット制御線ＲＣＬに対してリセット送出信号を送
出する。その後、５ビットカウンタ３７が３２クロック
をカウント後にキャリー出力ＣＹ（ハイレベルパルス）
をゲート回路３５へ送出すると、システムリセット送出
信号２Ｄの送出が停止（無効と）される。即ち、３２ク
ロックカウントしている間は、システムリセット送出信
号２Ｄが有効に送出されるものである。

【００４２】（（受信回路ＩＲの構成））： 図４は
受信回路ＩＲの回路構成図である。この図４において受
信回路ＩＲは、ゲート回路４０、４２と、論理和回路４
１と、フリップフロップ４３と、８ビットカウンタ４４
とから構成されている。

【００４３】リセット要求信号３Ａが有効に取り込まれ
るのは、他の処理モジュールからのアザーリセットＯＲ
Ｓ、又はシステム制御モジュールＤからのシステムリセ
ットＳＲＳ要求のときである。そして、ゲート回路４０
がリセット要求信号（ハイレベルパルス）を取り込み、
１クロック以上有効となると、８ビットカウンタ（２^８
カウンタ）４４のカウントイネーブルＣＥを有効（論理
１、ハイレベル）とさせる。そして、フリップフロップ
４３からリセット信号４Ａを主モジュールＡ１に対して
出力開始する。そして、８ビットカウンタ４４が２５６
（＝２^８）クロックをカウント後にキャリー出力ＣＹ
（ハイレベルパルス）をゲート回路４２へ送出すると、
リセット信号４Ａの出力を停止させる。

【００４４】即ち、２５６クロックカウントしている間
は、アザーリセットＯＲＳ又はシステムリセットＳＲＳ
が有効に行われる。尚、送信回路ＩＴのアザーリセット
用送信回路ＩＴａ（図３）のフリップフロップ３２から
の信号３２ａを受信回路ＩＲのゲート回路４０のインバ
ータ入力に与えることで、ある処理モジュールＡがアザ
ーリセットＯＲＳを発生させた場合に、自処理モジュー
ルＡの主モジュール部Ａ１には、リセット信号が発生さ
れないようにしている。

【００４５】（システムリセットＳＲＳの動作）：
次に図１を参照しながら、システム制御モジュールＤが
処理モジュールＡ、Ｂ、Ｃに対してシステムリセットＳ
ＲＳをする場合の動作を説明する。先ずこの処理装置に
対する電力投入などによって、システム制御モジュール
Ｄは、パワーオンリセットを行い、装置内部の全ての処
理モジュールＡ、Ｂ、Ｃに対するシステムリセットを行
う。このため、主モジュール部Ｄ１は、システムリセッ
ト要求信号６Ｄをシステムバスインタフェース部Ｄ２に
与える。

【００４６】すると、システムバスインタフェース部Ｄ
２は、システムリセットＳＲＳ送出信号２Ｄを３２クロ
ックの間、ハイレベルのパルスで出力する。このシステ
ムリセットＳＲＳ送出信号２ＤはワイヤードＯＲ接続さ
れているリセット制御線ＲＣＬに対して送出され、この
リセット制御線ＲＣＬで全ての処理モジュールＡ、Ｂ、
Ｃに対してシステムリセット要求信号３Ａ、３Ｂ、３Ｃ
として与えられる。

【００４７】そして、システムリセット要求信号３Ａを
与えられた処理モジュールＡのシステムバスインタフェ
ース部Ａ２は、システムリセット信号４Ａを２５６クロ
ック間、主モジュール部Ａ１に対して与える。これによ
って、主モジュール部Ａ１は、処理動作をリセットさせ
ることができる。

【００４８】同様に処理モジュールＢも、リセット制御
線ＲＣＬからシステムリセット要求信号３Ｂを与えられ
ると、処理モジュールＢのシステムバスインタフェース
部Ｂ２は、システムリセット信号４Ｂを２５６クロック
間、主モジュール部Ｂ１に対して与える。これによっ
て、主モジュール部Ｂ１は、処理動作をリセットさせる
ことができる。

【００４９】同様に処理モジュールＣも、リセット制御
線ＲＣＬからシステムリセット要求信号３Ｃを与えられ
ると、処理モジュールＣのシステムバスインタフェース
部Ｃ２は、システムリセット信号４Ｃを２５６クロック
間、主モジュール部Ｃ１に対して与える。これによっ
て、主モジュール部Ｃ１は、処理動作をリセットさせる
ことができる。

【００５０】以上のようにして、システム制御モジュー
ルＤは、リセット制御線ＲＣＬを使用して装置内部の全
ての処理モジュールＡ、Ｂ、Ｃに対してリセット制御を
行うことができる。

【００５１】（処理モジュールＡからＢ、Ｃに対するア
ザーリセットＯＲＳの動作）：図１の構成図と、図３、
図４の回路図と、図５のタイミングチャートとを用い
て、処理モジュールＡから処理モジュールＢ、Ｃに対し
てのアザーリセットＯＲＳの動作を説明する。先ず、処
理モジュールＡの主モジュール部Ａ１は、システムバス
インタフェース部Ａ２に対してアザーリセット要求信号
５Ａを与える。すると、システムバスインタフェース部
Ａ２は送信回路ＩＴのアザーリセット用送信回路ＩＴａ
は、１６クロックの間、アザーリセット送出信号２Ａ
（図５（ａ））を発生し、リセット制御線ＲＣＬに送出
する。

【００５２】すると、リセット制御線ＲＣＬに送出され
たアザーリセット送出信号Ｓ１（図５（ｂ））は、各処
理モジュールＡ、Ｂ、Ｃとシステム制御モジュールＤと
に与えられる。そこで、処理モジュールＢに与えられた
アザーリセット要求信号３Ｂ（図５（ｅ））は、システ
ムバスインタフェース部Ｂ２に与えられる。そして、こ
こで２５６クロックの間、リセット信号４Ｂ（図５
（ｆ））を主モジュール部Ｂ１に対して与え、処理をリ
セットさせる。

【００５３】更に、処理モジュールＣに与えられたアザ
ーリセット要求信号３Ｃ（図５（ｇ））は、システムバ
スインタフェース部Ｃ２に与えられる。そして、ここで
２５６クロックの間、リセット信号４Ｃ（図５（ｈ））
を主モジュール部Ｂ１に対して与え、処理をリセットさ
せる。

【００５４】一方、処理モジュールＡにもアザーリセッ
ト要求信号３Ａ（図５（ｃ））がシステムバスインタフ
ェース部Ａ２の受信回路ＩＲに与えられるが、送信回路
ＩＴのアザーリセット用送信回路ＩＴａのフリップフロ
ップ３２から信号３２ａが受信回路ＩＲのゲート回路４
０のインバータ入力に与えられるため、アザーリセット
要求信号３Ａはマスク（受け付け禁止）され、リセット
信号４Ａ（図５（ｄ））は主モジュール部Ａ１に出力さ
れない。これによって、アザーリセット要求を出した処
理モジュール部Ａはアザーリセットされない。

【００５５】また、システム制御モジュールＤにもアザ
ーリセット要求信号３Ｄがシステムバスインタフェース
部Ｄ２に与えられるが、このシステムバスインタフェー
ス部Ｄ２の受信回路ＩＲ出力の信号４Ｄ（リセット信
号）が主モジュール部Ｄ１に与えられないように未接続
にされているので、アザーリセットされない。

【００５６】以上のような動作によって、処理モジュー
ルＡから処理モジュールＢ、Ｃに対するアザーリセット
ＯＲＳを行うことができた。

【００５７】（システムリセットとアザーリセットとが
同時間発生の場合の動作）： 次には、図１、図３、
図４、図６とを用いて、処理モジュールから処理モジュ
ールＢ、Ｃに対するアザーリセットと、システム制御モ
ジュールＤからのシステムリセットとが全く同時間にお
きた場合の動作を説明する。そこで、このような場合に
は、処理モジュールＡからのアザーリセット送出信号２
Ａ（図５（ａ））と、システム制御モジュールＤからの
システムリセット送出信号２Ｄ（図５（ｂ））とが全く
同じ時間にリセット制御線ＲＣＬに送出されるわけであ
る。

【００５８】すると、リセット制御線ＲＣＬに送出され
たアザーリセット送出信号２Ａとシステムリセット送出
信号２Ｄのパルス幅が全く同じ幅（時間）とすると、こ
の２つのリセット信号Ｓ１は、リセット要求信号３Ａ
（図５（ｄ））、３Ｂ（図５（ｆ））、３Ｃ（図５
（ｈ））、３Ｄとして同時に各処理モジュールＡ〜Ｄに
与えられる。すると、処理モジュール３Ｂは、リセット
要求信号３Ｂ（図６（ｆ））を受けて、システムバスイ
ンタフェース部Ｂ２は２５６クロックの間、リセット信
号４Ｂ（図６（ｇ））を出力して主モジュール部Ｂ１を
リセットさせる。

【００５９】同時に処理モジュールＣも、リセット要求
信号３Ｃ（図６（ｈ））を受けると、システムバスイン
タフェース部Ｃ２は２５６クロックの間、リセット信号
４Ｃ（図６（ｉ））を出力して主モジュール部Ｃ１をリ
セットさせる。

【００６０】一方、処理モジュールＡに与えられたリセ
ット要求信号３Ａ（図６（ｄ））によって、システムバ
スインタフェース部Ａ１は、自分自身でアザーリセット
送出信号を送出しているため、受信回路ＩＲでリセット
要求信号３Ａがマスク（受け付け禁止）され、リセット
信号４Ａ（図６（ｅ））は主モジュール部Ａ１に与えら
れない。

【００６１】また、システム制御モジュールＤにリセッ
ト要求信号３Ｄは与えられるが、システムバスインタフ
ェース部Ｄ２の出力のリセット信号４Ｄは主モジュール
部Ｄ１に接続されていないのでリセットされない。

【００６２】以上のようにして、処理モジュールＡから
のアザーリセット要求（送出）信号と、システム制御モ
ジュールＤからのシステムリセット要求（送出）信号と
が全く同じ時間に発生した場合には、処理モジュール
Ｂ、Ｃはリセットされるが、処理モジュールＡはリセッ
トされない。従って、アザーリセット動作は実現できた
ものの、システムリセット動作は完全には実現されな
い。

【００６３】（システムリセットとアザーリセットとが
異なる時間発生の場合の動作）：しかしながら、実際に
はシステムリセットＳＲＳの場合には、システムバスイ
ンタフェース部Ｄ２からシステムリセット送出信号２Ｄ
（図７（ｂ））が３２クロックの間送出される。一方、
アザーリセットＯＲＳの場合には、アザーリセット送出
信号２Ａ（図７（ａ））は、１６クロックの間、リセッ
ト制御線ＲＣＬへ送出される。このように実際には、同
時にアザーリセットＯＲＳとシステムリセットＳＲＳと
が開始されたとしても、アザーリセット送出信号２Ａ
（図７（ａ））の送出期間は、１６クロックの期間であ
り、一方システムリセット送出信号２Ｄ（図７（ｂ））
の送出期間は３２クロックの期間であるから、１６クロ
ックの期間、システムリセット送出信号２Ｄ（図７
（ｂ））の送出期間が長い。

【００６４】そこで、アザーリセット送出信号２Ａとシ
ステムリセット送出信号２Ｄとのリセット制御線ＲＣＬ
への送出によって、リセット信号Ｓ１（図７（ｃ））が
３２クロックの間、リセット制御線ＲＣＬに存在するこ
とになる。そして、このリセット信号Ｓ１の開始によっ
て、処理モジュールＢにはリセット要求信号３Ｂ（図７
（ｆ））が３２クロックの間与えられる。これによっ
て、システムバスインタフェース部Ｂ２は、リセット信
号４Ｂ（図７（ｇ））を２５６クロックの間、主モジュ
ール部Ｂ１に与えリセットさせる。

【００６５】同時に処理モジュール部Ｃにも、リセット
要求信号３Ｃ（図７（ｈ））が３２クロックの間与えら
れる。これによって、システムバスインタフェース部Ｃ
２は、リセット信号４Ｃ（図７（ｉ））を２５６クロッ
クの間、主モジュール部Ｃ１に与えリセットさせる。

【００６６】また、同時にリセット要求信号３Ａが処理
モジュールＡに与えられるが、リセット信号Ｓ１の開始
から１６クロックの間は、アザーリセット送出信号２Ａ
（図７（ａ））の期間であるから、この１６クロックの
間、マスクされシステムバスインタフェース部Ａ２はリ
セット信号４Ａを出力しない（図７（ｅ１））。しかし
ながら、アザーリセット送出信号２Ａ（図７（ａ））の
送出期間が終了すると、同時に続いているシステムリセ
ット送出信号によるリセット信号Ｓ１によって、システ
ムリセット要求信号３Ａは、マスクされずにシステムバ
スインタフェース部Ａ２から２５６クロックの間（図７
（ｅ２））、リセット信号４Ａが主モジュール部Ａ１に
与えられリセットされる。

【００６７】以上の動作によって、アザーリセット送出
とシステムリセット送出とが同時に開始されても、アザ
ーリセット送出によって、処理モジュールＢ、Ｃがリセ
ットされた後、処理モジュールＡもリセットされ、処理
モジュールＡ〜Ｃのシステムリセットも達成される。

【００６８】『第１実施例の効果』： 以上の第１実
施例の処理装置のリセット制御方法によれば、１線路の
リセット制御線ＲＣＬを処理モジュールＡ〜Ｃと、シス
テム制御モジュールＤとが共用し、アザーリセットと、
システムリセットと両立してを行うために、リセットの
種類に応じてリセット送出パルスの幅（アザーリセット
の場合は１６クロックの期間、システムリセットの場合
は３２クロックの期間）を変えたことで簡単な構成でそ
れぞれのリセット動作を実現することができるようにな
った。

【００６９】更に、リセットの種類を増加させたい場合
が生じても、リセット送出パルスの幅を変えて設定し、
この新しいパルス幅のリセットパルスを判別する回路を
備えるだけでリセットの種類を増加させることができ
る。

【００７０】『第２実施例』：第２実施例は、この発明
をＩＳＤＮ回線と接続し得る通信制御装置の内部に適用
した場合の実施例である。

【００７１】図８はこの発明をＩＳＤＮ回線へ接続し得
る通信制御装置の構成図である。この図８において、通
信制御装置は、システムバスＳＢにシステム制御モジュ
ール１と、０系の処理モジュールと、１系の処理モジュ
ールと、共有メモリモジュール１０とが接続されてい
る。そして、この０系の処理モジュールと、１系の処理
モジュールとは、現用系と、予備系として使用される。
そこで、０系の処理モジュールは、０系プロセッサ・メ
モリモジュール２と、０系ＩＳＤＮ制御モジュール３
と、０系ＳＣＳＩ制御モジュール６と、０系ＬＡＮ制御
モジュール７とから構成されている。更に、１系の処理
モジュールは、１系プロセッサ・メモリモジュール４
と、１系ＩＳＤＮ制御モジュール５と、１系ＳＣＳＩ制
御モジュール８と、１系ＬＡＮ制御モジュール９とから
構成されている。

【００７２】そして、このシステムバスＳＢは、具体的
には内部が０系リセット用制御線ＲＣＬ１と、１系リセ
ット用制御線ＲＣＬ２と、データバス線と、制御線など
から構成されている。そして、０系リセット用制御線Ｒ
ＣＬ１には、１系のプロセッサ・メモリモジュール４
と、０系の各モジュール２、３、６、７と、システム制
御モジュール１とが接続されている。また、１系リセッ
ト用制御線ＲＣＬ２には、０系のプロセッサ・メモリモ
ジュール２と、１系の各モジュール４、５、８、９と、
システム制御モジュール１とが接続されている。

【００７３】そして、システム制御モジュール１には、
コンソール１１が接続されている。このコンソール１１
は、システム制御モジュール１に対してシステリセット
の指令を与えたり、システム制御モジュール１の状態を
監視するものである。

【００７４】また、０系ＬＡＮ制御モジュール７と、１
系ＬＡＮ制御モジュール９には、それぞれＥｔｈｅｒｎ
ｅｔによって、パーソナルコンピュータなどと接続され
るようになっている。また、０系ＳＣＳＩ制御モジュー
ル６には、磁気ディスク装置６ａ〜６ｎが接続されてい
る。更に、１系ＳＣＳＩ制御モジュール８にも、磁気デ
ィスク装置８ａ〜８ｎが接続れている。

【００７５】更にまた、０系ＩＳＤＮ制御モジュール３
はＩＳＤＮ回線へ接続し得る構成とされており、この通
信制御装置で処理したデータをＩＳＤＮ回線を通じてＩ
ＳＤＮのホスト装置などに送ったり、ＩＳＤＮからのデ
ータをこの通信制御装置に取り込むためのものである。
また、１系ＩＳＤＮ制御モジュール５も０系ＩＳＤＮ制
御モジュール３と同じような機能を備えている。

【００７６】そして、０系に異常が起きたような場合
は、１系のプロセッサ・メモリモジュール４が０系リセ
ット用制御線ＲＣＬ１にアザーリセット信号を送出する
ことで０系の各モジュール２、３、６、７をアザーリセ
ットする。このときのアザーリセット信号は、第１実施
例のごとくパルス幅を例えば、１６クロック期間の幅で
送出するものとする。

【００７７】また、１系に異常が起きたような場合に
は、０系の０系のプロセッサ・メモリモジュール２が１
系リセット用制御線ＲＣＬ２にアザーリセット信号を送
出することで１系の各モジュール４、５、８、９をアザ
ーリセットする。このときのアザーリセット送出信号
は、第１実施例のごとくパルス幅を例えば、１６クロッ
クの期間の幅で送出するものとする。

【００７８】更に、システム制御モジュール１が、装置
内の全てのモジュールをシステムリセットする場合に
は、０系リセット用制御線ＲＣＬ１と１系リセット用制
御線ＲＣＬ２に対してシステムリセット送出信号を送出
してシステムリセットを行う。このときのシステムリセ
ット送出信号は、例えば、上述の第１実施例と同様にパ
ルス幅を例えば、１６クロック期間の幅で送出するもの
とする。

【００７９】そこで、ここでは、１系プロセッサ・メモ
リモジュール４から０系の各モジュール２、３、６、７
へのアザーリセット動作と、システム制御モジュール１
からのシステムリセットを行うための構成と動作を更に
詳しく説明する。

【００８０】そこで、上述の図８（装置全体図）からア
ザーリセット動作とシステムリセット動作を説明するた
めの部分図として、図９の部分図を用いて説明する。こ
の図９においては、０系リセット用制御線ＲＣＬ１に１
系プロセッサ・メモリモジュール４と、０系プロセッサ
・メモリモジュール２と、０系ＳＣＳＩ制御モジュール
６と、システム制御モジュール１とが接続されているこ
とが示されている。

【００８１】（１系プロセッサ・メモリモジュール４の
構成）： そして、図１０は１系プロセッサ・メモリ
モジュール４の一例の構成図を示している。この図１０
において、１系プロセッサ・メモリモジュール４は、主
モジュール部４Ａ１と、システムバスインタフェース部
４Ａ２とから構成されている。そして、主モジュール部
４Ａ１は、ＣＰＵ４Ａ１ａとＲＯＭ４Ａ１ｂとＲＡＭ４
Ａ１ｃとがバスに接続されて構成されている。そして、
１系プロセッサ・メモリモジュール４は０系リセット用
制御線ＲＣＬ１に接続され、アザーリセット送出信号２
Ａを送出し、リセット要求信号３Ａを受信し得るように
されている。そして、上記ＲＯＭ１Ｄ１ｂは、プログラ
ムを格納していて、ＣＰＵ１Ｄ１ａからの命令に基づき
読み出されて処理される。例えば、アザーリセット要求
信号５Ａなどを生成し、システムバスインタフェース部
４Ａ２に与える。ＲＡＭ１Ｄ１ｃは処理中のワーキング
データを一時的に格納するものである。

【００８２】そして、システムバスインタフェース部４
Ａ２は、上述の第１実施例と同様な回路構成（図３、図
４）で実現するものとする。

【００８３】（０系プロセッサ・メモリモジュール２の
構成）： 更に、図１１は０系プロセッサ・メモリモ
ジュール２の一例の構成図を示している。この図１１に
おいて、０系プロセッサ・メモリモジュール２は、主モ
ジュール２Ｂ１と、システムバスインタフェース部２Ｂ
２とから構成されている。そして、主モジュール部２Ｂ
１は、ＣＰＵ２Ｂ１ａとＲＯＭ２Ｂ１ｂとＲＡＭ２Ｂ１
ｃとがバスに接続されて構成されている。そして、０系
プロセッサ・メモリモジュール２は０系リセット用制御
線ＲＣＬ１に接続され、リセット要求信号３Ｂを受信し
得るようにされている。そして、上記ＲＯＭ１Ｂ１ｂ
は、プログラムを格納していて、ＣＰＵ１Ｂ１ａからの
命令に基づき読み出されて処理される。ＲＡＭ１Ｂ１ｃ
は処理中のワーキングデータを一時的に格納するもので
ある。

【００８４】そして、システムバスインタフェース部２
Ｂ２は、上述の第１実施例と同様な回路構成（図３、図
４）で実現するものとする。

【００８５】尚、このプロセッサ・メモリモジュール２
は０系ＳＣＳＩ制御モジュール６を使用することで、磁
気ディスク装置６ａ〜６ｎに格納されているファイルの
読出しや書込みスピードを高速化させようとしているも
のである。尚、このＳＣＳＩとは、Ｓｍａｌｌ Ｃｏｍ
ｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅのこと
であり、このＳＣＳＩのための専用のＬＳＩは既にパー
ソナルコンピュータなどにおいて使用されている。この
ＳＣＳＩ用のＬＳＩとしては、例えば、ＷＤ３３Ｃ９３
Ａ（ウエスタンデジタル社製）や、μＰＤ７２６１１
（日本電気株式会社製）や、ＨＤ６４９６ＩＦ（株式会
社日立製）や、ＭＢ８７０３５／ＭＢ８７０３６（富士
通株式会社製）や、５３Ｃ７００−６６（ＮＣＲ社製）
などがある。

【００８６】（０系ＳＣＳＩ制御モジュール６の構
成）： 更にまた、図１２は０系ＳＣＳＩ制御モジュ
ール６の構成図を示している。この図１２において、０
系ＳＣＳＩ制御モジュール６は、ＳＣＳＩ制御主モジュ
ール部６Ｃ１と、システムバスインタフェース部６Ｃ２
とから構成されている。そして、０系ＳＣＳＩ制御モジ
ュール６は、０系リセット用制御線ＲＣＬ１に接続さ
れ、リセット要求信号３Ｃを受信し得るようにされてい
る。

【００８７】そして、システムバスインタフェース部６
Ｃ２は、上述の第１実施例と同様な回路構成（図３、図
４）で実現するものとする。

【００８８】（システム制御モジュール１の構成）：
また、図１３はシステム制御モジュール１の一例の構
成図を示している。この図１３において、システム制御
モジュール１は、主モジュール部１Ｄ１と、システムバ
スインタフェース部１Ｄ２とから構成されている。そし
て、主モジュール部１Ｄ１は、ＣＰＵ１Ｄ１ａと、ＲＯ
Ｍ１Ｄ１ｂと、ＲＡＭ１Ｄ１ｃと、入出力部１Ｄ１ｄ
が、バスに接続され構成されている。そして、このシス
テム制御モジュール１は０系リセット用制御線ＲＣＬ１
に接続され、システムリセット出力信号２Ｄを送出し得
るように構成されている。そして、上記ＲＯＭ１Ｄ１ｂ
は、プログラムを格納していて、ＣＰＵ１Ｄ１ａからの
命令に基づき読み出されて処理される。例えば、システ
ムリセット要求信号６Ｄなどを生成し、システムバスイ
ンタフェース部１Ｄ２に与える。ＲＡＭ１Ｄ１ｃは処理
中のワーキングデータを一時的に格納するものである。
また、入出力部１Ｄ１ｄはコンソール１１からシステム
リセット命令を受けたり、処理の状態情報などをコンソ
ール１１へ出力する。

【００８９】そして、システムバスインタフェース部１
Ｄ２は、上述の第１実施例と同様な回路構成（図３、図
４）で実現するものとする。

【００９０】（１系から０系へのアザーリセット動作
）： ここでは、１系のプロセッサ・メモリモジュ
ール４が０系のモジュールにアザーリセットをかけるた
めの動作を説明する。そこで、先ず、１系のプロセッサ
・メモリモジュール４のＣＰＵ４Ａ１ａはバスを通じ
て、システムバスインタフェース部４Ａ２にアザーリセ
ット要求信号５Ａを出力する。すると、システムバスイ
ンタフェース部４Ａ２は、上述の図３の回路によって、
アザーリセット送出信号２Ａを、パルス幅が１６クロッ
クの期間のものを、０系リセット用制御線ＲＣＬ１に送
出する。すると、このアザーリセット送出信号は０系プ
ロセッサ・メモリモジュール２に与えられると、システ
ムバスインタフェース部２Ｂ２がリセット要求信号３Ｂ
として受け、そして、リセット信号４Ｂを２５６クロッ
クの期間出力し、主モジュール部２Ｂ１に与えて、ＣＰ
Ｕ２Ｂ１ａが判断してリセットを行う。

【００９１】更に、アザーリセット送出信号はリセット
要求信号３Ｃとして０系ＳＣＳＩ制御モジュール６に与
えられると、システムバスインタフェース部６Ｃ２はリ
セット信号４Ｃを２５６クロックの期間出力し、主モジ
ュール部６Ｃ１に与えてリセットを行う。

【００９２】また、アザーリセット送出信号２Ａは、自
己の１系プロセッサ・メモリモジュ−ル４のシステムバ
スインタフェース部４Ａ２にもリセット要求信号３Ａと
して与えられる。しかしながら、送信回路ＩＴを図３に
示すように回路構成していることで、自己のアザーリセ
ット送出に対しては、リセット要求信号３Ａはゲート回
路４０でマスク（受け付け拒否又は無効に）されるため
リセット信号４Ａは出力されず、１系プロセッサ・メモ
リモジュ−ル４はリセットされない。

【００９３】更に、アザーリセット送出信号２Ａによっ
て、リセット要求信号３Ｄがシステム制御モジュール１
のシステムバスインタフェース部１Ｄ２に与えられる
が、リセット信号の出力を主モジュール部１Ｄ１に与え
ないように構成しているのでリセットされない。

【００９４】以上のようにして１系のプロセッサ・メモ
リモジュ−ル４は０系のモジュールだけをアザーリセッ
トさせることができる。

【００９５】（システムリセット動作）： 次に図
９の部分構成において、システム制御モジュール１がシ
ステムリセットをかける場合の動作を説明する。そこ
で、先ずシステム制御モジュール１は、コンソール１１
からシステムリセット命令が与えられルト、ＣＰＵ１Ｄ
１ａがシステムリセット要求信号６Ｄを生成しシステム
バスインタフェース部１Ｄ２に与える。すると、システ
ムバスインタフェース部１Ｄ２は、システムリセット送
出信号２を０系及び１系リセット用制御線ＲＣＬ１、２
へ送出する。この送出される、システムリセット送出信
号２Ｄは、上述のの図３の回路構成によって、パルス幅
が３２クロック期間に相当するパルスを送出する。

【００９６】すると、このシステムリセット送出信号
は、０系及び１系の全てのモジュールに与えられる。即
ち、図９の部分構成図の場合には、１系プロセッサ・メ
モリモジュール４にリセット要求信号３Ａとして与えら
れる。すると、システムバスインタフェース部４Ａ２は
リセット信号４Ａを主モジュール部４Ａ１へ与え、ＣＰ
Ｕ４Ａ１ａが判断してリセットを行う。

【００９７】以上と同様にして、図９の部分構成図内の
０系プロセッサ・メモリモジュール２と、０系ＳＣＳＩ
制御モジュール６もリセットされる。また、システムリ
セット送出信号２Ｄは、リセット要求信号３Ｄとして自
モジュール１のシステムバスインタフェース部１Ｄ２に
与えられる。しかしながら、システムバスインタフェー
ス部１Ｄ２は自己がシステムリセット送出信号２Ｄを出
したものであることから、受信回路ＩＲのゲート回路４
０でリセット要求信号３Ｄがマスク（受け付け拒否又は
無効に）され、リセットされない。

【００９８】（１系から０系へのアザーリセットとシス
テムリセットとが同時に発生した場合の動作）： ま
た、上述の１系のプロセッサ・メモリモジュール４が０
系のモジュールにアザーリセットをかけるための動作
と、上述のシステム制御モジュール１がシステムリセッ
トをかける場合の動作とが同時に発生した場合には、０
系リセット用制御線ＲＣＬ１には、１系のプロセッサ・
メモリモジュール４からのアザーリセット送出信号２Ａ
と、システム制御モジュール１からのシステムリセット
送出信号２Ｄとが同時に送出される。これによって、上
述のの動作が進められ、各モジュールがリセットさ
れる。

【００９９】尚、アザーリセット送出信号２Ａは送出パ
ルス幅が１６クロックの期間であるが、システムリセッ
ト送出信号２Ｄは送出パルス幅が３２クロックの期間で
あるため、第１実施例の処理モジュールＡにおける動作
と同様に１系のプロセッサ・メモリモジュール４もリセ
ットされる。

【０１００】『第２実施例の効果』： 以上の通信制
御装置のリセット制御の仕組みによれば、０系又は１系
のリセット用制御線ＲＣＬ１、ＲＣＬ２に機能の異なる
アザーリセット送出信号とシステムリセット送出信号が
送出されても、送出パルス幅が異なるため、目的とする
対象のモジュールをリセットさせることができる。従っ
て、従来に比べ簡単な構成のリセット制御線で実現でき
る。

【０１０１】更に、リセットの種類を増加させたい場合
が生じても、リセット送出パルスの幅を変えて設定し、
この新しいパルス幅のリセットパルスを判別する回路を
備えるだけでリセットの種類を増加させることができ
る。

【０１０２】（他の実施例）： （１）尚、以上の実
施例の他にも種々の態様で発明を実現することができ
る。例えば、ある１線路のリセット制御線に、リセット
送信回路アと少なくとも２以上のリセット受信回路イ、
ウとが接続されていて、このリセット送信回路アが機能
の異なるリセット要求信号を送出し得るものである。そ
して、一つのリセット要求信号の機能は、受信回路イを
リセットさせるためのもので、パルス幅ｔ１とする。ま
た、他のリセット要求信号の機能は、受信回路ウをリセ
ットさせるためのもので、パルス幅ｔ２とする。このよ
うにすることで、送信回路アは、受信回路イをリセット
したい場合はパルス幅ｔ１のリセット信号を受信回路イ
に与えることでリセットでき、また、受信回路ウをリセ
ットしたい場合はパルス幅ｔ２のリセット信号を受信回
路ウへ与えることでリセットさせることができる。

【０１０３】（２）また、上記第２実施例では発明を通
信制御装置に適用する例を示したが、このような装置へ
の適用に限定するものではない。例えば、リセット制御
線に複数のコンピュータが接続されるコンピュータシス
テムへの適用もできる。

【０１０４】（３）更に、上述の実施例では、リセット
信号のパルス幅を機能によって異なる値に設定すること
で、リセット機能の識別を行い得るようにしたが、これ
に限定するものではない。例えば、パルス周期や、パル
ス数や、パルス情報（長短パルスの組み合わせ）によっ
て設定するものであってもよい。その他、リセット信号
をアナログ信号として、このアナログ信号の変調方式を
（例えば、ＦＳＫやＰＳＫなどに）変えることで設定す
ることであってもよい。尚、ＦＳＫは、Ｆｒｅｑｕｅｎ
ｃｙ Ｓｈｉｆｔ Ｋｅｙｉｎｇでの略であり、ＰＳＫ
は、ＰｈａｓｅＳｈｉｆｔ Ｋｅｙｉｎｇの略である。

【０１０５】

【発明の効果】以上述べた様にこの発明のリセット制御
装置は、リセット制御指令信号を送出したり、受信した
りし得る処理モジュールがリセット制御線に複数接続さ
れている場合に、各処理モジュールの送出回路に、いず
れの処理モジュールをリセットさせるかを表すために、
リセット対象の処理モジュールに対応して信号形態の異
なるリセット制御指令信号を送出する回路を備える。そ
して、更に、各処理モジュールの受信回路には、リセッ
ト制御線から与えられるリセット制御指令信号の信号形
態から自処理モジュールに対するものであるか否かを判
断し、自処理モジュールに対するものであればリセット
処理回路を動作させるリセット判断回路を備えること
で、最小限の配線数のリセット制御線を使用して、装置
内で異なる複数のリセット制御を行うことが可能とな
る。

【図面の簡単な説明】

【図１】この発明の第１実施例の処理装置におけるリセ
ット制御動作を説明するための装置構成図である。

【図２】従来例の処理装置におけるリセット制御動作を
説明するための装置構成図である。

【図３】第１実施例のシステムバスインタフェース部の
送信回路の回路構成図である。

【図４】第１実施例のシステムバスインタフェース部の
受信回路の回路構成図である。

【図５】第１実施例のタイミングチャート（その１）で
ある。

【図６】第１実施例のタイミングチャート（その２）で
ある。

【図７】第１実施例のタイミングチャート（その３）で
ある。

【図８】この発明の第２実施例の通信制御装置の構成図
である。

【図９】第２実施例の通信制御装置の部分構成図であ
る。

【図１０】第２実施例の１系プロセッサ・メモリモジュ
ールの構成図である。

【図１１】第２実施例の０系プロセッサ・メモリモジュ
ールの構成図である。

【図１２】第２実施例の０系ＳＣＳＩ制御モジュールの
構成図である。

【図１３】第２実施例のシステム制御モジュールの構成
図である。

【符号の説明】

Ａ〜Ｃ…処理モジュール、Ａ１、Ｂ１、Ｃ１…主モジュ
ール部、Ａ２、Ｂ２、Ｃ２、Ｄ２…システムバスインタ
フェース部、Ｄ…システム制御モジュール、ＲＣＬ…リ
セット制御線、２Ａ、２Ｂ、２Ｃ…アザーリセット送出
信号、２Ｄ…システムリセット送出信号、３Ａ、３Ｂ、
３Ｃ…リセット要求信号、４Ａ、４Ｂ、４Ｃ…リセット
信号。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 リセット制御指令信号をリセット制御線
   へ送出する送出回路と、リセット制御線からのリセット
   制御指令信号をリセット制御線から受ける受信回路と、
   受けたリセット制御指令信号に基づきリセット処理を行
   うリセット処理回路とを有する処理モジュールが、リセ
   ット制御線に少なくとも２以上接続されているリセット
   制御装置において、 上記各処理モジュールの送出回路は、いずれの処理モジ
   ュールをリセットさせるかを表すために、リセット対象
   の処理モジュールに対応して信号形態の異なるリセット
   制御指令信号を送出する回路を備え、 上記各処理モジュールの受信回路は、リセット制御線か
   ら与えられるリセット制御指令信号の信号形態から自処
   理モジュールに対するものであるか否かを判断し、自処
   理モジュールに対するものであればリセット処理回路を
   動作させるリセット判断回路を備えることを特徴とした
   リセット制御装置。
2. 【請求項２】 上記リセット制御指令信号の信号形態は
   パルス信号とし、リセット対象の処理モジュールに対応
   して、パルス特性又はパルス情報を変えることを特徴と
   する請求項１に記載のリセット制御装置。
3. 【請求項３】 上記リセット制御指令信号の信号形態は
   アナログ信号とし、リセット対象の処理モジュールに対
   応してアナログ信号の特性を変えることを特徴とする請
   求項１に記載のリセット制御装置。