JPH0351017B2 - - Google Patents
Info
- Publication number
- JPH0351017B2 JPH0351017B2 JP58174587A JP17458783A JPH0351017B2 JP H0351017 B2 JPH0351017 B2 JP H0351017B2 JP 58174587 A JP58174587 A JP 58174587A JP 17458783 A JP17458783 A JP 17458783A JP H0351017 B2 JPH0351017 B2 JP H0351017B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- signal
- bus
- access
- system bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
複数台の計算機を含むシステムバスに接続され
た計算機内に備えられ、該計算機から内部バスを
介してアクセスされるほか、他の計算機からも前
記システムバスを介してアクセス可能なようにデ
ユアルポートメモリとして構成された共通メモリ
内に格納されたシステム内で共用されるデータへ
のアクセス制御方式に関する。
た計算機内に備えられ、該計算機から内部バスを
介してアクセスされるほか、他の計算機からも前
記システムバスを介してアクセス可能なようにデ
ユアルポートメモリとして構成された共通メモリ
内に格納されたシステム内で共用されるデータへ
のアクセス制御方式に関する。
この種のデユアルポートメモリからなる共有メ
モリを有する情報処理システムの従来の構成を第
１図に示す。第１図において、１，１７は中央処
理装置（CPU）、２，３は内部バス、４は内部バ
スメモリアクセス信号、５はデユアルポートメモ
リからなる共通メモリ、６はメモリアクセス信
号、７は共通メモリアクセス回路、８はメモリド
ライブ信号、９はシステムバス、１１，１２はレ
ジスタ、１６は通常のメモリ、１８，１９は入出
力回路を示している。このような情報処理システ
ムに用いられるマスタデバイス（計算機）として
は、１０にて示すように共通メモリ５を用いてい
るものや、２０にて示すように通常のメモリ１６
を用いているものがあり、マスタデバイス３０，
４０もマスタデバイス１０や２０のように構成さ
れる。
モリを有する情報処理システムの従来の構成を第
１図に示す。第１図において、１，１７は中央処
理装置（CPU）、２，３は内部バス、４は内部バ
スメモリアクセス信号、５はデユアルポートメモ
リからなる共通メモリ、６はメモリアクセス信
号、７は共通メモリアクセス回路、８はメモリド
ライブ信号、９はシステムバス、１１，１２はレ
ジスタ、１６は通常のメモリ、１８，１９は入出
力回路を示している。このような情報処理システ
ムに用いられるマスタデバイス（計算機）として
は、１０にて示すように共通メモリ５を用いてい
るものや、２０にて示すように通常のメモリ１６
を用いているものがあり、マスタデバイス３０，
４０もマスタデバイス１０や２０のように構成さ
れる。
このような情報処理システムにおいては、マス
タデバイス１０内の共有メモリ５を内部バス３と
システムバス９から競合してアクセスされること
があるので、先行アクセス優先方式がとられてい
る。すなわち、第２図Ａのタイムチヤートに示す
ように内部バスメモリアクセス信号４によつて共
通メモリ５がアクセスされてメモリアクセス信号
６が出力されている期間T1に例えばマスタデバ
イス２０により入出力回路１８，１９を介してシ
ステムバス９側からメモリドライブ信号８が出さ
れて共通メモリ５をアクセスしようとしても内部
バス３からのアクセスが終了するまでの期間T2
はシステムバス９からのアクセスは待たされる。
逆にシステムバス９からメモリドライブ信号８に
よつて共通メモリ５がアクセスされてメモリアク
セス信号６が出力されている期間T3に内部バス
９からアクセス信号４によつてアクセスをしよう
としてもシステムバス９からのアクセスが終了す
るまでの期間T3は内部バス３からのアクセスは
待たされる。
タデバイス１０内の共有メモリ５を内部バス３と
システムバス９から競合してアクセスされること
があるので、先行アクセス優先方式がとられてい
る。すなわち、第２図Ａのタイムチヤートに示す
ように内部バスメモリアクセス信号４によつて共
通メモリ５がアクセスされてメモリアクセス信号
６が出力されている期間T1に例えばマスタデバ
イス２０により入出力回路１８，１９を介してシ
ステムバス９側からメモリドライブ信号８が出さ
れて共通メモリ５をアクセスしようとしても内部
バス３からのアクセスが終了するまでの期間T2
はシステムバス９からのアクセスは待たされる。
逆にシステムバス９からメモリドライブ信号８に
よつて共通メモリ５がアクセスされてメモリアク
セス信号６が出力されている期間T3に内部バス
９からアクセス信号４によつてアクセスをしよう
としてもシステムバス９からのアクセスが終了す
るまでの期間T3は内部バス３からのアクセスは
待たされる。
このような先行アクセス優先方式は、内部バス
３とシステムバス９のうちの一方のバスからのア
クセスが終了すると他のバスからのアクセスが可
能になるために、第２図Ｂに示すようにシステム
バス９からのメモリドライブ信号８によつて共通
メモリ５をアクセスしている期間ＡおよびＣは内
部バス３からの内部バスメモリアクセス信号４に
よつてアクセスできないが、期間Ｂでは共通メモ
リ５を内部バスメモリアクセス信号４によつてア
クセスすることが可能である。
３とシステムバス９のうちの一方のバスからのア
クセスが終了すると他のバスからのアクセスが可
能になるために、第２図Ｂに示すようにシステム
バス９からのメモリドライブ信号８によつて共通
メモリ５をアクセスしている期間ＡおよびＣは内
部バス３からの内部バスメモリアクセス信号４に
よつてアクセスできないが、期間Ｂでは共通メモ
リ５を内部バスメモリアクセス信号４によつてア
クセスすることが可能である。
ところで、共通メモリ５の中にはシステム内で
共用されるデータがあつて、そのデータ夫々が相
互に相関関係を有するいくつかのデータ（以下資
源という）がある場合、前述のような先行アクセ
ス優先方式だけであると、そのうちのデーターの
一つがどこかのマスタデバイスに期間４において
読みとられて処理をされ、期間Ｃに再び戻つてく
るといつた場合、外で該データを処理している間
に中央処理装置１が期間Ｂにおいて当該データ以
外の関連データを読み出して処理するとその相関
関係が狂つてしまうことがある。
共用されるデータがあつて、そのデータ夫々が相
互に相関関係を有するいくつかのデータ（以下資
源という）がある場合、前述のような先行アクセ
ス優先方式だけであると、そのうちのデーターの
一つがどこかのマスタデバイスに期間４において
読みとられて処理をされ、期間Ｃに再び戻つてく
るといつた場合、外で該データを処理している間
に中央処理装置１が期間Ｂにおいて当該データ以
外の関連データを読み出して処理するとその相関
関係が狂つてしまうことがある。
従来この種の相関関係を有するデータを多くの
マスタデバイスからアクセスして資源管理を行う
ことは通常のメモリをシステムバス９に直結し、
そのメモリを必要に応じてマスタデバイスがアク
セスする形をとるのが普通である。この場合はシ
ステムバス上にバスビジイ信号を出し一つのマス
タデバイスがシステムバスを使用中であることを
他のマスタデバイスに知らせ他のマスタデバイス
からの使用を禁止することによつてメモリは必ず
一つのマスタデバイスによつてのみアクセスされ
るから問題ない。
マスタデバイスからアクセスして資源管理を行う
ことは通常のメモリをシステムバス９に直結し、
そのメモリを必要に応じてマスタデバイスがアク
セスする形をとるのが普通である。この場合はシ
ステムバス上にバスビジイ信号を出し一つのマス
タデバイスがシステムバスを使用中であることを
他のマスタデバイスに知らせ他のマスタデバイス
からの使用を禁止することによつてメモリは必ず
一つのマスタデバイスによつてのみアクセスされ
るから問題ない。
しかし、第１図の共通メモリ５のような内部バ
ス３とシステムバス９の両方からのアクセスが可
能な構成であると、１つのマスタデバイスがシス
テムバス９を使用中でバスビジイ信号を出力して
いたとしても内部バス３からのアクセスが可能で
あるため前述のように相関関係のあるデータに対
して複数の使用が行なわれて相関関係が狂つてし
まう事態が生じる。
ス３とシステムバス９の両方からのアクセスが可
能な構成であると、１つのマスタデバイスがシス
テムバス９を使用中でバスビジイ信号を出力して
いたとしても内部バス３からのアクセスが可能で
あるため前述のように相関関係のあるデータに対
して複数の使用が行なわれて相関関係が狂つてし
まう事態が生じる。
このような問題を解決するため従来技術ではそ
の１例としては第１図の１１，１２に示すように
中央処理装置１からは書き込みのみ他のマスタデ
バイス２０，３０，４０からは読み出しのみのレ
ジスタ１２とその逆の関係のレジスター１１を用
意し、中央処理装置１が資源を使用する前にレジ
スター１１を読み出し資源の使用可，不可を判断
し、使用可ならばレジスタ１２をセツトしマスタ
デバイス２０の資源の使用を禁止する。逆の場合
マスタデバイス２０はまずレジスタ１２を読み出
し判断の後レジスター１１をセツトするといつた
ようなことを行なう。
の１例としては第１図の１１，１２に示すように
中央処理装置１からは書き込みのみ他のマスタデ
バイス２０，３０，４０からは読み出しのみのレ
ジスタ１２とその逆の関係のレジスター１１を用
意し、中央処理装置１が資源を使用する前にレジ
スター１１を読み出し資源の使用可，不可を判断
し、使用可ならばレジスタ１２をセツトしマスタ
デバイス２０の資源の使用を禁止する。逆の場合
マスタデバイス２０はまずレジスタ１２を読み出
し判断の後レジスター１１をセツトするといつた
ようなことを行なう。
しかしこの方式では資源を使用する毎にレジス
タ１１、もしくは１２を読み出したり書き込んだ
りする必要がありソフトウエアの負担が大きくな
る。さらに中央処理装置１がレジスタ１２をセツ
ト中にマスタデバイス２０がレジスタ１２を読み
出さないように、またマスタデバイス２０がレジ
スタ１１をセツト中に中央処理装置１がレジスタ
１１を読み出さないように制御する必要がありそ
のためのタイミングを若干づらすハードウエアー
を付加しなければならないという欠点がある。
タ１１、もしくは１２を読み出したり書き込んだ
りする必要がありソフトウエアの負担が大きくな
る。さらに中央処理装置１がレジスタ１２をセツ
ト中にマスタデバイス２０がレジスタ１２を読み
出さないように、またマスタデバイス２０がレジ
スタ１１をセツト中に中央処理装置１がレジスタ
１１を読み出さないように制御する必要がありそ
のためのタイミングを若干づらすハードウエアー
を付加しなければならないという欠点がある。
本発明は上記のような事情にかんがみ、共通メ
モリを有する情報処理システムにおいて、アクセ
ス回数をできるだけ少なくし、ソフトウエアの負
担を少なくすると同時に一つのマスタデバイスが
相互関係を有する共通メモリの中のデータなどの
一つを処理中は内部バスを介して関連データなど
を取りにきてもロツクするようにして、データ相
互関係が狂わないようにすることにより、RAM
形共通メモリアクセス方式の欠点を取り除き、簡
単なハードウエアー構成によつてソフトウエアー
よる資源管理を可能にするアクセス方式を提供す
ることを目的とする。
モリを有する情報処理システムにおいて、アクセ
ス回数をできるだけ少なくし、ソフトウエアの負
担を少なくすると同時に一つのマスタデバイスが
相互関係を有する共通メモリの中のデータなどの
一つを処理中は内部バスを介して関連データなど
を取りにきてもロツクするようにして、データ相
互関係が狂わないようにすることにより、RAM
形共通メモリアクセス方式の欠点を取り除き、簡
単なハードウエアー構成によつてソフトウエアー
よる資源管理を可能にするアクセス方式を提供す
ることを目的とする。
本発明は、複数台の計算機を含むシステムバス
に接続された計算機内に備えられ、該計算機から
内部バスを介してアクセスされるほか、他の計算
機からも前記システムバスを介してアクセス可能
なようにデユアルポートメモリとして構成された
共通メモリ内に格納されたシステム内で共用され
るデータへのアクセス制御方式において、前記他
の計算機から共通メモリ内の共通データを読み出
した後該計算機が前記システムバスにビジイ信号
を出力している期間は前記共通メモリに対する内
部バス側からのアクセスを禁止するようにしたこ
とを特徴とする。すなわち、本発明は、システム
バス側からこの共通メモリーをアクセスしていな
い時でもシステム・バス側からメモリードライブ
信号を出力した後にバス・ビジー信号が継続して
出力されている間はデバイス内のバスからはアク
セスできないようにしたことと同時にこのための
特別の信号を用意せずシステム・バス上の既存の
信号と簡単なハードウエアの付加により実現した
ものである。
に接続された計算機内に備えられ、該計算機から
内部バスを介してアクセスされるほか、他の計算
機からも前記システムバスを介してアクセス可能
なようにデユアルポートメモリとして構成された
共通メモリ内に格納されたシステム内で共用され
るデータへのアクセス制御方式において、前記他
の計算機から共通メモリ内の共通データを読み出
した後該計算機が前記システムバスにビジイ信号
を出力している期間は前記共通メモリに対する内
部バス側からのアクセスを禁止するようにしたこ
とを特徴とする。すなわち、本発明は、システム
バス側からこの共通メモリーをアクセスしていな
い時でもシステム・バス側からメモリードライブ
信号を出力した後にバス・ビジー信号が継続して
出力されている間はデバイス内のバスからはアク
セスできないようにしたことと同時にこのための
特別の信号を用意せずシステム・バス上の既存の
信号と簡単なハードウエアの付加により実現した
ものである。
第３図は本発明を利用して構成された構成図を
示している。なお第３図において、第１図と同一
の構成要素は同一の符号で示されている。第１図
に示す従来技術による構成図と対比して説明する
と本発明により新たにロツク信号発生回路１４が
マスターデバイス１０の中に追加されており、こ
れにより第１図のレジスタ１１，１２は不要にな
る。本発明によれば、メモリドライブ信号８は直
接共通メモリアクセス制御回路７に入らずにロツ
ク信号発生回路１４に入り、またロツク信号発生
回路１４にはこのほかにバスビジイ信号１３が入
るように構成されている。ロツク信号発生回路１
４の回路例を第４図に示す。システムバス９から
メモリドライブ信号８が出るとＳ−Ｒフリツプフ
ロツプ２２はセツトされメモリロツク信号１５が
出る。すなわちメモリドライブ信号８が“０”に
なるとNOT回路２１を通してその出力は“１”
になる。従つてフリツプフロツプ２２のＳ端子の
入力は“０”から“１”に変わる。一方このとき
にはＲ端子はバスビジイ信号１３が入るから
“１”から“０”に変わつている。これによつて
フリツプフロツプ２２の出力は“１”から
“０”に変化しロツク信号１５が“０”の形でメ
モリアクセス制御回路７に加えられる。しかるの
ち、メモリドライブ信号８が“１”になり、
NOT回路２１の出力が“０”になつて、Ｓ端子
の入力が“０”に変わつてもバスビジイ信号１３
が“０”であり限りフリツプフロツプ２２の出力
Ｑは“０”のまま変化しない。かくして、バスビ
ジイ信号１３が“１”になるとＳ端子の入力が
“０”、Ｒ端子の入力が“１”とひつくりかえるの
でフリツプフロツプ２２の出力は“１”に変わ
り、ロツク信号１５は消え元の状態に戻る。
示している。なお第３図において、第１図と同一
の構成要素は同一の符号で示されている。第１図
に示す従来技術による構成図と対比して説明する
と本発明により新たにロツク信号発生回路１４が
マスターデバイス１０の中に追加されており、こ
れにより第１図のレジスタ１１，１２は不要にな
る。本発明によれば、メモリドライブ信号８は直
接共通メモリアクセス制御回路７に入らずにロツ
ク信号発生回路１４に入り、またロツク信号発生
回路１４にはこのほかにバスビジイ信号１３が入
るように構成されている。ロツク信号発生回路１
４の回路例を第４図に示す。システムバス９から
メモリドライブ信号８が出るとＳ−Ｒフリツプフ
ロツプ２２はセツトされメモリロツク信号１５が
出る。すなわちメモリドライブ信号８が“０”に
なるとNOT回路２１を通してその出力は“１”
になる。従つてフリツプフロツプ２２のＳ端子の
入力は“０”から“１”に変わる。一方このとき
にはＲ端子はバスビジイ信号１３が入るから
“１”から“０”に変わつている。これによつて
フリツプフロツプ２２の出力は“１”から
“０”に変化しロツク信号１５が“０”の形でメ
モリアクセス制御回路７に加えられる。しかるの
ち、メモリドライブ信号８が“１”になり、
NOT回路２１の出力が“０”になつて、Ｓ端子
の入力が“０”に変わつてもバスビジイ信号１３
が“０”であり限りフリツプフロツプ２２の出力
Ｑは“０”のまま変化しない。かくして、バスビ
ジイ信号１３が“１”になるとＳ端子の入力が
“０”、Ｒ端子の入力が“１”とひつくりかえるの
でフリツプフロツプ２２の出力は“１”に変わ
り、ロツク信号１５は消え元の状態に戻る。
このような構成において、外部のマスタデバイ
ス２０から共通メモリ５をアクセスし、マスタデ
バイス２０がデータを処理することを想定する
と、まずマスターデバイス２０はバスビジイ信号
１３を出してシステムバス９を専有し、次いでメ
モリドライブ信号８とアドレス信号を出して共通
メモリ５から必要なデータをとる。ロツク信号発
生回路１４はバスビジイ信号１３とメモリドライ
ブ信号８が出たことを条件として、中央処理装置
１が内部バス３を介して共通メモリ５をアクセス
出来ないようにメモリロツク信号１５を出して共
通メモリアクセス制御回路７の他からのアクセス
をロツクする。それと同時に共通メモリアクセス
制御回路７から共通メモリアクセス信号６を出
す。共通メモリアクセス信号６が出てアクセスが
行なわれることによりメモリドライブ信号８は消
えマスターデバイス２０はデータを受取る。該デ
ータをマスタデバイス２０の中で処理中はバスビ
ジイ信号１３は持続して出されている。このこと
によりロツク信号１５はそのバスビジイ信号１３
が出ている間出力される。従つて中央処理装置１
からの共通メモリ５に対するアクセスはロツクさ
れ、また他のマスターデバイス３０，４０からの
共通メモリ５に対するアクセスはシステムバス９
がマスターデバイス２０により専有されているた
めに行なわれない。処理を完了したデータは再び
メモリドライブ信号８とアドレス信号によつて共
通メモリ５に書き込まれる。書き込みが終われば
書き込みのメモリドライブ信号８とバスビジイ信
号１３が消えるのでロツク信号１５も消える。こ
れによつて最初の状態に戻る。中央処理装置１が
共通メモリ５をアクセスするときは内部バスメモ
リアクセス信号４を出し、共通メモリアクセス回
路７よりメモリアクセス信号６を出してデータを
とる。この間は共通メモリアクセス制御回路７は
他からは使えないから他はロツクされている。
ス２０から共通メモリ５をアクセスし、マスタデ
バイス２０がデータを処理することを想定する
と、まずマスターデバイス２０はバスビジイ信号
１３を出してシステムバス９を専有し、次いでメ
モリドライブ信号８とアドレス信号を出して共通
メモリ５から必要なデータをとる。ロツク信号発
生回路１４はバスビジイ信号１３とメモリドライ
ブ信号８が出たことを条件として、中央処理装置
１が内部バス３を介して共通メモリ５をアクセス
出来ないようにメモリロツク信号１５を出して共
通メモリアクセス制御回路７の他からのアクセス
をロツクする。それと同時に共通メモリアクセス
制御回路７から共通メモリアクセス信号６を出
す。共通メモリアクセス信号６が出てアクセスが
行なわれることによりメモリドライブ信号８は消
えマスターデバイス２０はデータを受取る。該デ
ータをマスタデバイス２０の中で処理中はバスビ
ジイ信号１３は持続して出されている。このこと
によりロツク信号１５はそのバスビジイ信号１３
が出ている間出力される。従つて中央処理装置１
からの共通メモリ５に対するアクセスはロツクさ
れ、また他のマスターデバイス３０，４０からの
共通メモリ５に対するアクセスはシステムバス９
がマスターデバイス２０により専有されているた
めに行なわれない。処理を完了したデータは再び
メモリドライブ信号８とアドレス信号によつて共
通メモリ５に書き込まれる。書き込みが終われば
書き込みのメモリドライブ信号８とバスビジイ信
号１３が消えるのでロツク信号１５も消える。こ
れによつて最初の状態に戻る。中央処理装置１が
共通メモリ５をアクセスするときは内部バスメモ
リアクセス信号４を出し、共通メモリアクセス回
路７よりメモリアクセス信号６を出してデータを
とる。この間は共通メモリアクセス制御回路７は
他からは使えないから他はロツクされている。
第５図は本発明の第３図の実施例のタイムチヤ
ートであり、マスタデバイス２０側が共通メモリ
５からデータを読み取つている最中に中央処理装
置１側からメモリアクセス信号４が出てもバスビ
ジイ信号１３が残つている限りメモリロツク信号
１５が出ておりマスタデバイス２０側の処理が完
了するまで他の中央処理装置１は共通メモリ５を
アクセスできない状況を示している。すなわち、
マスタデバイス２０からメモリドライブ信号８が
MDの期間出るとこれに従い共通メモリアクセス
信号６は20Rの期間出て、データはマスタデバイ
ス２０に読みとられる。その最中に中央処理装置
１からメモリアクセス信号４がMAの期間でても
バスビジイ信号１３がマスタデバイス２０から出
ているBBSYの期間はロツク信号１５が出ている
から、これが消えない限りメモリアクセス信号４
は有効とならず、期間BBSYが終つてから共通メ
モリアクセス信号６の期間１０Ｒに始めてデータ
は中央処理装置１へ入る。
ートであり、マスタデバイス２０側が共通メモリ
５からデータを読み取つている最中に中央処理装
置１側からメモリアクセス信号４が出てもバスビ
ジイ信号１３が残つている限りメモリロツク信号
１５が出ておりマスタデバイス２０側の処理が完
了するまで他の中央処理装置１は共通メモリ５を
アクセスできない状況を示している。すなわち、
マスタデバイス２０からメモリドライブ信号８が
MDの期間出るとこれに従い共通メモリアクセス
信号６は20Rの期間出て、データはマスタデバイ
ス２０に読みとられる。その最中に中央処理装置
１からメモリアクセス信号４がMAの期間でても
バスビジイ信号１３がマスタデバイス２０から出
ているBBSYの期間はロツク信号１５が出ている
から、これが消えない限りメモリアクセス信号４
は有効とならず、期間BBSYが終つてから共通メ
モリアクセス信号６の期間１０Ｒに始めてデータ
は中央処理装置１へ入る。
この発明によればバス使用中の信号とメモリド
ライブ信号とを併せてメモリーロツク信号を作る
ように構成したためメモリドライブ信号が落ちて
も内部バス側から共通メモリのアクセスは禁止さ
れソフトウエアーによるシステムの資源管理が正
しく行なえる。またシステムバスにはメモリーを
ロツクするための特別の信号を用意することなく
システムバスそのものは通常のものそのまゝでよ
く、かつ新しく加えるハードウエアーもわずかで
ある。したがつてソフトウエアの負担が軽く、簡
単にして確実なデユアルポート形共通メモリの制
御方式が確立したことにより新しい形の情報処理
システムが実現できた。
ライブ信号とを併せてメモリーロツク信号を作る
ように構成したためメモリドライブ信号が落ちて
も内部バス側から共通メモリのアクセスは禁止さ
れソフトウエアーによるシステムの資源管理が正
しく行なえる。またシステムバスにはメモリーを
ロツクするための特別の信号を用意することなく
システムバスそのものは通常のものそのまゝでよ
く、かつ新しく加えるハードウエアーもわずかで
ある。したがつてソフトウエアの負担が軽く、簡
単にして確実なデユアルポート形共通メモリの制
御方式が確立したことにより新しい形の情報処理
システムが実現できた。
第１図は従来方式によるシステムの構成図、第
２図は第１図に示すシステムのタイムチヤート、
第３図は本発明の実施例としてのシステムの構成
図、第４図は本発明によるメモリロツク信号発生
回路の回路図、第５図は第３図に示すシステムの
タイムチヤートである。 １０，２０，３０，４０……計算機（マスタデ
バイス）１，１７……中央処理装置、５……共通
メモリ（デユアルポート形）、９……システムバ
ス、３……内部バス、１３……バスビジイ信号、
１４……ロツク信号発生回路、７……共通メモリ
アクセス制御回路、８……メモリドライブ信号。
２図は第１図に示すシステムのタイムチヤート、
第３図は本発明の実施例としてのシステムの構成
図、第４図は本発明によるメモリロツク信号発生
回路の回路図、第５図は第３図に示すシステムの
タイムチヤートである。 １０，２０，３０，４０……計算機（マスタデ
バイス）１，１７……中央処理装置、５……共通
メモリ（デユアルポート形）、９……システムバ
ス、３……内部バス、１３……バスビジイ信号、
１４……ロツク信号発生回路、７……共通メモリ
アクセス制御回路、８……メモリドライブ信号。
Claims (1)
- 【特許請求の範囲】 １ 第１の計算機の内部バスと、複数の第２計算
機が接続されたシステムバスとの間に接続され、
前記内部バスと前記システムバスとの両方からア
クセス可能なデユアルポートメモリで構成された
共通メモリへのアクセスを制御する制御方式にお
いて、 前記システムバスからのメモリアクセス信号に
よりセツトされてメモリロツク信号を出力し、前
記システムバスのバスビジイ信号がなくなつたこ
とによりリセツトされるロツク信号発生回路と、 前記メモリロツク信号と前記内部バスからのメ
モリアクセス信号とを入力とし、前記メモリロツ
ク信号が入力されている期間中は、前記内部バス
からのメモリアクセス信号を無効とする共通メモ
リアクセス制御回路とを備え、 前記第２の計算機が前記システムバスにバスビ
ジイ信号を出力している期間中は、前記共通メモ
リに対する第１の計算機による内部バスからのア
クセスを無効とする複数計算機システムの共通メ
モリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58174587A JPS6068448A (ja) | 1983-09-21 | 1983-09-21 | 複数計算機システムの共通メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58174587A JPS6068448A (ja) | 1983-09-21 | 1983-09-21 | 複数計算機システムの共通メモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6068448A JPS6068448A (ja) | 1985-04-19 |
| JPH0351017B2 true JPH0351017B2 (ja) | 1991-08-05 |
Family
ID=15981164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58174587A Granted JPS6068448A (ja) | 1983-09-21 | 1983-09-21 | 複数計算機システムの共通メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6068448A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62128341A (ja) * | 1985-11-29 | 1987-06-10 | Yokogawa Electric Corp | ２ポ−トメモリへのアクセス制御方式 |
| JPH0766364B2 (ja) * | 1986-06-17 | 1995-07-19 | 富士通株式会社 | メモリの共通領域アクセス制御装置 |
-
1983
- 1983-09-21 JP JP58174587A patent/JPS6068448A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6068448A (ja) | 1985-04-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0351017B2 (ja) | ||
| US5951662A (en) | Single latch semaphore register device for multi-processor systems | |
| JPH0728748A (ja) | バス制御機構及び計算機システム | |
| JP3304503B2 (ja) | ２重系マルチプロセッサシステム | |
| JPS592051B2 (ja) | 相互排他要求選択装置 | |
| JP2606824Y2 (ja) | マルチポートメモリ装置 | |
| JPH01205362A (ja) | バス制御装置 | |
| JP2710475B2 (ja) | メモリ制御回路 | |
| JPS615363A (ja) | 共有メモリの制御装置 | |
| JPS60112162A (ja) | デユアルポ−トメモリ制御方式 | |
| JPH03240859A (ja) | マルチプロセッサ共有資源管理方式 | |
| JPH02257249A (ja) | 情報処理システム | |
| JPH03131955A (ja) | メモリコントローラ装置 | |
| JPH04238558A (ja) | ２ポートメモリのデッドロック防止回路 | |
| JPS5921062B2 (ja) | メモリ競合制御方式 | |
| JPH0528090A (ja) | メモリ制御装置 | |
| JPS60252980A (ja) | デユアルポ−トメモリ構成方式 | |
| JPS6341973A (ja) | マルチプロセツサシステム | |
| JPS60243763A (ja) | デユアルポ−トメモリ制御回路 | |
| JPH0573484A (ja) | 情報処理システム | |
| JPH05324541A (ja) | バスインターフェース装置 | |
| JPH05307503A (ja) | デュアルポートメモリの書き込み禁止制御方式 | |
| JPH05282198A (ja) | Ｄｍａ転送方式 | |
| JPH03246741A (ja) | 同期制御装置 | |
| JPS62272344A (ja) | バス制御方法 |