JPH07200525A - マイクロコンピュータ、マイクロコンピュータ応用機器及びｉｃカード - Google Patents
マイクロコンピュータ、マイクロコンピュータ応用機器及びｉｃカードInfo
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- JPH07200525A JPH07200525A JP5335620A JP33562093A JPH07200525A JP H07200525 A JPH07200525 A JP H07200525A JP 5335620 A JP5335620 A JP 5335620A JP 33562093 A JP33562093 A JP 33562093A JP H07200525 A JPH07200525 A JP H07200525A
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- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/28—Supervision thereof, e.g. detecting power-supply failure by out of limits supervision
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【目的】 この発明は、電池が消耗してもメモリのデー
タ破壊を防止することができるマイクロコンピュータを
提供することを目的とする。 【構成】 発振回路の発振子に並列に接続された発振用
インバータに用いられたＭＯＳトランジスタ１０ａ及び
１０ｂのフィールド１０５のゲート幅Ｗを小さくする、
あるいはゲート長Ｌを大きくすることにより、これらの
トランジスタのコンダクタンスを小さくし、これにより
発振用インバータがＣＰＵの第１のしきい値より高い第
２のしきい値を有するように形成する。
タ破壊を防止することができるマイクロコンピュータを
提供することを目的とする。 【構成】 発振回路の発振子に並列に接続された発振用
インバータに用いられたＭＯＳトランジスタ１０ａ及び
１０ｂのフィールド１０５のゲート幅Ｗを小さくする、
あるいはゲート長Ｌを大きくすることにより、これらの
トランジスタのコンダクタンスを小さくし、これにより
発振用インバータがＣＰＵの第１のしきい値より高い第
２のしきい値を有するように形成する。
Description
【０００１】
【産業上の利用分野】この発明は、発振回路を内蔵した
マイクロコンピュータに関する。また、この発明は、発
振回路内蔵のマイクロコンピュータを用いたマイクロコ
ンピュータ応用機器及びＩＣカードにも関する。
マイクロコンピュータに関する。また、この発明は、発
振回路内蔵のマイクロコンピュータを用いたマイクロコ
ンピュータ応用機器及びＩＣカードにも関する。
【０００２】
【従来の技術】図１２に従来のマイクロコンピュータの
構成を示す。マイクロコンピュータ１４は、ＣＰＵ１５
と、ＣＰＵ１５に接続された発振回路１６及びメモリ
（ＲＡＭ）１７と、各回路に電源を供給するための電池
１８とを内蔵している。外部からマイクロコンピュータ
１４に起動信号が入力されると、発振回路１６内に設け
られた発振子が発振を開始し、ＣＰＵ１５が動作してデ
ータ処理を行う。データ処理が終了すると、ＣＰＵ１５
はストップ命令を実行して停止状態となる。
構成を示す。マイクロコンピュータ１４は、ＣＰＵ１５
と、ＣＰＵ１５に接続された発振回路１６及びメモリ
（ＲＡＭ）１７と、各回路に電源を供給するための電池
１８とを内蔵している。外部からマイクロコンピュータ
１４に起動信号が入力されると、発振回路１６内に設け
られた発振子が発振を開始し、ＣＰＵ１５が動作してデ
ータ処理を行う。データ処理が終了すると、ＣＰＵ１５
はストップ命令を実行して停止状態となる。
【０００３】ＣＰＵ１５及び発振回路１６は、電池１８
から電源の供給を受けて動作するが、ＣＰＵ１５と発振
回路１６とでは、正常な動作をし得る電源電圧のしきい
値は従来ＣＰＵ１５の方が高く設定されていた。すなわ
ち、図１３に示されるように、ＣＰＵ１５のしきい値Ｖ
ｔｈ１の方が発振回路１６のしきい値Ｖｔｈ２より高く
設定されていた。このため、時間の経過と共に電池１８
が消耗して時刻Ｔ１に電源電圧ＶがＣＰＵ１５のしきい
値Ｖｔｈ１より低下すると、ＣＰＵ１５は正常な動作が
できなくなる。しかしながら、電源電圧Ｖが発振回路１
６のしきい値Ｖｔｈ２より低下する時刻Ｔ２に至るまで
は、発振回路１６は電池１８から供給された電圧Ｖによ
り正常に動作して発振信号をＣＰＵ１５に供給する。そ
の結果、ＣＰＵ１５は暴走し、誤ったデータ処理を行っ
てメモリ１７内に異常なデータを書き込んだり、メモリ
１７内のデータを破壊する恐れがある。
から電源の供給を受けて動作するが、ＣＰＵ１５と発振
回路１６とでは、正常な動作をし得る電源電圧のしきい
値は従来ＣＰＵ１５の方が高く設定されていた。すなわ
ち、図１３に示されるように、ＣＰＵ１５のしきい値Ｖ
ｔｈ１の方が発振回路１６のしきい値Ｖｔｈ２より高く
設定されていた。このため、時間の経過と共に電池１８
が消耗して時刻Ｔ１に電源電圧ＶがＣＰＵ１５のしきい
値Ｖｔｈ１より低下すると、ＣＰＵ１５は正常な動作が
できなくなる。しかしながら、電源電圧Ｖが発振回路１
６のしきい値Ｖｔｈ２より低下する時刻Ｔ２に至るまで
は、発振回路１６は電池１８から供給された電圧Ｖによ
り正常に動作して発振信号をＣＰＵ１５に供給する。そ
の結果、ＣＰＵ１５は暴走し、誤ったデータ処理を行っ
てメモリ１７内に異常なデータを書き込んだり、メモリ
１７内のデータを破壊する恐れがある。
【０００４】通常、ＣＰＵ１５には制御回路１５ａが付
随され、制御回路１５ａ内にＣＰＵ１５の暴走を監視す
るためのウォッチドッグタイマが設けられている。ウォ
ッチドッグタイマは、一定の監視時間の経過毎にＣＰＵ
１５の動作を監視して、動作が異常である場合にＣＰＵ
１５にリセットをかける。しかしながら、電源電圧Ｖの
低下によりＣＰＵ１５が暴走した場合には、ＣＰＵ１５
に付随するウォッチドッグタイマも正常な動作をするこ
とができなくなるので、ＣＰＵ１５にリセットをかける
ことができない。
随され、制御回路１５ａ内にＣＰＵ１５の暴走を監視す
るためのウォッチドッグタイマが設けられている。ウォ
ッチドッグタイマは、一定の監視時間の経過毎にＣＰＵ
１５の動作を監視して、動作が異常である場合にＣＰＵ
１５にリセットをかける。しかしながら、電源電圧Ｖの
低下によりＣＰＵ１５が暴走した場合には、ＣＰＵ１５
に付随するウォッチドッグタイマも正常な動作をするこ
とができなくなるので、ＣＰＵ１５にリセットをかける
ことができない。
【０００５】また、電源電圧ＶがＣＰＵ１５のしきい値
Ｖｔｈ１より低下した時刻Ｔ１以降は、発振回路１６の
不要な動作のために電池１８が急速に消耗する。このた
め、メモリ１７のバックアップをすることができず、メ
モリ１７内の格納データが消滅する恐れもある。
Ｖｔｈ１より低下した時刻Ｔ１以降は、発振回路１６の
不要な動作のために電池１８が急速に消耗する。このた
め、メモリ１７のバックアップをすることができず、メ
モリ１７内の格納データが消滅する恐れもある。
【０００６】
【発明が解決しようとする課題】上述したように、電池
駆動型の従来の発振回路内蔵マイクロコンピュータは、
電池が消耗するとＣＰＵが暴走してメモリの内容を破壊
する恐れがあるという問題点があった。この発明はこの
ような問題点を解消するためになされたもので、電池が
消耗してもメモリのデータ破壊を防止することができる
マイクロコンピュータを提供することを目的とする。ま
た、この発明は、このようなマイクロコンピュータを搭
載したマイクロコンピュータ応用機器及びＩＣカードを
提供することも目的としている。
駆動型の従来の発振回路内蔵マイクロコンピュータは、
電池が消耗するとＣＰＵが暴走してメモリの内容を破壊
する恐れがあるという問題点があった。この発明はこの
ような問題点を解消するためになされたもので、電池が
消耗してもメモリのデータ破壊を防止することができる
マイクロコンピュータを提供することを目的とする。ま
た、この発明は、このようなマイクロコンピュータを搭
載したマイクロコンピュータ応用機器及びＩＣカードを
提供することも目的としている。
【０００７】
【課題を解決するための手段】請求項１に記載のマイク
ロコンピュータは、正常な動作を行うための電源電圧の
第１のしきい値が設定されたＣＰＵと、データを格納す
るためのメモリと、前記ＣＰＵに発振信号を供給すると
共に正常な動作を行うための電源電圧のしきい値として
前記ＣＰＵの第１のしきい値より高い第２のしきい値が
設定された発振回路と、前記ＣＰＵ、メモリ及び発振回
路に電源電圧を供給するための電池とを備えたものであ
る。
ロコンピュータは、正常な動作を行うための電源電圧の
第１のしきい値が設定されたＣＰＵと、データを格納す
るためのメモリと、前記ＣＰＵに発振信号を供給すると
共に正常な動作を行うための電源電圧のしきい値として
前記ＣＰＵの第１のしきい値より高い第２のしきい値が
設定された発振回路と、前記ＣＰＵ、メモリ及び発振回
路に電源電圧を供給するための電池とを備えたものであ
る。
【０００８】請求項２に記載のマイクロコンピュータ
は、データを処理するためのＣＰＵと、データを格納す
るためのメモリと、前記ＣＰＵに発振信号を供給する発
振回路と、前記ＣＰＵの動作を監視するための監視回路
と、前記監視回路が前記ＣＰＵの動作異常を検出すると
前記発振回路による発振を停止させる発振停止回路と、
各回路に電源電圧を供給するための電池とを備えたもの
である。
は、データを処理するためのＣＰＵと、データを格納す
るためのメモリと、前記ＣＰＵに発振信号を供給する発
振回路と、前記ＣＰＵの動作を監視するための監視回路
と、前記監視回路が前記ＣＰＵの動作異常を検出すると
前記発振回路による発振を停止させる発振停止回路と、
各回路に電源電圧を供給するための電池とを備えたもの
である。
【０００９】請求項３に記載のマイクロコンピュータ応
用機器は、正常な動作を行うための電源電圧の第１のし
きい値が設定されたＣＰＵと、データを格納するための
メモリと、前記ＣＰＵに発振信号を供給すると共に正常
な動作を行うための電源電圧のしきい値として前記ＣＰ
Ｕの第１のしきい値より高い第２のしきい値が設定され
た発振回路と、前記ＣＰＵから出力された信号に基づい
て所定の処理を行う応用回路と、前記ＣＰＵ、メモリ、
発振回路及び応用回路に電源電圧を供給するための電池
とを備えたものである。
用機器は、正常な動作を行うための電源電圧の第１のし
きい値が設定されたＣＰＵと、データを格納するための
メモリと、前記ＣＰＵに発振信号を供給すると共に正常
な動作を行うための電源電圧のしきい値として前記ＣＰ
Ｕの第１のしきい値より高い第２のしきい値が設定され
た発振回路と、前記ＣＰＵから出力された信号に基づい
て所定の処理を行う応用回路と、前記ＣＰＵ、メモリ、
発振回路及び応用回路に電源電圧を供給するための電池
とを備えたものである。
【００１０】請求項４に記載のＩＣカードは、正常な動
作を行うための電源電圧の第１のしきい値が設定された
ＣＰＵと、データを格納するためのメモリと、前記ＣＰ
Ｕに発振信号を供給すると共に正常な動作を行うための
電源電圧のしきい値として前記ＣＰＵの第１のしきい値
より高い第２のしきい値が設定された発振回路と、各回
路に電源電圧を供給するための電池と、端末機から供給
される電圧が所定値より大きいときにはその電圧を前記
ＣＰＵ、メモリ及び発振回路に供給すると共に所定値以
下あるいは端末機から電圧が供給されないときには前記
電池から前記ＣＰＵ、メモリ及び発振回路に電源電圧を
供給させる電源制御回路とを備えたものである。
作を行うための電源電圧の第１のしきい値が設定された
ＣＰＵと、データを格納するためのメモリと、前記ＣＰ
Ｕに発振信号を供給すると共に正常な動作を行うための
電源電圧のしきい値として前記ＣＰＵの第１のしきい値
より高い第２のしきい値が設定された発振回路と、各回
路に電源電圧を供給するための電池と、端末機から供給
される電圧が所定値より大きいときにはその電圧を前記
ＣＰＵ、メモリ及び発振回路に供給すると共に所定値以
下あるいは端末機から電圧が供給されないときには前記
電池から前記ＣＰＵ、メモリ及び発振回路に電源電圧を
供給させる電源制御回路とを備えたものである。
【００１１】
【作用】請求項１に記載のマイクロコンピュータにおい
ては、発振回路がＣＰＵの第１のしきい値より高い第２
のしきい値を有しているので、電池の電圧が低下した場
合にまず発振回路が発振を停止し、このためＣＰＵの暴
走が防止される。
ては、発振回路がＣＰＵの第１のしきい値より高い第２
のしきい値を有しているので、電池の電圧が低下した場
合にまず発振回路が発振を停止し、このためＣＰＵの暴
走が防止される。
【００１２】請求項２に記載のマイクロコンピュータに
おいては、監視回路がＣＰＵの動作異常を検出すると発
振停止回路が発振回路による発振を停止させるので、Ｃ
ＰＵの暴走が停止する。
おいては、監視回路がＣＰＵの動作異常を検出すると発
振停止回路が発振回路による発振を停止させるので、Ｃ
ＰＵの暴走が停止する。
【００１３】請求項３に記載のマイクロコンピュータ応
用機器においては、発振回路がＣＰＵの第１のしきい値
より高い第２のしきい値を有しているので、電池の電圧
が低下した場合にまず発振回路が発振を停止し、このた
めＣＰＵの暴走による応用回路の暴走が防止される。
用機器においては、発振回路がＣＰＵの第１のしきい値
より高い第２のしきい値を有しているので、電池の電圧
が低下した場合にまず発振回路が発振を停止し、このた
めＣＰＵの暴走による応用回路の暴走が防止される。
【００１４】請求項４に記載のＩＣカードにおいては、
電源制御回路が端末機と内蔵電池との一方を選択して各
回路に電源電圧を供給させ、電池による電源供給時に電
池の電圧が低下した場合にはまず発振回路が発振を停止
し、このためＣＰＵの暴走が防止される。
電源制御回路が端末機と内蔵電池との一方を選択して各
回路に電源電圧を供給させ、電池による電源供給時に電
池の電圧が低下した場合にはまず発振回路が発振を停止
し、このためＣＰＵの暴走が防止される。
【００１５】
【実施例】以下、この発明の実施例を添付図面に基づい
て説明する。 実施例１．図１はこの発明の実施例１に係るマイクロコ
ンピュータを示すブロック図である。マイクロコンピュ
ータ４は、ＣＰＵ５と、ＣＰＵ５に接続された発振回路
６及びメモリ（ＲＡＭ）７と、これらの各回路に電源を
供給するための電池８とを内蔵している。また、ＣＰＵ
５にはＣＰＵ５の動作を司る制御回路１が接続されてお
り、この制御回路１内に図示しないウォッチドッグタイ
マが設けられている。図２に示されるように、発振回路
６は発振子９を有し、この発振子９に並列に発振用イン
バータ１０が接続されると共に発振子９の両端にそれぞ
れ負荷容量１１及び１２が接続されている。
て説明する。 実施例１．図１はこの発明の実施例１に係るマイクロコ
ンピュータを示すブロック図である。マイクロコンピュ
ータ４は、ＣＰＵ５と、ＣＰＵ５に接続された発振回路
６及びメモリ（ＲＡＭ）７と、これらの各回路に電源を
供給するための電池８とを内蔵している。また、ＣＰＵ
５にはＣＰＵ５の動作を司る制御回路１が接続されてお
り、この制御回路１内に図示しないウォッチドッグタイ
マが設けられている。図２に示されるように、発振回路
６は発振子９を有し、この発振子９に並列に発振用イン
バータ１０が接続されると共に発振子９の両端にそれぞ
れ負荷容量１１及び１２が接続されている。
【００１６】さらに、発振用インバータ１０のパターン
図を図３に示す。発振用インバータ１０は、ＶDD電源線
１０１とＶSS電源線１０２との間にアルミニウム配線１
０３を介して直列に接続された一対のＭＯＳトランジス
タ１０ａ及び１０ｂを有している。これらのトランジス
タ１０ａ及び１０ｂのゲートは互いにポリシリコン膜１
０４により接続されており、アルミニウム配線１０３及
びポリシリコン膜１０４が発振子１０の両端に接続され
ている。斜線部は、各トランジスタ１０ａ及び１０ｂの
フィールド１０５を示している。
図を図３に示す。発振用インバータ１０は、ＶDD電源線
１０１とＶSS電源線１０２との間にアルミニウム配線１
０３を介して直列に接続された一対のＭＯＳトランジス
タ１０ａ及び１０ｂを有している。これらのトランジス
タ１０ａ及び１０ｂのゲートは互いにポリシリコン膜１
０４により接続されており、アルミニウム配線１０３及
びポリシリコン膜１０４が発振子１０の両端に接続され
ている。斜線部は、各トランジスタ１０ａ及び１０ｂの
フィールド１０５を示している。
【００１７】ここで、ＭＯＳトランジスタのコンダクタ
ンスβは、一般にβ＝Ｃ（Ｗ−ΔＷ）／（Ｌ−ΔＬ）と
して表される。ただし、Ｗはゲート幅、Ｌはゲート長、
ΔＷは酸化膜の食い込みに対する補正項、ΔＬはソース
・ドレインのゲートへの拡散の食い込みに対する補正項
である。また、ＣはＣ＝εOX・μ／ＴOXで表される定数
で、εOXは酸化膜の誘電率、μは移動度（＝速さ／電
界）、ＴOXは酸化膜の厚さを示す。上記βの式からわか
るように、ゲート幅Ｗを小さくする、あるいはゲート長
Ｌを大きくすることによりコンダクタンスβは小さな値
となり、ＭＯＳトランジスタの動作電圧マージンが悪く
なり、ドライブ能力が低下する。すなわち、トランジス
タが正常に動作し得るしきい値が高くなる。このように
して、この実施例１では、発振回路６内の発振用インバ
ータ１０が、ＣＰＵ５が有する第１のしきい値Ｖｔｈ４
より高い第２のしきい値Ｖｔｈ３を有するように構成さ
れている。このため、電池８の電圧が低下すると、まず
発振回路６による発振が停止し、これに伴ってＣＰＵ５
の動作が停止する。
ンスβは、一般にβ＝Ｃ（Ｗ−ΔＷ）／（Ｌ−ΔＬ）と
して表される。ただし、Ｗはゲート幅、Ｌはゲート長、
ΔＷは酸化膜の食い込みに対する補正項、ΔＬはソース
・ドレインのゲートへの拡散の食い込みに対する補正項
である。また、ＣはＣ＝εOX・μ／ＴOXで表される定数
で、εOXは酸化膜の誘電率、μは移動度（＝速さ／電
界）、ＴOXは酸化膜の厚さを示す。上記βの式からわか
るように、ゲート幅Ｗを小さくする、あるいはゲート長
Ｌを大きくすることによりコンダクタンスβは小さな値
となり、ＭＯＳトランジスタの動作電圧マージンが悪く
なり、ドライブ能力が低下する。すなわち、トランジス
タが正常に動作し得るしきい値が高くなる。このように
して、この実施例１では、発振回路６内の発振用インバ
ータ１０が、ＣＰＵ５が有する第１のしきい値Ｖｔｈ４
より高い第２のしきい値Ｖｔｈ３を有するように構成さ
れている。このため、電池８の電圧が低下すると、まず
発振回路６による発振が停止し、これに伴ってＣＰＵ５
の動作が停止する。
【００１８】次に、この実施例１の動作について図４の
フローチャートを参照して説明する。まず、電源が投入
されると、ステップＳ１でイニシャライズが行われた
後、ステップＳ２で停止状態になる。この状態で、ステ
ップＳ３に外部からマイクロコンピュータ４に起動信号
が入力されると、発振回路６内に設けられた発振子９が
発振を開始し、ＣＰＵ５が動作してステップＳ４でデー
タ処理を行う。このＣＰＵ５の動作と並行して制御回路
１内のウォッチドッグタイマがカウントを開始する。ウ
ォッチドッグタイマには、通常のデータ処理に要する時
間より長い時間に相当する所定のカウント値が予め設定
されると共に、データ処理終了毎にＣＰＵ５によりウォ
ッチドッグタイマのカウント値がリセットされる。
フローチャートを参照して説明する。まず、電源が投入
されると、ステップＳ１でイニシャライズが行われた
後、ステップＳ２で停止状態になる。この状態で、ステ
ップＳ３に外部からマイクロコンピュータ４に起動信号
が入力されると、発振回路６内に設けられた発振子９が
発振を開始し、ＣＰＵ５が動作してステップＳ４でデー
タ処理を行う。このＣＰＵ５の動作と並行して制御回路
１内のウォッチドッグタイマがカウントを開始する。ウ
ォッチドッグタイマには、通常のデータ処理に要する時
間より長い時間に相当する所定のカウント値が予め設定
されると共に、データ処理終了毎にＣＰＵ５によりウォ
ッチドッグタイマのカウント値がリセットされる。
【００１９】このため、ＣＰＵ５が正常なデータ処理を
行えば、データ処理終了後にウォッチドッグタイマのカ
ウント値がリセットされ、ステップＳ５でウォッチドッ
グタイマからカウント完了を示す信号は出力されない。
その結果、ステップＳ２に戻ってＣＰＵ５は停止状態に
なり、次の起動信号の入力まで待機する。一方、ステッ
プＳ５でウォッチドッグタイマからカウント完了を示す
信号が出力された場合には、ステップＳ６に進み、ＣＰ
Ｕ５が正常なデータ処理を行っているか否か、すなわち
暴走していないかどうかが監視される。その結果、暴走
していないと判定されたときには、データ処理終了後に
ステップＳ２に戻って停止状態となり、暴走していると
判定されたときには、ステップＳ７に進んでＣＰＵ５が
リセットされる。
行えば、データ処理終了後にウォッチドッグタイマのカ
ウント値がリセットされ、ステップＳ５でウォッチドッ
グタイマからカウント完了を示す信号は出力されない。
その結果、ステップＳ２に戻ってＣＰＵ５は停止状態に
なり、次の起動信号の入力まで待機する。一方、ステッ
プＳ５でウォッチドッグタイマからカウント完了を示す
信号が出力された場合には、ステップＳ６に進み、ＣＰ
Ｕ５が正常なデータ処理を行っているか否か、すなわち
暴走していないかどうかが監視される。その結果、暴走
していないと判定されたときには、データ処理終了後に
ステップＳ２に戻って停止状態となり、暴走していると
判定されたときには、ステップＳ７に進んでＣＰＵ５が
リセットされる。
【００２０】この実施例１では、図５に示されるよう
に、発振回路６内の発振用インバータ１０が有する第２
のしきい値Ｖｔｈ３が、ＣＰＵ５の第１のしきい値Ｖｔ
ｈ４より高く設定されているので、何等かの原因で電池
８の電圧Ｖが低下して時刻Ｔ３に発振回路６の第２のし
きい値Ｖｔｈ３より低くなると、まず発振回路６による
発振が停止し、これに伴ってＣＰＵ５の動作が停止す
る。その後、電池８はＣＰＵ５及び発振回路６以外の回
路の動作によって消耗するのみとなるため、電池８の電
圧Ｖの低下は緩やかなものとなる。電池８の電圧Ｖは、
時刻Ｔ４にＣＰＵ５のしきい値Ｖｔｈ４に達するが、こ
のとき既にＣＰＵ５は停止状態にあるので、その後も同
様に緩やかに低下する。
に、発振回路６内の発振用インバータ１０が有する第２
のしきい値Ｖｔｈ３が、ＣＰＵ５の第１のしきい値Ｖｔ
ｈ４より高く設定されているので、何等かの原因で電池
８の電圧Ｖが低下して時刻Ｔ３に発振回路６の第２のし
きい値Ｖｔｈ３より低くなると、まず発振回路６による
発振が停止し、これに伴ってＣＰＵ５の動作が停止す
る。その後、電池８はＣＰＵ５及び発振回路６以外の回
路の動作によって消耗するのみとなるため、電池８の電
圧Ｖの低下は緩やかなものとなる。電池８の電圧Ｖは、
時刻Ｔ４にＣＰＵ５のしきい値Ｖｔｈ４に達するが、こ
のとき既にＣＰＵ５は停止状態にあるので、その後も同
様に緩やかに低下する。
【００２１】実施例２．図２に示した発振回路６の代わ
りに図６に示されるような構成の発振回路を設けること
もできる。この発振回路は、発振子９を有し、発振子９
の両端に負荷容量１１及び１２が接続されると共に発振
子９に並列に発振停止回路となるＮＡＮＤゲート１３が
接続されている。ＮＡＮＤゲート１３の二入力のうち、
一方は発振子９に接続され、他方は制御回路１内のウォ
ッチドッグタイマに接続されている。ウォッチドッグタ
イマは、監視回路を形成するものであり、通常はＨレベ
ルの信号を発振回路のＮＡＮＤゲート１３に出力し、正
常なデータ処理に要する時間より長い時間に相当する所
定のカウント値をカウントすると、ＣＰＵ５にリセット
をかけると共に発振回路のＮＡＮＤゲート１３にＬレベ
ルの信号を出力する。これにより、発振回路による発振
が停止する。
りに図６に示されるような構成の発振回路を設けること
もできる。この発振回路は、発振子９を有し、発振子９
の両端に負荷容量１１及び１２が接続されると共に発振
子９に並列に発振停止回路となるＮＡＮＤゲート１３が
接続されている。ＮＡＮＤゲート１３の二入力のうち、
一方は発振子９に接続され、他方は制御回路１内のウォ
ッチドッグタイマに接続されている。ウォッチドッグタ
イマは、監視回路を形成するものであり、通常はＨレベ
ルの信号を発振回路のＮＡＮＤゲート１３に出力し、正
常なデータ処理に要する時間より長い時間に相当する所
定のカウント値をカウントすると、ＣＰＵ５にリセット
をかけると共に発振回路のＮＡＮＤゲート１３にＬレベ
ルの信号を出力する。これにより、発振回路による発振
が停止する。
【００２２】このような構成とすることにより、ウォッ
チドッグタイマが一定のカウントを完了した場合に、Ｃ
ＰＵ５がリセットされると共に発振回路の発振が停止さ
れる。すなわち、電池８の電圧Ｖが低下してＣＰＵ５の
しきい値を下まわったときには、ＣＰＵ５が正常な動作
をできなくなるが、ウォッチドッグタイマからの信号に
より発振回路の発振が停止されるため、ＣＰＵ５の暴走
によるメモリ７への不要な読み書きが防止される。
チドッグタイマが一定のカウントを完了した場合に、Ｃ
ＰＵ５がリセットされると共に発振回路の発振が停止さ
れる。すなわち、電池８の電圧Ｖが低下してＣＰＵ５の
しきい値を下まわったときには、ＣＰＵ５が正常な動作
をできなくなるが、ウォッチドッグタイマからの信号に
より発振回路の発振が停止されるため、ＣＰＵ５の暴走
によるメモリ７への不要な読み書きが防止される。
【００２３】実施例３．図６に示した発振回路を内蔵す
るマイクロコンピュータ応用機器を図７に示す。この応
用機器は、例えばテレビのリモートコントロール装置と
して使用される。ＣＰＵ２５に制御回路２１、ＲＡＭ２
３、ＲＯＭ２４が接続されている。ＣＰＵ２５には、発
振子９、負荷容量１１、１２及びＮＡＮＤゲート１３か
らなる発振回路も接続されている。ＮＡＮＤゲート１３
には、制御回路２１内のウォッチドッグタイマ２２が接
続されている。また、制御回路２１には、テレビに向け
て電波を発するための送信回路２７が接続されている。
さらに、各回路に電源を供給するための電池２８が設け
られている。
るマイクロコンピュータ応用機器を図７に示す。この応
用機器は、例えばテレビのリモートコントロール装置と
して使用される。ＣＰＵ２５に制御回路２１、ＲＡＭ２
３、ＲＯＭ２４が接続されている。ＣＰＵ２５には、発
振子９、負荷容量１１、１２及びＮＡＮＤゲート１３か
らなる発振回路も接続されている。ＮＡＮＤゲート１３
には、制御回路２１内のウォッチドッグタイマ２２が接
続されている。また、制御回路２１には、テレビに向け
て電波を発するための送信回路２７が接続されている。
さらに、各回路に電源を供給するための電池２８が設け
られている。
【００２４】このような構成とすれば、電池２８の電圧
が低下してＣＰＵ２５が正常な動作をすることができな
くなった場合に、ウォッチドッグタイマ２２がＣＰＵ２
５にリセットをかけると共にＮＡＮＤゲート１３にＬレ
ベルの信号を出力する。これにより、発振子９による発
振が停止される。このため、ＣＰＵ２５の暴走及び電池
２８の急激な消耗が防止される。
が低下してＣＰＵ２５が正常な動作をすることができな
くなった場合に、ウォッチドッグタイマ２２がＣＰＵ２
５にリセットをかけると共にＮＡＮＤゲート１３にＬレ
ベルの信号を出力する。これにより、発振子９による発
振が停止される。このため、ＣＰＵ２５の暴走及び電池
２８の急激な消耗が防止される。
【００２５】また、同様にして、図２に示した発振回路
を内蔵するマイクロコンピュータ応用機器を形成するこ
ともでき、ＣＰＵの暴走によるメモリへの不要な読み書
き及び電池の急激な消耗を防止することができる。
を内蔵するマイクロコンピュータ応用機器を形成するこ
ともでき、ＣＰＵの暴走によるメモリへの不要な読み書
き及び電池の急激な消耗を防止することができる。
【００２６】実施例４．図８に実施例１と同様のマイク
ロコンピュータを搭載したＩＣカードを示す。ＩＣカー
ド３０は、ＣＰＵ３５、制御回路３１、発振回路３６、
メモリ３７及び電池３８を備えている。発振回路３６
は、図２に示した回路と同様に、ＣＰＵ３５が有する第
１のしきい値より高い第２のしきい値を有する発振用イ
ンバータを含んでいる。このＩＣカード３０は、端末機
４０に挿入され、この状態で端末機４０との間でデータ
の授受が行われる。
ロコンピュータを搭載したＩＣカードを示す。ＩＣカー
ド３０は、ＣＰＵ３５、制御回路３１、発振回路３６、
メモリ３７及び電池３８を備えている。発振回路３６
は、図２に示した回路と同様に、ＣＰＵ３５が有する第
１のしきい値より高い第２のしきい値を有する発振用イ
ンバータを含んでいる。このＩＣカード３０は、端末機
４０に挿入され、この状態で端末機４０との間でデータ
の授受が行われる。
【００２７】制御回路３１内には、図示しないウォッチ
ドッグタイマが設けられると共に図９に示されるような
電源制御回路が設けられている。この電源制御回路は、
端末機４０と電池３８の一方を選択してＩＣカード３０
内の各回路に電源を供給するためのものであり、比較部
３２とトランジスタ３３とを含んでいる。ＩＣカード３
０が端末機４０に挿入されると、端子Ｔ１を介して端末
機４０から電源電圧が供給される。比較部３２は、端子
Ｔ１を介して供給された電源電圧を所定値と比較し、電
源電圧が所定値を越えるときには、トランジスタ３３を
導通させて電源電圧を端子Ｔ３からＩＣカード３０内の
各回路に供給させる。一方、端子Ｔ１を介して供給され
た電源電圧が所定値以下の場合、あるいは例えばＩＣカ
ード３０が端末機４０に挿入されていないときのよう
に、電源電圧が供給されない場合は、比較部３２はトラ
ンジスタ３３を遮断する。これにより、端子Ｔ２に接続
された内蔵電池３８から端子Ｔ３を介してＩＣカード３
０内の各回路へ電源電圧が供給される。
ドッグタイマが設けられると共に図９に示されるような
電源制御回路が設けられている。この電源制御回路は、
端末機４０と電池３８の一方を選択してＩＣカード３０
内の各回路に電源を供給するためのものであり、比較部
３２とトランジスタ３３とを含んでいる。ＩＣカード３
０が端末機４０に挿入されると、端子Ｔ１を介して端末
機４０から電源電圧が供給される。比較部３２は、端子
Ｔ１を介して供給された電源電圧を所定値と比較し、電
源電圧が所定値を越えるときには、トランジスタ３３を
導通させて電源電圧を端子Ｔ３からＩＣカード３０内の
各回路に供給させる。一方、端子Ｔ１を介して供給され
た電源電圧が所定値以下の場合、あるいは例えばＩＣカ
ード３０が端末機４０に挿入されていないときのよう
に、電源電圧が供給されない場合は、比較部３２はトラ
ンジスタ３３を遮断する。これにより、端子Ｔ２に接続
された内蔵電池３８から端子Ｔ３を介してＩＣカード３
０内の各回路へ電源電圧が供給される。
【００２８】また、図１０に示されるように、ＩＣカー
ド３０は着脱自在に設けられた電池ホルダ３８ａを有
し、この電池ホルダ３８ａに電池３８が保持されるよう
になっている。図１１に端末機４０の内部を示す。端末
機４０は、ＩＣカード３０に電気的に接続されるコネク
タ４３、リーダライタ４１、電源供給回路４２、制御回
路４４及びメモリ４５を有している。ＩＣカード３０が
コネクタ４３を介して端末機４０に接続されると、電源
供給回路４２からＩＣカード３０の電源制御回路の端子
Ｔ１に電源電圧が供給される。
ド３０は着脱自在に設けられた電池ホルダ３８ａを有
し、この電池ホルダ３８ａに電池３８が保持されるよう
になっている。図１１に端末機４０の内部を示す。端末
機４０は、ＩＣカード３０に電気的に接続されるコネク
タ４３、リーダライタ４１、電源供給回路４２、制御回
路４４及びメモリ４５を有している。ＩＣカード３０が
コネクタ４３を介して端末機４０に接続されると、電源
供給回路４２からＩＣカード３０の電源制御回路の端子
Ｔ１に電源電圧が供給される。
【００２９】このような構成とすることにより、電池３
８の電圧が低下した場合に、まず発振回路３６による発
振が停止されるので、ＣＰＵ３５の暴走及び電池３８の
急激な消耗を防止することができ、信頼性の高いＩＣカ
ードシステムを構築することができる。また、消耗した
電池３８は、電池ホルダ３８ａを用いて容易に交換する
ことができる。
８の電圧が低下した場合に、まず発振回路３６による発
振が停止されるので、ＣＰＵ３５の暴走及び電池３８の
急激な消耗を防止することができ、信頼性の高いＩＣカ
ードシステムを構築することができる。また、消耗した
電池３８は、電池ホルダ３８ａを用いて容易に交換する
ことができる。
【００３０】なお、同様にして、図６に示した発振回路
を内蔵するＩＣカードを形成することもでき、ＣＰＵの
暴走によるメモリへの不要な読み書き及び電池の急激な
消耗を防止することができる。
を内蔵するＩＣカードを形成することもでき、ＣＰＵの
暴走によるメモリへの不要な読み書き及び電池の急激な
消耗を防止することができる。
【００３１】
【発明の効果】以上説明したように、請求項１に記載の
マイクロコンピュータは、正常な動作を行うための電源
電圧の第１のしきい値が設定されたＣＰＵと、データを
格納するためのメモリと、前記ＣＰＵに発振信号を供給
すると共に正常な動作を行うための電源電圧のしきい値
として前記ＣＰＵの第１のしきい値より高い第２のしき
い値が設定された発振回路と、前記ＣＰＵ、メモリ及び
発振回路に電源電圧を供給するための電池とを備えてい
るので、電池の電圧が低下しても、ＣＰＵの暴走を防止
することができる。
マイクロコンピュータは、正常な動作を行うための電源
電圧の第１のしきい値が設定されたＣＰＵと、データを
格納するためのメモリと、前記ＣＰＵに発振信号を供給
すると共に正常な動作を行うための電源電圧のしきい値
として前記ＣＰＵの第１のしきい値より高い第２のしき
い値が設定された発振回路と、前記ＣＰＵ、メモリ及び
発振回路に電源電圧を供給するための電池とを備えてい
るので、電池の電圧が低下しても、ＣＰＵの暴走を防止
することができる。
【００３２】請求項２に記載のマイクロコンピュータ
は、データを処理するためのＣＰＵと、データを格納す
るためのメモリと、前記ＣＰＵに発振信号を供給する発
振回路と、前記ＣＰＵの動作を監視するための監視回路
と、前記監視回路が前記ＣＰＵの動作異常を検出すると
前記発振回路による発振を停止させる発振停止回路と、
各回路に電源電圧を供給するための電池とを備えている
ので、電池の電圧が低下してＣＰＵが正常な動作を行う
ことができなくなった場合に、ＣＰＵの暴走を防止する
ことができる。
は、データを処理するためのＣＰＵと、データを格納す
るためのメモリと、前記ＣＰＵに発振信号を供給する発
振回路と、前記ＣＰＵの動作を監視するための監視回路
と、前記監視回路が前記ＣＰＵの動作異常を検出すると
前記発振回路による発振を停止させる発振停止回路と、
各回路に電源電圧を供給するための電池とを備えている
ので、電池の電圧が低下してＣＰＵが正常な動作を行う
ことができなくなった場合に、ＣＰＵの暴走を防止する
ことができる。
【００３３】請求項３に記載のマイクロコンピュータ応
用機器は、正常な動作を行うための電源電圧の第１のし
きい値が設定されたＣＰＵと、データを格納するための
メモリと、前記ＣＰＵに発振信号を供給すると共に正常
な動作を行うための電源電圧のしきい値として前記ＣＰ
Ｕの第１のしきい値より高い第２のしきい値が設定され
た発振回路と、前記ＣＰＵから出力された信号に基づい
て所定の処理を行う応用回路と、前記ＣＰＵ、メモリ、
発振回路及び応用回路に電源電圧を供給するための電池
とを備えているので、電池の電圧が低下しても、ＣＰＵ
の暴走を防止し、メモリ内のデータの消滅を防止するこ
とができる。
用機器は、正常な動作を行うための電源電圧の第１のし
きい値が設定されたＣＰＵと、データを格納するための
メモリと、前記ＣＰＵに発振信号を供給すると共に正常
な動作を行うための電源電圧のしきい値として前記ＣＰ
Ｕの第１のしきい値より高い第２のしきい値が設定され
た発振回路と、前記ＣＰＵから出力された信号に基づい
て所定の処理を行う応用回路と、前記ＣＰＵ、メモリ、
発振回路及び応用回路に電源電圧を供給するための電池
とを備えているので、電池の電圧が低下しても、ＣＰＵ
の暴走を防止し、メモリ内のデータの消滅を防止するこ
とができる。
【００３４】請求項４に記載のＩＣカードは、正常な動
作を行うための電源電圧の第１のしきい値が設定された
ＣＰＵと、データを格納するためのメモリと、前記ＣＰ
Ｕに発振信号を供給すると共に正常な動作を行うための
電源電圧のしきい値として前記ＣＰＵの第１のしきい値
より高い第２のしきい値が設定された発振回路と、各回
路に電源電圧を供給するための電池と、端末機から供給
される電圧が所定値より大きいときにはその電圧を前記
ＣＰＵ、メモリ及び発振回路に供給すると共に所定値以
下あるいは端末機から電圧が供給されないときには前記
電池から前記ＣＰＵ、メモリ及び発振回路に電源電圧を
供給させる電源制御回路とを備えているので、電池の電
圧が低下した場合のＣＰＵの暴走が防止され、信頼性が
向上する。
作を行うための電源電圧の第１のしきい値が設定された
ＣＰＵと、データを格納するためのメモリと、前記ＣＰ
Ｕに発振信号を供給すると共に正常な動作を行うための
電源電圧のしきい値として前記ＣＰＵの第１のしきい値
より高い第２のしきい値が設定された発振回路と、各回
路に電源電圧を供給するための電池と、端末機から供給
される電圧が所定値より大きいときにはその電圧を前記
ＣＰＵ、メモリ及び発振回路に供給すると共に所定値以
下あるいは端末機から電圧が供給されないときには前記
電池から前記ＣＰＵ、メモリ及び発振回路に電源電圧を
供給させる電源制御回路とを備えているので、電池の電
圧が低下した場合のＣＰＵの暴走が防止され、信頼性が
向上する。
【図１】この発明の実施例１に係るマイクロコンピュー
タを示すブロック図である。
タを示すブロック図である。
【図２】実施例１に用いられた発振回路の構成を示す回
路図である。
路図である。
【図３】図２の発振回路に用いられた発振用インバータ
のパターン図である。
のパターン図である。
【図４】実施例１の動作を示すフローチャートである。
【図５】実施例１における電池の消耗状態を示す図であ
る。
る。
【図６】実施例２に係るマイクロコンピュータに用いら
れた発振回路の構成を示す回路図である。
れた発振回路の構成を示す回路図である。
【図７】実施例３に係るマイクロコンピュータ応用機器
を示すブロック図である。
を示すブロック図である。
【図８】実施例４に係るＩＣカードを示すブロック図で
ある。
ある。
【図９】実施例４のＩＣカードに用いられた電源制御回
路の構成を示す図である。
路の構成を示す図である。
【図１０】実施例４のＩＣカードを示す斜視図である。
【図１１】実施例４のＩＣカードが接続される端末機を
示すブロック図である。
示すブロック図である。
【図１２】従来のマイクロコンピュータを示すブロック
図である。
図である。
【図１３】図１２のマイクロコンピュータにおける電池
の消耗状態を示す図である。
の消耗状態を示す図である。
１、２１、３１ 制御回路 ４ マイクロコンピュータ ５、２５、３５ ＣＰＵ ６、３６ 発振回路 ７、３７ メモリ ８、２８、３８ 電池 ９ 発振子 １０ インバータ １３ ＮＡＮＤゲート ２３ ＲＡＭ ２４ ＲＯＭ ３０ ＩＣカード
Claims (4)
- 【請求項１】 正常な動作を行うための電源電圧の第１
のしきい値が設定されたＣＰＵと、 データを格納するためのメモリと、 前記ＣＰＵに発振信号を供給すると共に正常な動作を行
うための電源電圧のしきい値として前記ＣＰＵの第１の
しきい値より高い第２のしきい値が設定された発振回路
と、 前記ＣＰＵ、メモリ及び発振回路に電源電圧を供給する
ための電池とを備えたことを特徴とするマイクロコンピ
ュータ。 - 【請求項２】 データを処理するためのＣＰＵと、 データを格納するためのメモリと、 前記ＣＰＵに発振信号を供給する発振回路と、 前記ＣＰＵの動作を監視するための監視回路と、 前記監視回路が前記ＣＰＵの動作異常を検出すると前記
発振回路による発振を停止させる発振停止回路と、 各回路に電源電圧を供給するための電池とを備えたこと
を特徴とするマイクロコンピュータ。 - 【請求項３】 正常な動作を行うための電源電圧の第１
のしきい値が設定されたＣＰＵと、 データを格納するためのメモリと、 前記ＣＰＵに発振信号を供給すると共に正常な動作を行
うための電源電圧のしきい値として前記ＣＰＵの第１の
しきい値より高い第２のしきい値が設定された発振回路
と、 前記ＣＰＵから出力された信号に基づいて所定の処理を
行う応用回路と、 前記ＣＰＵ、メモリ、発振回路及び応用回路に電源電圧
を供給するための電池とを備えたことを特徴とするマイ
クロコンピュータ応用機器。 - 【請求項４】 端末機との間でデータの授受を行うＩＣ
カードであって、正常な動作を行うための電源電圧の第
１のしきい値が設定されたＣＰＵと、 データを格納するためのメモリと、 前記ＣＰＵに発振信号を供給すると共に正常な動作を行
うための電源電圧のしきい値として前記ＣＰＵの第１の
しきい値より高い第２のしきい値が設定された発振回路
と、 各回路に電源電圧を供給するための電池と、 端末機から供給される電圧が所定値より大きいときには
その電圧を前記ＣＰＵ、メモリ及び発振回路に供給する
と共に所定値以下あるいは端末機から電圧が供給されな
いときには前記電池から前記ＣＰＵ、メモリ及び発振回
路に電源電圧を供給させる電源制御回路とを備えたこと
を特徴とするＩＣカード。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5335620A JPH07200525A (ja) | 1993-12-28 | 1993-12-28 | マイクロコンピュータ、マイクロコンピュータ応用機器及びｉｃカード |
| US08/361,600 US5644702A (en) | 1993-12-28 | 1994-12-22 | Microcomputer, microcomputer containing apparatus, and IC card |
| EP94120760A EP0661618A2 (en) | 1993-12-28 | 1994-12-27 | Control circuit for microcomputer, microcomputer-applied apparatus and IC card |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5335620A JPH07200525A (ja) | 1993-12-28 | 1993-12-28 | マイクロコンピュータ、マイクロコンピュータ応用機器及びｉｃカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07200525A true JPH07200525A (ja) | 1995-08-04 |
Family
ID=18290629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5335620A Pending JPH07200525A (ja) | 1993-12-28 | 1993-12-28 | マイクロコンピュータ、マイクロコンピュータ応用機器及びｉｃカード |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5644702A (ja) |
| EP (1) | EP0661618A2 (ja) |
| JP (1) | JPH07200525A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3633092B2 (ja) * | 1996-03-18 | 2005-03-30 | 日産自動車株式会社 | マイコン故障監視装置 |
| FR2803674B1 (fr) * | 2000-01-12 | 2002-04-19 | Schlumberger Systems & Service | Puce electronique pour objet portatif |
| JP2003234947A (ja) * | 2002-02-08 | 2003-08-22 | Canon Inc | 制御装置、電子機器及びカメラ |
| JP2007503642A (ja) * | 2003-08-27 | 2007-02-22 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | マイクロコントローラを支持し監視する回路装置及び方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5007014A (en) * | 1984-01-11 | 1991-04-09 | Sharp Kabushiki Kaisha | Reset circuit for electronic apparatus |
| US4766567A (en) * | 1984-04-19 | 1988-08-23 | Ltd. Nippondenso Co. | One-chip data processing device including low voltage detector |
| EP0410030A1 (en) * | 1989-07-25 | 1991-01-30 | Unisia Jecs Corporation | Method and apparatus for preventing failure of a CPU |
| US5151854A (en) * | 1990-07-20 | 1992-09-29 | Honeywell Inc. | Integrated low voltage detect and watchdog circuit |
| US5283792A (en) * | 1990-10-19 | 1994-02-01 | Benchmarq Microelectronics, Inc. | Power up/power down controller and power fail detector for processor |
| DE69227139T2 (de) * | 1991-03-08 | 1999-02-18 | Fujitsu Ltd., Kawasaki, Kanagawa | Batteriebetriebene Einheit |
| JP2788680B2 (ja) * | 1991-06-10 | 1998-08-20 | キヤノン株式会社 | 電子機器及びそのデータ入出力制御方法 |
| JP2758742B2 (ja) * | 1991-07-19 | 1998-05-28 | 日本電気株式会社 | 誤動作検出方式 |
| JPH05282079A (ja) * | 1992-04-01 | 1993-10-29 | Nec Corp | 瞬断処理方法 |
-
1993
- 1993-12-28 JP JP5335620A patent/JPH07200525A/ja active Pending
-
1994
- 1994-12-22 US US08/361,600 patent/US5644702A/en not_active Expired - Fee Related
- 1994-12-27 EP EP94120760A patent/EP0661618A2/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0661618A2 (en) | 1995-07-05 |
| US5644702A (en) | 1997-07-01 |
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