JPH07200869A - アルファブレンディング演算装置 - Google Patents
アルファブレンディング演算装置Info
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- JPH07200869A JPH07200869A JP5334354A JP33435493A JPH07200869A JP H07200869 A JPH07200869 A JP H07200869A JP 5334354 A JP5334354 A JP 5334354A JP 33435493 A JP33435493 A JP 33435493A JP H07200869 A JPH07200869 A JP H07200869A
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- multiplication
- division
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Abstract
(57)【要約】
【目的】より簡単な論理回路を用いてアルファブレンデ
ィング演算を高速に行い、物体の描画速度を向上させ
る。 【構成】乗算と除算を同時に行うために、ビットシフト
操作と出力制御操作を行う装置で構成された乗除算装置
１２，１３を設け、カレントカラーデータと２５５から
アルファ値を減算した値との２つの入力データの乗算お
よび２５５での除算を同時に乗除算装置１２で行い、ソ
ースカラーデータとアルファ値との２つの入力データの
乗算および２５５での除算を同時に乗除算装置１３で行
い、これらの出力を加算することによりアルファブレン
ディング演算を実行する。
ィング演算を高速に行い、物体の描画速度を向上させ
る。 【構成】乗算と除算を同時に行うために、ビットシフト
操作と出力制御操作を行う装置で構成された乗除算装置
１２，１３を設け、カレントカラーデータと２５５から
アルファ値を減算した値との２つの入力データの乗算お
よび２５５での除算を同時に乗除算装置１２で行い、ソ
ースカラーデータとアルファ値との２つの入力データの
乗算および２５５での除算を同時に乗除算装置１３で行
い、これらの出力を加算することによりアルファブレン
ディング演算を実行する。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はグラフィックス処理にお
ける透明物体を表現するための手法であるアルファブレ
ンディング演算の高速化に関するものである。
ける透明物体を表現するための手法であるアルファブレ
ンディング演算の高速化に関するものである。
【０００２】
【従来の技術】２次元表示装置上で３次元描画を行う場
合に、描画する物体を３次元の物体として表現するため
に様々な手法が用いられる。その中で、透明な物体を描
画するための手法があり、アルファブレンディングと呼
ばれている。
合に、描画する物体を３次元の物体として表現するため
に様々な手法が用いられる。その中で、透明な物体を描
画するための手法があり、アルファブレンディングと呼
ばれている。
【０００３】アルファブレンディングは、アルファ値と
呼ばれる物体の透明度を表す値を用いて透明な物体を表
現する手法である。各画素において、現在すでに描画さ
れているある画素の色（カレントカラー）と新しく描画
する透明物体の同一画素での色（ソースカラー）とアル
ファ値αを用いて演算式（１） （ニューカラー）＝α×（ソースカラー）＋（１−α）×（カレントカラー） ０≦α≦１ （１） にしたがって演算し、結果（ニューカラー）を描画する
ものである。
呼ばれる物体の透明度を表す値を用いて透明な物体を表
現する手法である。各画素において、現在すでに描画さ
れているある画素の色（カレントカラー）と新しく描画
する透明物体の同一画素での色（ソースカラー）とアル
ファ値αを用いて演算式（１） （ニューカラー）＝α×（ソースカラー）＋（１−α）×（カレントカラー） ０≦α≦１ （１） にしたがって演算し、結果（ニューカラー）を描画する
ものである。
【０００４】演算式（１）のように、アルファ値に従い
カレントカラーとソースカラーの割合を決定し、その割
合に応じてカレントカラーとソースカラーを混合し、ニ
ューカラーとする。色を混合することにより透明な物体
の後ろにある物体が透けてみえる様子を表現することが
できる。特に、アルファ値が０のときは新しく描画する
物体は完全に透明で、ソースカラーが全く影響を及ぼさ
ないため、ニューカラーはカレントカラーとなる。ま
た、アルファ値が１のときは新しく描画する物体は完全
に不透明であり、カレントカラーはソースカラーと置き
換えられるため、ニューカラーはソースカラーとなる。
カレントカラーとソースカラーの割合を決定し、その割
合に応じてカレントカラーとソースカラーを混合し、ニ
ューカラーとする。色を混合することにより透明な物体
の後ろにある物体が透けてみえる様子を表現することが
できる。特に、アルファ値が０のときは新しく描画する
物体は完全に透明で、ソースカラーが全く影響を及ぼさ
ないため、ニューカラーはカレントカラーとなる。ま
た、アルファ値が１のときは新しく描画する物体は完全
に不透明であり、カレントカラーはソースカラーと置き
換えられるため、ニューカラーはソースカラーとなる。
【０００５】ニューカラー、ソースカラー、カレントカ
ラーはそれぞれＲＧＢ（赤緑青）３色（それぞれの色が
０〜２５５の２５６段階の濃淡レベルを持っている）か
ら構成されており、それぞれの色において演算式（１）
の演算を行う。
ラーはそれぞれＲＧＢ（赤緑青）３色（それぞれの色が
０〜２５５の２５６段階の濃淡レベルを持っている）か
ら構成されており、それぞれの色において演算式（１）
の演算を行う。
【０００６】この演算式（１）により、物体の前に透明
な物体を置いた場合に、前に置いた物体が完全に透明な
物体であれば後ろの物体の色が見え、前に置いた物体が
完全に透明ではなく色を持っていれば後ろの物体の色と
前の物体の色が重なって見える状態を表現できる。
な物体を置いた場合に、前に置いた物体が完全に透明な
物体であれば後ろの物体の色が見え、前に置いた物体が
完全に透明ではなく色を持っていれば後ろの物体の色と
前の物体の色が重なって見える状態を表現できる。
【０００７】
【発明が解決しようとする課題】しかしながら従来のア
ルファブレンディング演算装置では実際に演算を行う必
要があったため、乗算や除算などの演算に多大な時間を
要する演算を行わなければならず、アルファブレンディ
ング演算の高速化を図ることは困難であった。
ルファブレンディング演算装置では実際に演算を行う必
要があったため、乗算や除算などの演算に多大な時間を
要する演算を行わなければならず、アルファブレンディ
ング演算の高速化を図ることは困難であった。
【０００８】本発明は上記従来の問題点を解決するもの
で、簡単な論理回路を用いて乗算と除算を同時に行なう
ことによって高速にアルファブレンディングの演算を行
うことが可能なアルファブレンディング装置を提供する
ことを目的とする。
で、簡単な論理回路を用いて乗算と除算を同時に行なう
ことによって高速にアルファブレンディングの演算を行
うことが可能なアルファブレンディング装置を提供する
ことを目的とする。
【０００９】
【課題を解決するための手段】この目的を達成するため
に本発明のアルファブレンディング演算装置は、たとえ
ばアルファ値を８ビット、つまり物体を０から２５５ま
での２５６段階の透明度で表現し、２つの入力に対する
乗算と除算を論理回路によって同時に行う乗除算装置を
備え、この乗除算装置をそれに入力される２つのデータ
のうちの一方のデータを１〜７ビット右シフトし、シフ
トによるボロービットのうちの最上位ビットとシフトさ
れたデータとを加算し、この加算されたデータの出力を
制御することにより実現し、第１の乗除算装置では、カ
レントカラーデータと２５５からアルファ値を減算した
値との２つの入力データの乗算および２５５での除算を
同時に行い、第２の乗除算装置では、ソースカラーデー
タとアルファ値との２つの入力データの乗算および２５
５での除算を同時に行い、これら第１の乗除算装置の出
力と第２の乗除算装置の出力を加算するように構成した
ものである。
に本発明のアルファブレンディング演算装置は、たとえ
ばアルファ値を８ビット、つまり物体を０から２５５ま
での２５６段階の透明度で表現し、２つの入力に対する
乗算と除算を論理回路によって同時に行う乗除算装置を
備え、この乗除算装置をそれに入力される２つのデータ
のうちの一方のデータを１〜７ビット右シフトし、シフ
トによるボロービットのうちの最上位ビットとシフトさ
れたデータとを加算し、この加算されたデータの出力を
制御することにより実現し、第１の乗除算装置では、カ
レントカラーデータと２５５からアルファ値を減算した
値との２つの入力データの乗算および２５５での除算を
同時に行い、第２の乗除算装置では、ソースカラーデー
タとアルファ値との２つの入力データの乗算および２５
５での除算を同時に行い、これら第１の乗除算装置の出
力と第２の乗除算装置の出力を加算するように構成した
ものである。
【００１０】
【作用】上記構成により、乗算と除算を論理回路によっ
て同時に行うことが可能となり、従来のように、乗算や
除算などの演算に多大な時間をかける必要はなくなり、
高速にアルファブレンディング演算を行うことが可能と
なる。
て同時に行うことが可能となり、従来のように、乗算や
除算などの演算に多大な時間をかける必要はなくなり、
高速にアルファブレンディング演算を行うことが可能と
なる。
【００１１】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。図１は本発明の一実施例におけるア
ルファブレンディング演算装置のブロック図である。図
１において、カレントカラーデータ、ソースカラーデー
タ、アルファ値、数値２５５、ニューカラーデータは全
て８ビットで表されており、１１は２５５とアルファ値
の２つの入力データを減算する減算装置、１２，１３は
カレントカラーデータと減算装置１１出力およびソース
カラーデータと２５５のそれぞれの２つの入力データの
乗算と２５５での除算を同時に行う乗除算装置、１４は
乗除算装置１２，１３の出力の２つの入力を加算する加
算装置である。
しながら説明する。図１は本発明の一実施例におけるア
ルファブレンディング演算装置のブロック図である。図
１において、カレントカラーデータ、ソースカラーデー
タ、アルファ値、数値２５５、ニューカラーデータは全
て８ビットで表されており、１１は２５５とアルファ値
の２つの入力データを減算する減算装置、１２，１３は
カレントカラーデータと減算装置１１出力およびソース
カラーデータと２５５のそれぞれの２つの入力データの
乗算と２５５での除算を同時に行う乗除算装置、１４は
乗除算装置１２，１３の出力の２つの入力を加算する加
算装置である。
【００１２】図２は乗除算装置１２および１３のブロッ
ク図である。２１は入力Ａの８ビットを入力とし、入力
Ｂの最上位ビット（７ビット目）を出力イネーブル信号
の入力とし、出力ｙを８ビットで出力する。出力イネー
ブル付き１ビットシフタ、２２は入力Ａの上位７ビット
をデータの入力とし、入力Ｂの６ビット目を出力イネー
ブル信号の入力とし、出力ｙを７ビットで出力する出力
イネーブル付き２ビットシフタ、２３は入力Ａの上位６
ビットをデータの入力とし、入力Ｂの５ビット目を出力
イネーブル信号の入力とし、出力ｙを６ビットで出力す
る出力イネーブル付き３ビットシフタ、２４は入力Ａの
上位５ビットをデータの入力とし、入力Ｂの４ビット目
を出力イネーブル信号の入力とし、出力ｙを５ビットで
出力する出力イネーブル付き４ビットシフタ、２５は入
力Ａの上位４ビットをデータの入力とし、入力Ｂの３ビ
ット目を出力イネーブル信号の入力とし、出力ｙを４ビ
ットで出力する出力イネーブル付き５ビットシフタ、２
６は入力Ａの上位３ビットをデータの入力とし、入力Ｂ
の２ビット目を出力イネーブル信号の入力とし、出力ｙ
を３ビットで出力する出力イネーブル付き６ビットシフ
タ、２７は入力Ａの上位２ビットをデータの入力とし、
入力Ｂの１ビット目を出力イネーブル信号の入力とし、
出力ｙを２ビットで出力する出力イネーブル付き７ビッ
トシフタ、２８は入力Ａの最上位ビットと入力Ｂの最下
位ビット（０ビット目）を入力とするＡＮＤゲート、２
９は出力イネーブル付き１ビットシフタ２１から出力イ
ネーブル付き７ビットシフタ２７までとＡＮＤゲート２
８の出力全てを入力とし、全ての入力を加算する加算装
置である。
ク図である。２１は入力Ａの８ビットを入力とし、入力
Ｂの最上位ビット（７ビット目）を出力イネーブル信号
の入力とし、出力ｙを８ビットで出力する。出力イネー
ブル付き１ビットシフタ、２２は入力Ａの上位７ビット
をデータの入力とし、入力Ｂの６ビット目を出力イネー
ブル信号の入力とし、出力ｙを７ビットで出力する出力
イネーブル付き２ビットシフタ、２３は入力Ａの上位６
ビットをデータの入力とし、入力Ｂの５ビット目を出力
イネーブル信号の入力とし、出力ｙを６ビットで出力す
る出力イネーブル付き３ビットシフタ、２４は入力Ａの
上位５ビットをデータの入力とし、入力Ｂの４ビット目
を出力イネーブル信号の入力とし、出力ｙを５ビットで
出力する出力イネーブル付き４ビットシフタ、２５は入
力Ａの上位４ビットをデータの入力とし、入力Ｂの３ビ
ット目を出力イネーブル信号の入力とし、出力ｙを４ビ
ットで出力する出力イネーブル付き５ビットシフタ、２
６は入力Ａの上位３ビットをデータの入力とし、入力Ｂ
の２ビット目を出力イネーブル信号の入力とし、出力ｙ
を３ビットで出力する出力イネーブル付き６ビットシフ
タ、２７は入力Ａの上位２ビットをデータの入力とし、
入力Ｂの１ビット目を出力イネーブル信号の入力とし、
出力ｙを２ビットで出力する出力イネーブル付き７ビッ
トシフタ、２８は入力Ａの最上位ビットと入力Ｂの最下
位ビット（０ビット目）を入力とするＡＮＤゲート、２
９は出力イネーブル付き１ビットシフタ２１から出力イ
ネーブル付き７ビットシフタ２７までとＡＮＤゲート２
８の出力全てを入力とし、全ての入力を加算する加算装
置である。
【００１３】図３は出力イネーブル付きビットシフタの
一例として出力イネーブル付き３ビットシフタ２３の内
部構成を示したブロック図である。３１は入力Ａの最上
位ビットと入力ＥのＡＮＤを求めるＡＮＤゲート、３２
は入力Ａの６ビット目と入力ＥのＡＮＤを求めるＡＮＤ
ゲート、３３は入力Ａの５ビット目と入力ＥのＡＮＤを
求めるＡＮＤゲート、３４は入力Ａの４ビット目と入力
ＥのＡＮＤを求めるＡＮＤゲート、３５は入力Ａの３ビ
ット目と入力ＥのＡＮＤを求めるＡＮＤゲート、３６は
入力Ａの２ビット目と入力ＥのＡＮＤを求めるＡＮＤゲ
ート、３７はＡＮＤゲート３１から３５までの出力を５
ビットの入力とし、ＡＮＤゲート３６の出力を１ビット
の入力として加算する加算装置である。
一例として出力イネーブル付き３ビットシフタ２３の内
部構成を示したブロック図である。３１は入力Ａの最上
位ビットと入力ＥのＡＮＤを求めるＡＮＤゲート、３２
は入力Ａの６ビット目と入力ＥのＡＮＤを求めるＡＮＤ
ゲート、３３は入力Ａの５ビット目と入力ＥのＡＮＤを
求めるＡＮＤゲート、３４は入力Ａの４ビット目と入力
ＥのＡＮＤを求めるＡＮＤゲート、３５は入力Ａの３ビ
ット目と入力ＥのＡＮＤを求めるＡＮＤゲート、３６は
入力Ａの２ビット目と入力ＥのＡＮＤを求めるＡＮＤゲ
ート、３７はＡＮＤゲート３１から３５までの出力を５
ビットの入力とし、ＡＮＤゲート３６の出力を１ビット
の入力として加算する加算装置である。
【００１４】以上のように構成されたアルファブレンデ
ィング演算装置による動作を以下に説明する。図１にお
いて、減算装置１１では数値２５５とアルファ値との２
つの入力を得て、 ２５５−（アルファ値） （２） の演算結果を出力する。乗除算装置１２はカレントカラ
ーデータと減算装置１１の演算（２）の結果との２つの
入力を用いて （カレントカラーデータ）×（減算装置１１の演算結果）／２５５ （３） の演算を行い結果を出力する。
ィング演算装置による動作を以下に説明する。図１にお
いて、減算装置１１では数値２５５とアルファ値との２
つの入力を得て、 ２５５−（アルファ値） （２） の演算結果を出力する。乗除算装置１２はカレントカラ
ーデータと減算装置１１の演算（２）の結果との２つの
入力を用いて （カレントカラーデータ）×（減算装置１１の演算結果）／２５５ （３） の演算を行い結果を出力する。
【００１５】図２において、乗除算装置１２の入力Ａを
カレントカラーデータ、入力Ｂを減算装置１１における
演算（２）の結果とする。カレントカラーデータが出力
イネーブル付き１ビットシフタ２１から出力イネーブル
付き７ビットシフタ２７までと、さらにＡＮＤゲート２
８に入力される。さらに、演算（２）の結果の各ビット
を上位ビットから順に１ビットずつ、出力イネーブル付
き１ビットシフタ２１から出力イネーブル付き７ビット
シフタ２７までの各シフタに入力し、最下位ビットをＡ
ＮＤゲート２８に入力する。これらの１ビット入力が各
出力イネーブル付き１ビットシフタ２１から出力イネー
ブル付き７ビットシフタ２７の出力イネーブル信号とな
り、出力イネーブル信号の値が１である出力イネーブル
付きビットシフタが結果を出力し、出力イネーブル信号
の値が０である出力イネーブル付きビットシフタが０を
出力する。出力イネーブル付き１ビットシフタ２１から
出力イネーブル付き７ビットシフタ２７までと、ＡＮＤ
ゲート２８の出力を加算装置２９において加算すること
によって乗除算装置１２の出力として、演算（３）の結
果を得ることができる。
カレントカラーデータ、入力Ｂを減算装置１１における
演算（２）の結果とする。カレントカラーデータが出力
イネーブル付き１ビットシフタ２１から出力イネーブル
付き７ビットシフタ２７までと、さらにＡＮＤゲート２
８に入力される。さらに、演算（２）の結果の各ビット
を上位ビットから順に１ビットずつ、出力イネーブル付
き１ビットシフタ２１から出力イネーブル付き７ビット
シフタ２７までの各シフタに入力し、最下位ビットをＡ
ＮＤゲート２８に入力する。これらの１ビット入力が各
出力イネーブル付き１ビットシフタ２１から出力イネー
ブル付き７ビットシフタ２７の出力イネーブル信号とな
り、出力イネーブル信号の値が１である出力イネーブル
付きビットシフタが結果を出力し、出力イネーブル信号
の値が０である出力イネーブル付きビットシフタが０を
出力する。出力イネーブル付き１ビットシフタ２１から
出力イネーブル付き７ビットシフタ２７までと、ＡＮＤ
ゲート２８の出力を加算装置２９において加算すること
によって乗除算装置１２の出力として、演算（３）の結
果を得ることができる。
【００１６】乗除算装置における出力制御装置としての
出力イネーブル付きビットシフタの動作例として図３の
出力イネーブル付き３ビットシフタ２３を用いて説明す
る。図３に示すように、出力イネーブル付き３ビットシ
フタ２３では、カレントカラーデータの上位６ビットと
演算（２）の結果の５ビット目の２つの入力を得る。カ
レントカラーデータの上位５ビットの各ビットと演算
（２）の結果の５ビット目とのＡＮＤをＡＮＤゲート３
１から３５で求める。これによって、演算（２）の結果
の５ビット目が１であればＡＮＤゲートからはカレント
カラーデータが出力され、演算（２）の結果の５ビット
目が０であればＡＮＤゲートからの出力は０となる。カ
レントカラーデータの上位５ビットはＡＮＤゲート３１
から３５通過後は下位５ビットとして取りあつかわれる
ので、３ビットのビットシフトが行なわれたことにな
る。このＡＮＤゲート３１から３５を通過後の５ビット
データと、シフトされたことによってボロービットとな
ったビットのうちで最上位のビット、この場合はカレン
トカラーデータの２ビット目、とを加算装置３７で加算
して出力イネーブル付き３ビットシフタの出力とする。
この図２、図３の操作の概念図を図４に示す。
出力イネーブル付きビットシフタの動作例として図３の
出力イネーブル付き３ビットシフタ２３を用いて説明す
る。図３に示すように、出力イネーブル付き３ビットシ
フタ２３では、カレントカラーデータの上位６ビットと
演算（２）の結果の５ビット目の２つの入力を得る。カ
レントカラーデータの上位５ビットの各ビットと演算
（２）の結果の５ビット目とのＡＮＤをＡＮＤゲート３
１から３５で求める。これによって、演算（２）の結果
の５ビット目が１であればＡＮＤゲートからはカレント
カラーデータが出力され、演算（２）の結果の５ビット
目が０であればＡＮＤゲートからの出力は０となる。カ
レントカラーデータの上位５ビットはＡＮＤゲート３１
から３５通過後は下位５ビットとして取りあつかわれる
ので、３ビットのビットシフトが行なわれたことにな
る。このＡＮＤゲート３１から３５を通過後の５ビット
データと、シフトされたことによってボロービットとな
ったビットのうちで最上位のビット、この場合はカレン
トカラーデータの２ビット目、とを加算装置３７で加算
して出力イネーブル付き３ビットシフタの出力とする。
この図２、図３の操作の概念図を図４に示す。
【００１７】図４では８ビットの第一の入力Ａ（a7a6a5
a4a3a2a1a0:a7,a6, … ,a0は各ビットを示す）と第二の
入力Ｂ（b7b6b5b4b3b2b1b0）との乗算を求めるときの様
子を筆算の要領で表したものである。ここで、Ｃ（c7c6
c5c4c3c2c1c0）はＡ×b0の演算結果、Ｄ（d7d6d5d4d3d2
d1d0）はＡ×b1の演算結果、Ｅ（e7e6e5e4e3e2e1e0）は
Ａ×b2の演算結果、Ｆ（f7f6f5f4f3f2f1f0）はＡ×b3の
演算結果、Ｇ（g7g6g5g4g3g2g1g0）はＡ×b4の演算結
果、Ｈ（h7h6h5h4h3h2h1h0）はＡ×b5の演算結果、Ｊ
（j7j6j5j4j3j2j1j0）はＡ×b6の演算結果、Ｋ（k7k6k5
k4k3k2k1k0）はＡ×b7の演算結果を表している。Ｂのビ
ットが０である部分は掛け合わせの結果は０となる。Ａ
×Ｂの結果は図４に示すように、ＣからＫを１ビットず
つシフトさせて全てを加算すればよいが、ここでは、Ｃ
からＫを加算したと仮定したときの下位８ビットの部分
を少数部分と考えそれ以上のビットを整数部分と考え
る。ここでは、整数部分のみを加算し、演算の負担を減
少させる。この操作は図３における、ＡＮＤゲート３１
から３５の出力を加算装置３７に入力することにより実
現される。整数部分のみを加算しただけでは、正しい演
算結果を得られないので、ＣからＫの各演算結果におい
て少数部分の最上位ビットが１であれば、少数部分を切
り上げて、少数部分の最上位ビットが０であれば少数部
分を切り捨てる操作を行う。この操作は図３におけるＡ
ＮＤゲート３６の出力を加算装置３７に入力することに
より実現される。
a4a3a2a1a0:a7,a6, … ,a0は各ビットを示す）と第二の
入力Ｂ（b7b6b5b4b3b2b1b0）との乗算を求めるときの様
子を筆算の要領で表したものである。ここで、Ｃ（c7c6
c5c4c3c2c1c0）はＡ×b0の演算結果、Ｄ（d7d6d5d4d3d2
d1d0）はＡ×b1の演算結果、Ｅ（e7e6e5e4e3e2e1e0）は
Ａ×b2の演算結果、Ｆ（f7f6f5f4f3f2f1f0）はＡ×b3の
演算結果、Ｇ（g7g6g5g4g3g2g1g0）はＡ×b4の演算結
果、Ｈ（h7h6h5h4h3h2h1h0）はＡ×b5の演算結果、Ｊ
（j7j6j5j4j3j2j1j0）はＡ×b6の演算結果、Ｋ（k7k6k5
k4k3k2k1k0）はＡ×b7の演算結果を表している。Ｂのビ
ットが０である部分は掛け合わせの結果は０となる。Ａ
×Ｂの結果は図４に示すように、ＣからＫを１ビットず
つシフトさせて全てを加算すればよいが、ここでは、Ｃ
からＫを加算したと仮定したときの下位８ビットの部分
を少数部分と考えそれ以上のビットを整数部分と考え
る。ここでは、整数部分のみを加算し、演算の負担を減
少させる。この操作は図３における、ＡＮＤゲート３１
から３５の出力を加算装置３７に入力することにより実
現される。整数部分のみを加算しただけでは、正しい演
算結果を得られないので、ＣからＫの各演算結果におい
て少数部分の最上位ビットが１であれば、少数部分を切
り上げて、少数部分の最上位ビットが０であれば少数部
分を切り捨てる操作を行う。この操作は図３におけるＡ
ＮＤゲート３６の出力を加算装置３７に入力することに
より実現される。
【００１８】同様にして、Ｋについては出力イネーブル
付き１ビットシフタ２１で、Ｊについては出力イネーブ
ル付き２ビットシフタ２２で、Ｇについては出力イネー
ブル付き４ビットシフタ２４で、Ｆについては出力イネ
ーブル付き５ビットシフタ２５で、Ｅについては出力イ
ネーブル付き６ビットシフタ２６で、Ｄについては出力
イネーブル付き７ビットシフタ２７で、ＣについてはＡ
ＮＤゲート２８で実現される。出力イネーブル付き１ビ
ットシフタ２１から出力イネーブル付き７ビットシフタ
２７がこのような操作を行い、これらの結果を加算装置
２９に入力することにより乗除算装置１２の出力として
演算（３）の結果、０〜２５５までの整数値を得ること
ができる。
付き１ビットシフタ２１で、Ｊについては出力イネーブ
ル付き２ビットシフタ２２で、Ｇについては出力イネー
ブル付き４ビットシフタ２４で、Ｆについては出力イネ
ーブル付き５ビットシフタ２５で、Ｅについては出力イ
ネーブル付き６ビットシフタ２６で、Ｄについては出力
イネーブル付き７ビットシフタ２７で、ＣについてはＡ
ＮＤゲート２８で実現される。出力イネーブル付き１ビ
ットシフタ２１から出力イネーブル付き７ビットシフタ
２７がこのような操作を行い、これらの結果を加算装置
２９に入力することにより乗除算装置１２の出力として
演算（３）の結果、０〜２５５までの整数値を得ること
ができる。
【００１９】乗除算装置１３はソースカラーデータとア
ルファ値との２つの入力を用いて （ソースカラーデータ）×（アルファ値）／２５５ （４） の演算を行い結果を出力する。
ルファ値との２つの入力を用いて （ソースカラーデータ）×（アルファ値）／２５５ （４） の演算を行い結果を出力する。
【００２０】図２において、乗除算装置１３の入力Ａを
ソースカラーデータ、入力Ｂをアルファ値とし、乗除算
装置１２と同様の動作を行い、出力として演算（４）の
結果を得ることができる。
ソースカラーデータ、入力Ｂをアルファ値とし、乗除算
装置１２と同様の動作を行い、出力として演算（４）の
結果を得ることができる。
【００２１】その後、加算装置１４に乗除算装置１２の
演算（３）の結果と乗除算装置１３の演算（４）の結果
を入力することによってアルファブレンディング演算結
果 （ニューカラー）＝（ソースカラー）×α／２５５＋（カシントカラー） ×（２５５−α）／２５５ （５） を得ることができる。
演算（３）の結果と乗除算装置１３の演算（４）の結果
を入力することによってアルファブレンディング演算結
果 （ニューカラー）＝（ソースカラー）×α／２５５＋（カシントカラー） ×（２５５−α）／２５５ （５） を得ることができる。
【００２２】
【発明の効果】以上のように本発明によれば、出力イネ
ーブル付きビットシフタとボロービットのうちの最上位
ビットを加算する装置を設けることにより、乗除算を同
時に行うことができ、必要とする整数値０から２５５を
容易に高速に得ることを実現できるものである。
ーブル付きビットシフタとボロービットのうちの最上位
ビットを加算する装置を設けることにより、乗除算を同
時に行うことができ、必要とする整数値０から２５５を
容易に高速に得ることを実現できるものである。
【図１】本発明の一実施例のアルファブレンディング演
算装置を示す構成図
算装置を示す構成図
【図２】本発明の一実施例のアルファブレンディング演
算装置において乗算と除算を同時に行う装置の構成図
算装置において乗算と除算を同時に行う装置の構成図
【図３】本発明の一実施例のアルファブレンディング装
置の乗算と除算を同時に行う装置においてビットのシフ
ト操作とボロービットのうちで最上位ビットとを加算す
る出力制御を行う装置構成図
置の乗算と除算を同時に行う装置においてビットのシフ
ト操作とボロービットのうちで最上位ビットとを加算す
る出力制御を行う装置構成図
【図４】アルファブレンディング演算の様子を示す図
【符号の説明】 １１ ２５５からアルファ値を減算する減算装置 １２ カレントカラーデータと減算装置１１の出力と
を入力とする乗除算装置 １３ ソースカラーデータとアルファ値を入力とする
乗除算装置 １４ 乗除算装置１２の出力と乗除算装置１３の出力
とを加算する加算装置 ２１ 出力イネーブル付き１ビットシフタ ２２ 出力イネーブル付き２ビットシフタ ２３ 出力イネーブル付き３ビットシフタ ２４ 出力イネーブル付き４ビットシフタ ２５ 出力イネーブル付き５ビットシフタ ２６ 出力イネーブル付き６ビットシフタ ２７ 出力イネーブル付き７ビットシフタ ２８ 入力Ａの最上位ビットと入力Ｂの最下位ビット
とのＡＮＤを求めるＡＮＤゲート ２９ 入力全てを加算する加算装置 ３１ 入力ａの最上位ビット（７ビット目）と入力ｅ
とのＡＮＤを求めるＡＮＤゲート ３２ 入力ａの６ビット目と入力ｅとのＡＮＤを求め
るＡＮＤゲート ３３ 入力ａの５ビット目と入力ｅとのＡＮＤを求め
るＡＮＤゲート ３４ 入力ａの４ビット目と入力ｅとのＡＮＤを求め
るＡＮＤゲート ３５ 入力ａの３ビット目と入力ｅとのＡＮＤを求め
るＡＮＤゲート ３６ 入力ａの２ビット目と入力ｅとのＡＮＤを求め
るＡＮＤゲート ３７ ５ビット入力と１ビット入力とを加算する加算
装置
を入力とする乗除算装置 １３ ソースカラーデータとアルファ値を入力とする
乗除算装置 １４ 乗除算装置１２の出力と乗除算装置１３の出力
とを加算する加算装置 ２１ 出力イネーブル付き１ビットシフタ ２２ 出力イネーブル付き２ビットシフタ ２３ 出力イネーブル付き３ビットシフタ ２４ 出力イネーブル付き４ビットシフタ ２５ 出力イネーブル付き５ビットシフタ ２６ 出力イネーブル付き６ビットシフタ ２７ 出力イネーブル付き７ビットシフタ ２８ 入力Ａの最上位ビットと入力Ｂの最下位ビット
とのＡＮＤを求めるＡＮＤゲート ２９ 入力全てを加算する加算装置 ３１ 入力ａの最上位ビット（７ビット目）と入力ｅ
とのＡＮＤを求めるＡＮＤゲート ３２ 入力ａの６ビット目と入力ｅとのＡＮＤを求め
るＡＮＤゲート ３３ 入力ａの５ビット目と入力ｅとのＡＮＤを求め
るＡＮＤゲート ３４ 入力ａの４ビット目と入力ｅとのＡＮＤを求め
るＡＮＤゲート ３５ 入力ａの３ビット目と入力ｅとのＡＮＤを求め
るＡＮＤゲート ３６ 入力ａの２ビット目と入力ｅとのＡＮＤを求め
るＡＮＤゲート ３７ ５ビット入力と１ビット入力とを加算する加算
装置
Claims (1)
- 【請求項１】 透明物体を描画するために、現在すでに
描画されているある画素の輝度情報と、これから描画す
る透明物体の同一画素での輝度情報と、前記透明物体の
同一画素での透明度とを用いて、ある画素での輝度情報
を求めるアルファブレンディング演算装置であって、前
記透明度の最大値と透明度の２つの入力データを減算す
る減算装置と、前記現在すでに描画されているある画素
の輝度情報と前記減算装置出力の２つ入力データの乗算
および透明度の最大値での除算を同時に行う第１の乗除
算装置と、前記透明物体の同一画素での輝度情報と前記
透明度の２つの入力データの乗算および透明度の最大値
での除算を同時に行う第２の乗除算装置と、前記第１の
乗除算装置の出力と第２の乗除算装置の出力を加算する
加算装置とを備えたことを特徴とするアルファブレンデ
ィング演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5334354A JPH07200869A (ja) | 1993-12-28 | 1993-12-28 | アルファブレンディング演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5334354A JPH07200869A (ja) | 1993-12-28 | 1993-12-28 | アルファブレンディング演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07200869A true JPH07200869A (ja) | 1995-08-04 |
Family
ID=18276437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5334354A Pending JPH07200869A (ja) | 1993-12-28 | 1993-12-28 | アルファブレンディング演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07200869A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007219714A (ja) * | 2006-02-15 | 2007-08-30 | Dainippon Printing Co Ltd | 線形補間演算器およびその設計方法 |
| JP2007226422A (ja) * | 2006-02-22 | 2007-09-06 | Dainippon Printing Co Ltd | 線形補間演算器およびその設計方法 |
| JP2008124949A (ja) * | 2006-11-15 | 2008-05-29 | Fuji Xerox Co Ltd | 画像処理装置及びプログラム |
| US7840623B2 (en) | 2005-09-26 | 2010-11-23 | Dai Nippon Printing Co., Ltd. | Interpolator and designing method thereof |
| KR101065159B1 (ko) * | 2003-01-31 | 2011-09-15 | 르네사스 일렉트로닉스 가부시키가이샤 | 표시구동 제어장치 및 표시장치를 구비한 전자기기 |
-
1993
- 1993-12-28 JP JP5334354A patent/JPH07200869A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101065159B1 (ko) * | 2003-01-31 | 2011-09-15 | 르네사스 일렉트로닉스 가부시키가이샤 | 표시구동 제어장치 및 표시장치를 구비한 전자기기 |
| US7840623B2 (en) | 2005-09-26 | 2010-11-23 | Dai Nippon Printing Co., Ltd. | Interpolator and designing method thereof |
| US8265427B2 (en) | 2005-09-26 | 2012-09-11 | Dai Nippon Printing Co., Ltd. | Interpolator and designing method thereof |
| JP2007219714A (ja) * | 2006-02-15 | 2007-08-30 | Dainippon Printing Co Ltd | 線形補間演算器およびその設計方法 |
| JP2007226422A (ja) * | 2006-02-22 | 2007-09-06 | Dainippon Printing Co Ltd | 線形補間演算器およびその設計方法 |
| JP2008124949A (ja) * | 2006-11-15 | 2008-05-29 | Fuji Xerox Co Ltd | 画像処理装置及びプログラム |
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