JPH0720101B2

JPH0720101B2 - セル交換装置

Info

Publication number: JPH0720101B2
Application number: JP29473388A
Authority: JP
Inventors: 芳勝植竹; 達也正木
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1988-11-24
Filing date: 1988-11-24
Publication date: 1995-03-06
Anticipated expiration: 2010-03-06
Also published as: JPH02142240A

Description

【発明の詳細な説明】［産業上の利用分野］本発明はセル交換装置に関し、特に、いわゆるATM（Asy
nchronous Transfer Mode）交換装置におけるセルの競
合制御に関するものである。

［従来の技術］ ATMは、どのような速度の、どのような交換モードの通
信サービスも対応できるネットワークであり、音声や動
画のようにリアルタイムで連続転送させなければならな
いサービスも対象とする。そのため、交換装置内での転
送速度をできるだけ小さくする必要があり、そこで、ハ
ードウェアスイッチによってセル（パケット）交換を高
速に実行するようにしている（日経エレクトロニクス19
88 １−11（No.438）pp132−137参照）。

第２図は従来のATM交換装置の一構成例を示すものであ
る。なお、第２図は４入力×４出力の交換構成を示して
いる。

第２図において、このATM交換装置１は、４個のフォワ
ードハイウェイ3a〜3dから与えられるセルを蓄積するバ
ッファメモリ2a〜2dと、バッファメモリ2a〜2dからのセ
ルの送出を制御するセル送出制御回路４と、バッファメ
モリ2a〜2dから出力されたセルをその宛先に基づいて交
換してバックワードハイウェイ6a〜6dに出力する４入力
×４出力のスイッチ５とで構成されている。

バッファメモリ2a〜2dは、対応するフォワードハイウェ
イ3a〜3dからセルを入力して蓄積し、蓄積した順にセル
を送出するものである。しかしながら、複数のバッファ
メモリが同時に同一宛先のセルを送出しようとすること
があり、そのままスイッチ５に与えた場合には、スイッ
チ５が誤った交換動作する恐れがあるので、セルの競合
制御を行なう必要がある。セル送出制御回路４は、かか
る競合制御を行なうものである。バッファメモリ2a〜2d
は、セル送出の前に送出しようとするセルの宛先コード
をセル送出制御回路４に送出し、セル送出制御回路４は
各セルの宛先コードに基づいてセルを送出しても良いバ
ッファメモリを決定して決定したバッファメモリに対し
てセル送出権を出力し、このセル送出権が与えられたバ
ッファメモリだけが送出タイミングでセルをスイッチ５
に出力する。

セル送出制御回路４は、同一宛先のセルを送出しようと
する複数のバッファメモリの内、バッファメモリ番号の
一番若い（2a、2b、2c、2dの順に若いとする）バッファ
メモリのみにセル送出権を与え、同一宛先のセルを送出
しようとする残りのバッファメモリにセル送出権を与え
ずにセルをそのバッファメモリ内に残すようにセル送出
制御を行なう。

例えば、ある時点のセルの送出タイミングにおいて、第
３図に示すようにバッファメモリ2aに出力側から宛先
“0"のセルが４セル連続し、次に宛先“1"のセルが蓄積
され、バッファメモリ2bに出力側から宛先“0"のセルが
あり、その後宛先“1"のセルが４セル連続して蓄積さ
れ、バッファメモリ2cに出力側から宛先“2"のセルが５
セル連続して蓄積され、バッファメモリ2dに出力側から
宛先“3"のセルが５セル連続して蓄積されているとす
る。この場合、この時点から１回目のセル送出ではバッ
ファメモリ2a及び2bに同一宛先“0"のセルがあるので、
セル送出制御回路４が実行する上述の送出制御法に従
い、バッファメモリ2aのセルを優先させて送出させ、バ
ッファメモリ2bの宛先“0"のセルが送出されずにそのま
まバッファメモリ2bに残る。すなわち、この１回目の送
出では、バッファメモリ2a、2c及び2dのセルが送出され
る。

この送出後においても、バッファメモリ2aには出力側か
ら宛先“0"のセルが３セル連続して蓄積されているの
で、２回目、３回目、４回目も１回目と同様なセル送出
制御が実行され、バッファメモリ2a、2c及び2dのセルだ
けが送出され、バッファメモリ2bの最も出力側に蓄積さ
れている宛先“0"のセルが送出されずに残る。５回目の
セル送出では全てのバッファメモリ2a〜2dに同一宛先の
セルがなくなり、全てのバッファメモリ2a〜2dが送出動
作し、ここで初めてバッファメモリ2bの宛先“0"のセル
が送出されることになる。

第４図は、この従来例におけるセルCELのフォーマット
を示すものである。セルCELは、接続先である宛先コー
ドを有するヘッダHEA及び伝達情報をブロック単位に分
割したデータDATからなる。第５図は、宛先と、ヘッダH
EAに挿入されている宛先を規定する２ビットのSIU1及び
SIU0（これら２ビットを宛先コードと呼ぶ）の状態との
関係を示すものである。従って、セル送出制御回路４
は、各バッファメモリ2a〜2dが出力しようとするセルの
これら宛先コードの状態に基づいて制御を実行してい
る。

第６図は、スイッチ５の詳細構成を示すものである。ス
イッチ５は、バッファメモリ2a〜2dから出力されたセル
を入力し、セルのヘッダHEAに挿入されている宛先コー
ドSIU1及びSIU0によってセル単位に交換動作してバック
ワードハイウェイ6a〜6dに出力するものである。なお、
このスイッチ５が実行するスイッチング原理は上記文献
に開示されている。

スイッチ５は、入力されてきた複数のセルを宛先コード
の小さい順に並び換えるソータ5Sと、ソータ5Sによって
並び換えられた複数のセルをその宛先に従った送出先に
繋がるバックワードハイウェイ6a〜6dに出力するルータ
5Rとからなる。ソータ5Sは、２入力×２出力の単位スイ
ッチエレメント5a〜5fからなる。ルータ5Rは、２入力×
２出力の単位スイッチエレメント5g〜5jからなる。

ソータ5Sの第１段目に設けられた一方の単位スイッチエ
レメント5aは、バッファメモリ2a及び2bからのセルを入
力し、宛先コードの小さいセルを上側出力端子から単位
スイッチエレメント5cに出力し、宛先コードの大きいセ
ルを下側出力端子から単位スイッチエレメント5dに出力
する。第１段目に設けられた他方の単位スイッチエレメ
ント5bは、バッファメモリ2c及び2dからのセルを入力
し、宛先コードの大きいセルを上側出力端子から単位ス
イッチエレメント5cに出力し、宛先コードの小さいセル
を下側出力端子から単位スイッチエレメント5dに出力す
る。

第２段目の単位スイッチエレメント5c及び5dはそれぞ
れ、入力されたセルのうち宛先コードの小さいセルを第
３段目の上側に設けられた単位スイッチエレメント5eに
出力し、宛先コードの大きいセルを第３段目の下側に設
けられた単位スイッチエレメント5fに出力するものであ
る。第３段目の単位スイッチエレメント5e及び5fはそれ
ぞれ、入力されたセルのうち宛先コードの小さいセルを
上側出力端子からルータ5Rの第１段目の単位スイッチエ
レメント5gに出力し、宛先コードの大きいセルを下側出
力端子からルータ5Rの第１段目の単位スイッチエレメン
ト5hに出力するものである。

このようにしてソータ5Sの第３段目の単位スイッチエレ
メント5e及び5fの上側の出力線から順に宛先コードの小
さいセルが出力される。

なお、上述のように、一部のバッファメモリがセルを送
出しないこともあるが、各単位スイッチエレメント5a〜
5fは、セル入力がないものに対しては最大の宛先コード
を有するものとして交換動作する。

ルータ5Rの第１段目の単位スイッチエレメント5g及び5h
は、入力されたセルの宛先を示す第１ビットSIU1が論理
「０」の場合に、第２段目の上側の単位スイッチエレメ
ント5iに出力し、他方、第１ビットSIU1が論理「１」の
場合に、第２段目の下側の単位スイッチエレメント5jに
出力するように交換動作する。このようにして宛先コー
ド「00」及び又は「01」のセルが入力された単位スイッ
チエレメント5iは、宛先を示す第２ビットSIU0が論理
「０」の場合に、上側のバックワードハイウェイ6aに出
力し、他方、第２ビットSIU0が論理「１」の場合に、下
側のバックワードハイウェイ6bに出力するように交換動
作する。宛先コード「10」及び又は「11」のセルが入力
された単位スイッチエレメント5jは、宛先を示す第２ビ
ットSIU0が論理「０」の場合に、上側のバックワードハ
イウェイ6cに出力し、他方、第２ビットSIU0が論理
「１」の場合に、下側のバックワードハイウェイ6dに出
力するように交換動作する。

かくして、ルータ5Rによって宛先コードに従ったバック
ワードハイウェイに各セルが出力される。

なお、ルータ5Rの各単位スイッチエレメント5g〜5jは、
一方のセル入力がない場合には、入力されたセルに対し
て交換動作して残った出力線に対してセル入力がないよ
うに交換動作し、１個のセル入力もない場合には、交換
動作を実行しない。

［発明が解決しようとする課題］従って、上述のATM交換装置においては、複数のバッフ
ァメモリが同時に同一宛先のセルを送出しようとすると
き、第３図を用いた送出例の説明のように、そのなかの
最も番号の小さいバッファメモリのみにセル送出権を与
えて同時に同一宛先のセルを送出しないように制御して
いる。そのため、同一宛先のセルが競合した場合におい
て、セル送出権が与えられたバッファメモリがその宛先
を継続している間、他の同一宛先のセルを送出しようと
するバッファメモリはセルの送出を待つことになる。

従って、同一宛先のセルが連続してバッファメモリから
出力されようとするバースト性パターンに弱い。また、
番号が大きいバッファメモリほどバッファメモリでのセ
ル待合わせ時間が大きくなり、セルの送出遅延時間にバ
ッファメモリ間で偏りが発生し、通話路品質が悪くな
る。さらに、番号が大きいバッファメモリほどセルの送
出遅延時間が大きいためにメモリ容量も多く必要とな
り、経済的でない。

本発明は、以上の点を考慮してなされたものであり、バ
ッファメモリ間でセル送出遅延時間が均一化され、しか
も、各バッファメモリのメモリ容量が小さくて良いセル
交換装置を提供しようとするものである。

［課題を解決するための手段］本発明のセル交換装置は、基本的には、セルを蓄積する
複数のバッファメモリと、バッファメモリから出力され
たセルをそのセルに挿入されている宛先コードに従い交
換するスイッチとからなる。しかし、これだけでは、同
一の宛先コードの複数のセルの交換を的確に実行できな
いので、バッファメモリとして、セル送出信号が与えら
れたとき一番古いセルを削除することなく送出し、セル
更新信号が与えられたとき、一番古いセルを削除するも
のを適用すると共に、以下のような各手段を備えた。

すなわち、これらバッファメモリに所定のタイミングで
セル送出信号を与えるセル送出信号出力手段と、バッフ
ァメモリから出力されたセルに対して優先順位を示す優
先コードを設定する優先コード設定手段と、バッファメ
モリから出力されたセルの宛先コードを比較し、同一の
宛先コードがないセルに対して優先順位を一番高く設定
し、宛先コードが同一の複数のセルに対しては、優先コ
ード設定手段が設定したそのセルに対する優先コードに
従い一番高い順位から順々に優先順位を設定し、宛先コ
ード及び優先コードも同一のセルに対してはバッファメ
モリに割り当てられた番号に従い一番高い順位から順々
に優先順位を設定する優先順位設定手段とを備えた。ま
た、この優先順位設定手段で一番高い順位が設定された
バッファメモリからのセルだけを通過させてスイッチに
与えるセル通過手段と、優先順位設定手段で一番高い順
位が設定されたセルを出力したバッファメモリに対して
セル更新信号を与えてそのバッファメモリからそのセル
を削除させるセル更新信号出力手段とを備えた。

そして、上述の優先コード設定手段は、より詳細には、
次のセル送出時の優先コードとして、優先順位設定手段
で一番高い順位が設定されたセルを出力したバッファメ
モリについては一番低い優先順位の優先コードを設定
し、優先順位設定手段で他の順位が設定されたセルを出
力したバッファメモリについてはその設定された順位よ
り１クラス上の順位の優先コードを設定するようにし
た。

［作用］各バッファメモリは、セル送出信号出力手段からセル送
出信号が与えられたとき、一番古いセルを削除すること
なく送出する。また、優先コード設定手段は、そのセル
に対する優先順位を示す優先コードを設定する。

優先順位設定手段は、バッファメモリからのセルに挿入
されている宛先コード及び優先コード設定手段で設定さ
れた優先コードに基づいて、同一の宛先コードがないセ
ルに対して優先順位を一番高く設定し、宛先コードが同
一の複数のセルに対しては、優先コードに従い一番高い
順位から順々に優先順位を設定し、宛先コード及び優先
コードも同一のセルに対してはバッファメモリに割り当
てられた番号に従い一番高い順位から順々に優先順位を
設定し、この優先順位設定情報をセル通過手段、セル更
新信号出力手段及び優先コード設定手段に与える。

セル通過手段は、一番高い順位が設定されたバッファメ
モリからのセルだけを通過させてスイッチに与えて交換
動作させる。また、セル更新信号出力手段は、このよう
にしてスイッチに与えられたセルをバッファメモリから
削除させる。

このようにして１回のセル送出動作が終了すると、次の
セル送出動作のために、優先コード設定手段は、優先順
位設定手段で一番高い順位が設定されたセルを出力した
バッファメモリについて一番低い優先順位の優先コード
を設定し、優先順位設定手段で他の順位が設定されたセ
ルを出力したバッファメモリについてその設定された順
位より１クラス上の順位の優先コードを設定する。

［実施例］以下、本発明の一実施例を図面を参照しながら詳述す
る。

ここで、第７図はこの実施例によるセル交換装置の全体
構成を示すブロック図、第１図はそのバッファメモリ制
御部の詳細構成を示すブロック図、第８図はこの実施例
のセレクタ回路から出力されたセルのフォーマットを示
す略線図、第９図はセレクタ回路に対する選択指令信号
を示す略線図、第10図は優先コード内容と優先順位との
関係を示す図表、第11図はバッファメモリの蓄積セル内
容の変化を示す略線図である。

第２図との対応部分に同一符号を付して示す第７図にお
いて、この実施例のセル交換装置10は、バッファメモリ
制御部11とスイッチ５とから構成される。バッファメモ
リ制御部11は、フォワードハイウェイ3a〜3dから与えら
れるセルを受信し、内部のバッファメモリ12a〜12dに蓄
積する。蓄積されたセルはセル送出タイミングに合わせ
て蓄積された順にバッファメモリ12a〜12dから読み出さ
れ、同一宛先のセルが同時にスイッチ５に与えられない
ようにセル送出制御回路13で競合制御された後、スイッ
チ５に送出される。

セル送出制御回路13は、以下のようにして競合制御を実
行する。バッファメモリ12a〜12dからセルを読み出し、
そのセルのヘッダに対する優先コードの付加動作を行な
い、同一宛先のセルが複数ある場合に、セルに付加され
た優先コードに従い、最優先指定されたセルをスイッチ
５に送出し、選択されなかったセルは送出しないでバッ
ファメモリ内に残し、次のセル送出時に再度読み出す。
このとき、読み出された前回の送出タイミングで送出さ
れなかったセルの優先順位を１クラスアップしてヘッダ
に付加する。新規に読み出されたセルに対しては、優先
コードの優先順位を最下位にして付加して次の送出に備
える。その後、上述の同様に優先コードに従った送出制
御を行なう。

このように競合制御されたセルが与えられたスイッチ５
は、従来装置と同様にして、セルの宛先によってセル単
位に交換してバックワードハイウェイ6a〜6dに出力す
る。

次に、第１図を参照しながらバッファメモリ制御部11の
詳細構成を説明する。

第１図において、バッファメモリ制御部11は、入力系毎
に設けられたバッファメモリ12a〜12dと、優先コード付
加制御回路14a〜14dと、保持回路15a〜15dと、セレクタ
回路16a〜16dと、ゲート回路171〜174と、各入力系に共
通に設けられてソータ18と、優先コード検出回路19から
構成される。

各バッファメモリ12a〜12dは、対応するフォワードハイ
ウェイ3a〜3dから与えられるセルを受信して蓄積し、対
応する優先コード付加制御回路14a〜14dからセル送出信
号S2a〜S2dが与えられたタイミングで蓄積されているセ
ルのうち一番古いセルS1a〜S1dを読み出し、対応するセ
レクタ回路16a〜16dへ出力する。なお、バッファメモリ
12a〜12dは、従来装置と異なり、セルの送出時には、セ
ルの送出だけを行ない、セルの更新動作を実行しない。
すなわち、バッファメモリ12a〜12dは、送出したセルも
依然として蓄積している。

バッファメモリ12a〜12dは、優先コード付加制御回路14
a〜14dからセル更新信号S3a〜S3dが与えられたとき蓄積
されているセルの一番古いセルの消去を行ない、蓄積し
ているセルの更新を行なう。

各セレクタ回路16a〜16dは、優先コード付加制御回路14
a〜14dからの選択信号S4a〜S4dに基づいてバッファメモ
リ12a〜12dから出力されたセルS1a〜S1d及び保持回路15
a〜15dに保持されている優先コードFB1a〜FB1d、FB0a〜
FB0dとを択一的に選択してセルの所定番目のビット位置
に優先コードを付加する。なお、優先コード付加制御回
路14a〜14dは、バッファメモリ12a〜12dからセルS1a〜S
1dを送出させる前に、保持回路15a〜15dに優先コードFB
1a〜FB1d、FB0a〜FB0dを与えて保持させておく。

この実施例の場合、第８図に示すように、優先コードは
２ビットFB1n（ｎ＝ａ〜ｄ）及びFB0nでなり、ヘッダHE
Anの空エリア、例えば、宛先SIU1n、SIU0nの直後の２ビ
ットエリアに挿入される。そのため、選択信号S4a〜S4d
は、第９図に示すように、セルS1nの当初２ビット（宛
先コード）を選択し、その後のビットタイミングでは保
持回路15nに保持されている最初の優先コードビットFB1
nを選択し、さらにその後のビットタイミングでは保持
回路15nに保持されている次の優先コードビットFB0nを
選択し、これ以降はセルS1nを選択するようにその内容
が定められている。

なお、この実施例の場合、優先コードは、第10図に示す
ように、優先ビットFB1n及びFB0nで定まる数値が小さい
ものほど優先順位が高いように定められている。

このようにして優先コードが付加されたセルS5a〜S5d
は、ソータ18に与えられる。ソータ18は、セレクタ回路
16a〜16dからのセルS5a〜S5dをセル入力端子iDa〜iDdで
受信し、セルの宛先コードと優先コードとの計４ビット
の内容に基づいてこの４ビットの小さい順に並び換えて
セル出力端子oD1〜oD4から優先コード検出回路19及びゲ
ート回路171〜174に出力させる。なお、４ビットが同一
のセルが複数あっても、いずれのセルをも無視すること
なく、全てのセルに対して並び換えを行なう。この場
合、番号が小さいバッファメモリ（12a、…12dの順に番
号が小さいとする）からのセル程、番号が小さいセル出
力端子（oD1、…oD4の順に番号が小さいとする）にくる
ように並べ換える。

また、ソータ18は、セルS5a〜S5dの通ってきたパスの逆
方向のパスルートを確保し、後述する優先コード検出回
路19から与えられる優先順位信号S71〜S74の返送ルート
に使用する。すなわち、ソータ18の優先順位信号S71〜S
74の返送ルートについての入力端子をiF1〜iF4、出力端
子をoFa〜oFdとすると、セル入力端子iDx（ｘ＝ａ〜
ｄ）とセル出力端子oDy（ｙ＝１〜４）とが接続されて
いる場合には、優先順位信号入力端子iFyと優先順位信
号出力端子oFxとが接続される。

なお、ソータ18の一構成例としては、第６図に示すソー
タ5Sに逆方向のパスルートを確保した形となる。

優先コード検出回路19は、ソータ18のセル出力端子oD1
〜oD4から出力されたセルS61〜S64をセル入力端子H1〜H
4で受け、同一宛先のセルを同時にスイッチ５に出力し
ないように、受信したセルS61〜S64の宛先コード及び優
先コードに基づいてセル送出の優先制御を行ない、優先
順位の処理結果を２進数２ビットで表現し、その優先順
位信号S71〜S74を優先順位信号出力端子F1〜F4からソー
タ18の優先順位信号入力端子iF1〜iF4及びゲート回路17
1〜174に出力する。なお、優先順位信号の２ビット状態
と優先順位との関係は、優先コードの２ビットの状態と
優先順位と同様に定められいる（第10図参照）。

優先コード検出回路19が実行するセル送出の優先制御方
法は下記の通りである。

セル入力端子Hm（ｍ＝１〜４）から入力されたセルの宛
先コードSIU1m、SIU0mが、他の全てのセル入力端子H1〜
H4（Hm端子を除く）から入力されたセルの宛先コードSI
U1、SIU0と不一致の場合には、優先順位信号S7mとして
最も優先順位が高いことを示す２進数「00」でなる信号
を優先順位信号出力端子Fmから出力する。

各セル入力端子H1〜H4から入力されたセルの宛先コード
SIU1、SIU0が複数個のセルについて同一である場合に
は、さらに、優先コードFB1、FB0を相互に比較し、優先
コードが示す優先順位が高い順に応じて優先順位信号を
形成して出力する。優先コードも等しい場合には、宛先
コード及び優先コードが等しいセルが入力されたセル入
力端子の番号（H1、…H4の順に小さいとする）が小さい
順に優先順位を高く定めて優先順位信号を形成して対応
した優先順位信号出力端子から出力させる。

すなわち、優先コード検出回路19は、まず、宛先コード
で優先順位を定め、宛先コードで優先順位を定めること
ができない場合には、優先コードで優先順位を定め、優
先コードでも順位を定めることができない場合には、セ
ル入力端子の番号によって優先順位を定める。

ゲート回路171〜ゲート回路174は、ソータ18の対応する
セル出力端子oD1〜oD4から出力されたセルS61〜S64を受
信し、優先コード検出回路19から最も高い優先順位
（「00」）を示す優先順位信号が与えられていると、受
信したセルを通過させてスイッチ５に与え、この優先順
位以外の順位の優先順位信号が与えられていると、セル
の通過を阻止する。なお、このようにすると、スイッチ
５に優先コードが付加されたセルS61〜S64がスイッチ５
に与えられるが、セルの空エリアに優先コードが挿入さ
れているため、誤動作を引き起こすことはない。

ソータ18の返送ルートを介して優先順位信号出力端子oF
a〜oFdから出力された優先順位信号S7a〜S7d（S71〜S74
のいずれかと等しい）は、優先コード付加制御回路14a
〜14dに与えられる。優先コード付加制御回路14a〜14d
は、与えられた優先順位信号S7a〜S7dに基づいてバッフ
ァメモリ12a〜12dから読み出されたセルの優先順位の状
態を管理し、セルに付与する優先コードFB1a〜FB1d、FB
0a〜FB0dを決定し、バッファメモリ12a〜12dからセルS1
a〜S1dを出力させる前に保持回路15a〜15dに決定した優
先コードを与えて保持させ、また、必要に応じてバッフ
ァメモリ12a〜12dの更新を実行させる。

優先コード付加制御回路14a〜14dは、優先順位信号S7a
〜S7dに基づいて以下のようにして付加する優先コード
を決定し、また、対応するバッファメモリ12a〜12dの更
新を制御する。

まず、優先順位信号S7n（ｎ＝ａ〜ｄ）が最も優先順位
が高いことを示す２進数「00」である場合について、優
先コード付加制御回路14nが実行する制御内容を説明す
る。

バッファメモリ12nから出力されたセルがゲート回路1
7nを介してスイッチ５に与えられたので、バッファメモ
リ12nにセル更新信号S3nを出力してそのセルをバッファ
メモリ12nから消去させる。

保持回路15nに最も優先度が低いことを表す優先コー
ド「11」をセットし、次のセル送出タイミングにおいて
セルが競合した場合に、バッファメモリ12nからのセルS
1nが優先されないようにする。

次のセル送出時間になると、バッファメモリ12nにセ
ル送出信号S2nを出力する。

以上の処理により、次のセル読み出し時にバッファメモ
リ12nから新規のセルS1nが取り出され、最下位の優先コ
ード「11」がヘッダに付加される。

次に、優先順位信号S7nが２進数「00」以外である場合
について、すなわち、セルの宛先が競合してそのセルが
優先されなかった場合について、優先コード付加制御回
路14nが実行する制御内容を説明する。

返送された優先順位信号S7nが示す優先順位より１ク
ラス上の順位を示す優先コードを作成する。従って、返
送された優先順位信号S7nに十進数表記の−１を加算す
る（なお、演算自体は２進数で行なっている）。すなわ
ち、次のセル送出で選択される度合いを高める。

保持回路15nに、このようにして得られた優先コード
をセットする。

以上の処理により、次のセル読出し時に、バッファメモ
リ12nから１回前に読出されたがスイッチ５には送出さ
れなかったセルが再度読み出され、優先コードFB1n、FB
0nの優先順位が１クラスアップされてこのセルのヘッダ
HEAに付加される。

次に、以上の構成を有するセル交換装置10の動作を説明
する。

第ｐ回目のセル読み出しにおいて、第11図（Ａ）に示す
ように、各バッファメモリ12a〜バッファメモリ12d共に
セルが蓄積されており、バッファメモリ12aには出力側
から宛先“0"のセルが４セル連続して蓄積されており、
バッファメモリ12bには出力側から宛先“0"のセルがあ
り、次に宛先“1"のセルが３セル連続して蓄積されてお
り、バッファメモリ12cには出力側から宛先“2"のセル
が４セル連続して蓄積されており、さらに、バッファメ
モリ12dには出力側から宛先“3"のセルが４セル連続し
て蓄積されているとする。また、直前の第ｐ−１回目の
セル読み出しでは、同一宛先のセルがなく、全てのバッ
ファメモリ12a〜12dから出力されたセルがスイッチ５に
送出されたとする。

このような状態から第ｐ回目のセル読み出しについて説
明する。

各優先コード付加制御回路14a〜14dは、前回のセル送出
で全てのバッファメモリ12a〜12dからのセルをスイッチ
５に出力したので、保持回路15a〜15dに最下位順位の優
先コード（「11」）を与えて保持させる。

その後、各優先コード付加制御回路14a〜14dは、セル送
出信号S2a〜S2dを対応するバッファメモリ12a〜12dに与
え、このセル送出信号に同期して各バッファメモリ12a
〜12dは蓄積しているセルのうち最も古いセルS1n〜S1d
を送出する。すなわち、バッファメモリ12aは宛先
“0"、バッファメモリ12bは宛先“0"、バッファメモリ1
2cは宛先“2"、バッファメモリ12dは宛先“3"のセルを
対応するセレクタ回路16a〜16dに出力する。

また、各優先コード付加制御回路14a〜14dは、セル送出
信号に同期して第９図に示す選択信号S4a〜S4dを対応す
るセレクタ回路16a〜16dに与える。各セレクタ回路16a
〜セレクタ回路16dは、優先コード付加制御回路14a〜14
dからの選択信号S4a〜S4dに従って切替動作し、入力さ
れたセルのヘッダHEAの所定位置の優先コードエリアFB1
a〜FB1d、FB0a〜FB0dに優先コード「11」を付加してソ
ータ18に与える。

ソータ18は、入力された４個のセルS5a〜S5dの宛先コー
ド及び優先コードでなる計４ビットについて大小を比較
し、小さい順に並べ換えて並べ換えたセルS61〜S64をゲ
ート回路171〜174及び優先コード検出回路19に出力す
る。このときには、ソータ18のセル出力端子oD1からセ
レクタ回路16aからのセルS5a（S61）が出力され、セル
出力端子oD2からセレクタ回路16bからのセルS5b（S62）
が出力され、セル出力端子oD3からセレクタ回路16cから
のセルS5c（S63）が出力され、セル出力端子oD4からセ
レクタ回路16dからのセルS5d（S64）が出力される。な
お、セレクタ回路16aからのセルS5aとセレクタ回路16b
からのセルS5bとは比較する４ビットが同一であるが、
ソータ18はこの場合には番号が小さい側のセレクタ回路
16aからのセルS5aを小さいとして処理する。

優先コード検出回路19は、セル入力端子H1〜H4から入力
されたセルS61〜S64の宛先コードを検出し、同一宛先が
ないセル入力端子H3、H4からのセルS63（S5c）、S64（S
5d）に対しては最も高い優先順位を与えて対応する優先
順位信号出力端子F3、F4から優先順位信号を出力する。
また、優先コード検出回路19は、同一宛先のセル入力端
子H1、H2からのセルS61（S5a）、S62（S5b）に対しは優
先コードの比較を行なう。しかし、この場合には、優先
コードも等しいので、優先コード検出回路19は、セル入
力端子H1及びH2の番号を比較し、小さい番号のセル入力
端子H1から入力されたセルS61（S5a）に対して最も高い
優先順位を与えて対応する優先順位信号出力端子F1から
優先順位信号S71を出力し、大きい番号のセル入力端子H
2から入力されたセルS62（S5b）に対して次の優先順位
を与えて対応する優先順位信号出力端子F2から優先順位
信号S72を出力する。

その結果、ゲート回路171、173及び174が開動作してソ
ータ18のセル出力端子oD1、oD3及びoD4からのセルS61、
S63及びS64だけをスイッチ５に出力する。このようにし
て同一宛先のセルがスイッチ５に与えられることを防止
している。

優先コード付加制御回路14a、14c及び14dには、ソータ1
8の返送ルートを介して最も高い優先順位を示す優先順
位信号S7a（S71）、S7c（S73）、S7d（S74）が与えられ
る。これら優先コード付加制御回路14a、14c及び14d
は、この優先順位信号を受信すると、セル更新信号S3
a、S3c、S3dを対応するバッファメモリ12a、12c及び12d
に与えて最も古いセルを削除させる。その後、保持回路
15a、15c及び15dに最も優先順位が小さいことを示す優
先コード（「11」）を保持させる。

他方、優先コード付加制御回路14bには、ソータ18の返
送ルートを介して２番目に高い優先順位を示す優先順位
信号S72（S7b）が与えられる。優先コード付加制御回路
14bは、バッファメモリ12bのセルを更新することなく、
優先順位信号が示す優先順位より１ランク上の優先順位
を示す優先コード、従って、この場合には、最も高い優
先順位を示す優先コード（「00」）を形成して保持回路
15bに与えて保持させる。従って、この段階では、バッ
ファメモリ12a〜12dの蓄積内容は、第11図（Ｂ）に示す
ようになる。

このような処理をした後、各優先コード付加制御回路14
a〜14dは、第ｐ＋１回目の送出のためにセル送出信号S2
a〜S2Dを対応するバッファメモリ12a〜12dに与える。

このセル送出信号に同期してバッファメモリ12a〜12dか
ら読み出されたセルS1a〜S1dはセレクタ回路16a〜16dに
与えられる。このとき、バッファメモリ12a及び12bから
宛先“0"のセルが送出され、バッファメモリ12cから宛
先“2"のセルが送出され、バッファメモリ12dから宛先
“3"のセルが送出される。

上述した優先コードが保持回路14a〜14dに保持されてい
るので、バッファメモリ12a、12c及び12dからのセルS1
a、S1c、S1dには、セレクタ回路16a、16c及び16dによっ
て最も優先順位が低い優先コード（「11」）が付加さ
れ、他方、バッファメモリ12bからのセルS1bには、セレ
クタ回路16bによって最も優先順位が高い優先コード
（「00」）が付加される。

ソータ18は、入力された４個のセルS5a〜S5dの宛先コー
ド及び優先コードでなる計４ビットについて大小を比較
し、小さい順に並べ換えて並べ換えたセルをゲート回路
171〜174及び優先コード検出回路19に出力する。このと
きには、ソータ18のセル出力端子oD1からセレクタ回路1
6bからのセルS5b（S61）が出力され、セル出力端子oD2
からセレクタ回路16aからのセルS5a（S62）が出力さ
れ、セル出力端子oD3からセレクタ回路16cからのセルS5
c（S63）が出力され、セル出力端子oD4からセレクタ回
路16dからのセルS5d（S64）が出力される。

優先コード検出回路19は、セル入力端子H1〜H4から入力
されたセルS61〜S64の宛先コードを検出し、同一宛先が
ないセル入力端子H3、H4からのセルS63、S64に対しては
最も高い優先順位を与えて対応する優先順位信号出力端
子F3、F4から優先順位信号S73、S74を出力する。また、
優先コード検出回路19は、同一宛先のセル入力端子H1、
H2からのセルS61、S62に対しては優先コードの比較を行
ない、セル入力端子H1から入力された優先順位が高いセ
ルS61に対して最も高い優先順位を与えて対応する優先
順位信号出力端子F1から優先順位信号S71を出力し、セ
ル入力端子H2から入力された優先順位が低いセルS62に
対して次の優先順位を与えて対応する優先順位信号出力
端子F2から優先順位信号S72を出力する。

その結果、ゲート回路171、173及び174が開動作して、
ソータ18のセル出力端子oD1を介したバッファメモリ12b
からのセルS61、セル出力端子oD3を介したバッファメモ
リ12cからのセルS63、及びセル出力端子oD4を介したバ
ッファメモリ12dからのセルS64だけをスイッチ５に出力
する。このようにして同一宛先のセルがスイッチ５に与
えられることを防止している。

優先コード付加制御回路14b〜14dには、ソータ18の返送
ルートを介して最も高い優先順位を示す優先順位信号S7
b（S71）、S7c（S73）、S7d（S74）が与えられる。これ
ら優先コード付加制御回路14b〜14dは、優先順位信号を
受信すると、セル更新信号S3b〜S3dを対応するバッファ
メモリ12b〜12dに与えて最も古いセルを削除させる。そ
の後、保持回路15b〜15dに最も優先順位が小さいことを
示す優先コード（「11」）を保持させる。

他方、優先コード付加制御回路14aには、ソータ18の返
送ルートを介して２番目に高い優先順位を示す優先順位
信号S7a（S72）が与えられる。優先コード付加制御回路
14aは、バッファメモリ12aのセルを更新することなく、
優先順位信号が示す優先順位より１ランク上の優先順位
を示す優先コード、従って、この場合には、最も高い優
先順位を示す優先コード（「00」）を形成して保持回路
15aに与えて保持させる。

このような処理をした後、各優先コード付加制御回路14
a〜14dは、第ｐ＋２回目の送出のためにセル送出信号S2
a〜S2Dを対応するバッファメモリ12a〜12dに与える。こ
のときのバッファメモリ12a〜12dの蓄積内容を第11図
（Ｃ）に示す。

第ｐ＋２回目の送出では、保持回路15a〜15dに保持され
る優先コードが異なっているが、バッファメモリ12a〜1
2dから送出されたセルの宛先が全て異なるので、優先コ
ード検出回路19は、全ての優先順位信号出力端子F1〜F4
から最も高い優先順位信号を出力し、各バッファメモリ
12a〜12dからのセルがスイッチ５に与えられる。

第ｐ＋３回目のセル送出では、セルに付加される優先コ
ードも全て等しくなるが、この場合にも、宛先が全て異
なるので、優先コード検出回路19は、全ての優先順位信
号出力端子F1〜F4から最も高い優先順位信号を出力し、
各バッファメモリ12a〜12dからのセルがスイッチ５に与
えられる。

以上のように、第ｐ回目及び第ｐ＋１回目のセル読み出
しでは、同一宛先のセルがバッファメモリ12aとバッフ
ァメモリ12bから出力されるが、第ｐ回目ではバッファ
メモリ12aからのセルが優先されてスイッチ５に与えら
れ、第ｐ＋１回目ではバッファメモリ12bからのセルが
優先されてスイッチ５に与えられる。

従って、上述の実施例によれば、複数のバッファメモリ
からのセルの宛先が複数回連続して同一であっても、優
先コードを変化させていくことで交互にセルを選択して
スイッチ５に与えることができ、あるバッファメモリの
送出待ち時間が他のバッファメモリの送出待ち時間と比
べて大幅に長くなることがなく、バッファメモリ間の待
ち時間を均一化することができる。その結果、待ち時間
に応じて定まるバッファメモリの容量も小さくすること
ができる。

なお、上述の実施例においては、４入力×４出力のセル
交換装置に適用したものを示したが、入力数及び出力数
はこれに限定されるものではない。また、入力数及び出
力数を４個以外に選定した場合には、それに応じて宛先
コード及び優先コードのビット数を定めれば良い。

また、上述の実施例においては、優先順位信号を優先コ
ード付加制御回路に返送するルートを確保するためソー
タ18を設けたものを示したが、他に返送ルートを確保で
きるのであればソータ18を省略しても良い。例えば、セ
レクタ回路16a〜16dが優先コードに加えてバッファメモ
リ番号を示すコードをも付加し、付加後のセルをゲート
回路171〜174及び優先コード検出回路19に与え、優先コ
ード検出回路19が宛先及び優先コードから優先順位信号
を形成し、形成した優先順位信号を付加させたバッファ
メモリ番号を示すコードに基づいてその番号のバッファ
メモリに対応したゲート回路及び優先コード付加制御回
路に出力するようにしても良い。

さらに、上述の実施例においては、優先コードをセルの
空エリアに挿入して優先コード検出回路19を与えるもの
を示したが、優先コードをセルとは異なる信号線によっ
て優先コード検出回路19に与えるようにしても良い。こ
の場合、セルと優先コードとの対応関係を明確にして優
先コード検出回路に与えることを要する。

［発明の効果］以上のように、本発明によれば、複数のバッファメモリ
からのセルの宛先が複数回連続して同一であっても、優
先コードを変化させて優先順位を更新し、同一宛先のセ
ルを優先させるバッファメモリを変化させてセルを選択
してスイッチ５に与えることができ、バッファメモリ間
でのセル送出を均一化することができ、バッファメモリ
間の待ち時間を均一化することができる。その結果、待
ち時間に応じて定まるバッファメモリの容量も小さくす
ることができる。

【図面の簡単な説明】

第１図は本発明によるセル交換装置の一実施例における
バッファメモリ制御部11の構成を示すブロック図、第２
図は従来装置を示すブロック図、第３図は従来装置での
バッファメモリのセル蓄積例を示す図表、第４図は従来
装置におけるセルフォーマットを示す略線図、第５図は
宛先コードと宛先の関係を示す図表、第６図はスイッチ
５の詳細構成を示すブロック図，第７図は上記実施例の
概略的構成を示すブロック図、第８図は優先コードの挿
入後のセルフォーマットを示す略線図、第９図はセレク
タ回路16a〜16dに対する選択信号を示す略線図、第10図
は優先コードと優先順位との関係を示す略線図、第11図
は上記実施例のバッファメモリ12a〜12dのセル蓄積変化
を示す図表である。５……スイッチ、10……セル交換装置、11……バッファ
メモリ制御部、12a〜12d……バッファメモリ、13……セ
ル送出制御回路、14a〜14d……優先コード付加制御回
路、15a〜15d……保持回路、16a〜16d……セレクタ回
路、171〜174……ゲート回路、18……ソート回路、19…
…優先コード検出回路。

Claims

【特許請求の範囲】

【請求項１】セルを蓄積すると共に、セル送出信号が与
えられたとき一番古いセルを削除することなく送出し、
セル更新信号が与えられたとき、一番古いセルを削除す
る複数のバッファメモリと、これらバッファメモリに所定のタイミングでセル送出信
号を与えるセル送出信号出力手段と、上記バッファメモリから出力されたセルに対して優先順
位を示す優先コードを設定する優先コード設定手段と、上記バッファメモリから出力されたセルの宛先コードを
比較し、同一の宛先コードがないセルに対して優先順位
を一番高く設定し、宛先コードが同一の複数のセルに対
しては、上記優先コード設定手段が設定したそのセルに
対する優先コードに従い一番高い順位から順々に優先順
位を設定し、宛先コード及び優先コードも同一のセルに
対しては上記バッファメモリに割り当てられた番号に従
い一番高い順位から順々に優先順位を設定する優先順位
設定手段と、この優先順位設定手段で一番高い順位が設定された上記
バッファメモリからのセルだけを通過させるセル通過手
段と、このセル通過手段から与えられたセルをその宛先コード
に従い交換するスイッチと、上記優先順位設定手段で一番高い順位が設定されたセル
を出力した上記バッファメモリに対してセル更新信号を
与えてそのバッファメモリからそのセルを削除させるセ
ル更新信号出力手段とを備え、上記優先コード設定手段は、次のセル送出時の優先コー
ドとして、上記優先順位設定手段で一番高い順位が設定
されたセルを出力した上記バッファメモリについては一
番低い優先順位の優先コードを設定し、上記優先順位設
定手段で他の順位が設定されたセルを出力した上記バッ
ファメモリについてはその設定された順位より１クラス
上の順位の優先コードを設定するようにしたことを特徴
とするセル交換装置。
【請求項２】上記優先コード設定手段は、設定した優先
コードを上記バッファメモリから出力されたセルの空エ
リアに挿入して上記優先順位設定手段に優先コードを与
えることを特徴とする請求項第１項に記載のセル交換装
置。