JPH072010B2

JPH072010B2 - 電源回路

Info

Publication number: JPH072010B2
Application number: JP6958990A
Authority: JP
Inventors: 久浩鎌田
Original assignee: Tohoku Ricoh Co Ltd
Current assignee: Tohoku Ricoh Co Ltd
Priority date: 1990-03-22
Filing date: 1990-03-22
Publication date: 1995-01-11
Anticipated expiration: 2010-01-11
Also published as: JPH03273864A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、OA機器などに用いて好適な電源回路に係り、
特に、複数の電源電圧を発生するようにしたスイツチン
グレギユレータ方式による電源回路に関する。

［従来の技術］電源電圧の安定化を図るためには、電源回路としてスイ
ツチングレギユレータ方式によるものが知られている。
これは、トランスの一次巻線の電流をスイツチ手段によ
つてオン，オフし、二次巻線にこのスイツチ手段を駆動
するスイツチングパルスのパルス幅に応じた大きさの電
圧を誘起させ、この誘起電圧を整流・平滑して直流電源
電圧を得るようにしたものである。

ところで、かかる電源回路においては、使用機器の大型
化、大規模化によつて電源電圧の供給を必要とする装置
の増加などにより、多出力化、高出力化、高精度化が図
られてきているが、出力負荷変動などに対する仕様が厳
しい機器に用いられるこの種の電源回路に対しては、各
出力毎に制御系を設ける必要がある。出力を安定化する
ための制御方法としては、従来、三端子レギユレータや
チヨツパーを用いる方法などが知られているが、負荷が
大きいときには、電力損失が大きくなるという問題があ
つた。

これに対し、各出力を別々のスイツチングレギユレータ
を用いて発生させるマスタースレーブ方式といわれる電
源回路が知られており、各トランスの一次巻線に流れる
電流をオン，オフするスイツチング周波数を同期させて
いる。

第４図はかかる従来の電源回路の一例を示す構成図であ
る。

同図において、入力端子1,2間（但し、入力端子２側は
接地線に接続されている）に直流電圧V₀が印加される
と、抵抗3,4による入力直流電圧V₀の分圧電圧によつて
コンデンサ５で充電が開始される。このコンデンサ５の
充電電圧は電源電圧V_ccとしてIC（集積回路）化された
スイツチングレギユレータ制御回路6a,6bに印加され
る。コンデンサ５の充電が進み、電源電圧V_ccが所定の
値以上となると、スイツチングレギユレータ制御回路6
a,6bは作動開始してスイツチングパルスを出力する。ス
イツチングレギユレータ制御回路6aからのスイツチング
パルスはFET9aのゲートに供給される。また、このFET9a
のドレインにはトランス12aの一次巻線13aを介して入力
端子1,2から入力直流電圧V₀が印加されており、FET9aの
ソースは、スイツチングレギユレータ制御回路6aの接地
端子GNDとともに、入力端子２に接続されている。スイ
ツチングレギユレータ制御回路6bからのスイツチングパ
ルスはFET9bのゲートに供給される。このFET9bのドレイ
ンにはトランス12bの一次巻線13bを介して入力端子１か
ら入力直流電圧V₀が印加され、FET9bのソースは、スイ
ツチングレギユレータ制御回路6bの接地端子GNDととも
に、入力端子２に接続されている FET9aはスイツチングレギユレータ制御回路6aからのス
イツチングパルスによつてオン、オフする。トランス12
aの一次巻線13aには、FET9aがオンのとき、電流が流
れ、FET9aがオフのとき、電流が流れない。この一次巻
線13aに電流が流れると、トランス12aでエネルギーが蓄
積され、FET9aによつて一次巻線13aで電流が遮断される
と、蓄積されたエネルギーによつて一次巻線13aからリ
セツト回路15aに電流が流れ、これによつてトランス12a
のリセツトがなされる。次に、FET9aがオンして一次巻
線13aに電流が流れると、トランス12aにエネルギーが蓄
積される。二次巻縁14aの誘起電圧は整流・平滑回路19a
で整流・平滑され、コンデンサ20aでリツプル電圧が抑
圧されて出力端子22a,23aから電圧V₁として出力され
る。

トランス12bにおいても同様であり、FET9bがオン、オフ
することにより、二次巻線14bに蓄積されたエネルギー
量に応じた振幅の電圧が誘起され、整流・平滑回路19b
で整流・平滑された後、コンデンサ20bでリツプル電圧
が抑圧されて出力端子22b,23bから電圧V₂として出力さ
れる。

トランス12aに蓄積されるエネルギー量はスイツチング
レギユレータ制御回路6aから出力されるスイツチングパ
ルスのパルス幅に応じたものであり、したがつて、出力
端子22a,23a間に得られる出力電圧V₁の値はこのスイツ
チングパルスのパルス幅に応じたものである。同様にし
て、出力端子22b,23b間に得られる出力電圧V₂の値もス
イツチングレギユレータ制御回路6bから出力されるスイ
ツチングパルスのパルス幅に応じたものである。

なお、スイツチングレギユレータ制御回路6a,6bの端子
Ｆには同一の制御電圧が設定されており、これにより、
これから出力されるスイツチングパルスの周波数は同期
している。

トランス12aの補助巻線16にも、上記と同様にして、電
圧が誘起される。この電圧は整流・平滑回路17で整流・
平滑され、コンデンサ５でさらに充電させる。これによ
り、スイツチングパルス発生回路6a,6bは、その電源電
圧がさらに高まることにより、安定な作動状態となる。

なお、リセツト回路15a,15bは、夫々トランス12a,12bが
飽和しないようにリセツトするものであるが、また、FE
T9a,9bがオンするときに生ずるスパイクノイズを吸収す
る。

［発明が解決しようとする課題］ところで、上記従来技術において、次のような問題があ
る。

まず、第１に、２つのスイツチングレギユレータ制御回
路6a,6bは、同じコンデンサ５の充電電圧が電源電圧V_cc
として印加されるため、入力直流電圧V₀が印加される起
動時においては、これらスイツチングレギユレータ制御
回路6a,6bを起動するための抵抗3,4やコンデンサ５から
なる起動回路に大きな負担がかかり、大きな電流ｉを流
さなければならない。

第２に、起動時においては、出力端子22a,23a接続され
た負荷と出力端子22b,23bに接続された負荷とに同時に
電源電圧が印加されるから、入力突入電流が過大とな
り、装置に及ぼす影響が大となる上、メインのトランジ
スタや他の半導体素子などの負担も大きくなるし、ま
た、これら素子の寿命も短かくなる。

第３に、第４図に図示していないが、スイツチングレギ
ユレータ制御回路6a,6bには過電流保護回路が設けられ
ており、トランス12aの一次巻線13aやトランス12aの一
次巻線13bに過大電流が流れると、これらスイツチング
レギユレータ制御回路6a,6bが作動停止する。これら過
電流保護回路は、スイツチングレギユレータ制御回路6
a,6bの電源電圧V_ccが低下すると、保護機能が解除し
（すなわち、復帰し）、スイツチングレギユレータ制御
回路6a,6bは作動可能状態となる。

そこで、いま、スイツチングレギユレータ制御回路6a
が、その過電流保護回路の作動により、作動停止してス
イツチングパルスを出力しなくなると、補助巻線16から
電圧が誘起されなくなる。このために、コンデンサ５は
スイツチングレギユレータ6bの方に放電し、コンデンサ
５の充電電圧が低下してスイツチングレギユレータ6bも
オフしてしまう。一方、コンデンサ５の充電電圧が低下
すると、スイツチングレギユレータ6aの過電流保護回路
が復帰し、電流ｉによるコンデンサ５の再充電とともに
スイツチングレギユレータ6a,6bが作動開始する。しか
し、再びスイツチングレギユレータ制御回路6aの過電流
保護回路が作動し、同じ動作を繰り返す。

これにより、スイツチングレギユレータ制御回路6a,6b
は作動、作動停止を繰り返すことになり、出力端子22a,
23aに接続された負荷や出力端子22b,23bに接続された負
荷は、電源のオン，オフが繰り返されて、誤動作を行な
つてしまうし、電源のオン毎に過大な入力突入電源があ
つてトランジスタなどの素子を破損してしまうおそれも
ある。

本発明の目的は、かかる問題点を解消し、起動時の起動
回路の負担や入力突入電流を低減し、かつ過電流保護回
路の作動時での誤動作を防止することができるようにし
た電源回路を提供することにある。

［課題を解決するための手段］上記目的を達成するために、本発明は、第１のスイツチ
ングレギユレータ制御回路の電源電圧に起動回路をなす
コンデンサの充電電圧を用い、また、第２のスイツチン
グレギユレータ制御回路の電源電圧に補助巻線で誘起さ
れて整流・平滑回路で整流・平滑された電圧を用い、さ
らに、アノードを該整流・平滑回路側として該整流・平
滑回路と該コンデンサとの間にダイオードを設ける。

［作用］入力直流電圧が印加されてコンデンサが充電を開始し、
この充電電圧が所定値以上となると、まず、第１のスイ
ツチングレギユレータ制御回路が作動開始する。これに
より、補助巻線で電圧が誘起され始めるが、この誘起電
圧によつて上記整流・平滑回路が電圧を出力し始める
と、第２のスイツチングレギユレータ制御回路が作動開
始する。この整流・平滑回路の出力電圧は、また、ダイ
オードを介してコンデンサを充電し、その充電電圧を高
める。これにより、第1,第２のスイツチングレギユレー
タ制御回路は、それらの電源電圧が充分高くなつて、安
定して作動する。

ダイオードは、起動時、コンデンサの充電電圧が第２の
スイツチングレギユレータ制御回路の電源端子にかから
ないようにしている。したがつて、第１、第２のスイツ
チングレギユレータ制御回路の作動開始タイミングが上
記のようにずらされ、起動回路が必要とする起動電源や
入力突入電流を低減できる。

また、第１のスイツチングレギユレータ制御回路の過電
流保護回路が作動すると、第２のスイツチングレギユレ
ータ制御回路も作動停止するが、ダイオードによつてコ
ンデンサの放電が阻止され、第１のスイツチングレギユ
レータ制御回路は、電源電圧が保持されているから、過
電流保護回路が復帰せず、作動停止状態が続く。

第２のスイツチングレギユレータ制御回路の過電流保護
回路が作動した場合には、整流・平滑回路の出力電圧に
は影響がないから、第２のスイツチングレギユレータ制
御回路が作動停止状態を続ける。

［実施例］以下、本発明の実施例を図面によつて説明する。

第１図は本発明による電源回路の一実施例を示す構成図
であつて、1,2は入力端子、3,4は抵抗、５はコンデン
サ、6a,6bはスイツチングレギユレータ制御回路、7a,7b
は遅延回路、8a,8bはゲート制限回路、9a,9bはFET（電
界効果トランジスタ）、10a,10bは緩衝回路、11a,11bは
過電流検出回路、12a,12bはトランス、13a,13bは一次巻
線、14a,14bは二次巻線、15a,15bはリセツト回路、16は
補助巻線、17は整流・平滑回路、18はダイオード、19a,
19bは整流・平滑回路、20a,20bはコンデンサ、21a,21b
は定電圧回路、22a,22b,23a,23bは出力端子である。

同図において、入力端子1,2間（但し、入力端子２側は
接地線に接続されている。）に直流電圧V₀が印加される
と、抵抗3,4による入力直流電圧V₀の分圧電圧によつて
コンデンサ５で充電が開始される。このコンデンサ５の
充電電圧は遅延回路7aでその立上りが遅延され、電源電
圧V_ccとしてIC（集積回路）化されたスイツチングレギ
ユレータ制御回路6aに印加される。コンデンサ５の充電
が進み、電源電圧V_ccが所定の値以上になると、スイツ
チングレギユレータ制御回路6aは作動開始し、出力端子
OUTからスイツチングパルスを出力する。このスイツチ
ングパルスはゲート制限回路8aを介してFET9aのゲート
に供給される。また、このFET9aのドレインにはトラン
ス12aの一次巻線13aを介して入力端子1,2から入力直流
電圧V₀が印加されており、FET9aのソースはスイツチン
グレギユレータ制御回路6aの接地端子GNDに接続されて
いる。

FET9aはスイツチングレギユレータ制御回路6aからのス
イツチングパルスによつてオン、オフする。これによ
り、トランジスタ12の一次巻線13aでは電流がオン、オ
フし、第４図に示した従来技術と同様に、出力端子22a,
23a間に直流電圧V₁が得られる。

トランス12aの補助巻線16にも、上記と同様にして、電
圧が誘起される。この電圧は整流・平滑回路17で整流・
平滑され、ダイオード18を介してコンデンサ５でさらに
充電させる。これにより、スイツチングパルス発生回路
6aは、その電源電圧がさらに高まることにより、安定な
作動状態となる。また、整流・平滑回路17の出力電圧
は、遅延回路7bで遅延された後、電源電圧V_ccとしてIC
化されたスイツチングレギユレータ制御回路6bに印加さ
れる。

スイツチングレギユレータ制御回路6bは、電源電圧V_cc
が立ち上がつて所定の値以上になると、作動を開始して
スイツチングパルスを出力端子OUTから出力し、ゲート
制限回路8bを介してFET9bのゲートに供給する。このFET
9bのドレインにはトランス12bの一次巻線13bを介して入
力端子１から入力直流電圧V₀が印加され、FET9bのソー
スはスイツチングレギユレータ制御回路6bの接地端子GN
Dに接続されている。これにより、FET9bはスイツチング
レギユレータ制御回路6bからのスイツチングパルスに応
じてオン，オフする。そこで、第４図に示した従来技術
と同様に、出力端子22b,23bから電圧V₂が出力される。

定電圧回路21aは整流・平滑回路19aの出力電圧と予め設
定された基準電圧とを振幅比較し、これらの差電圧を生
成する。この差電圧はスイツチングレギユレータ制御回
路6aの端子FBに供給される。このスイツチングレギユレ
ータ制御回路6aはこの差電圧に応じてスイツチングパル
スのパルス幅を変化させる。これにより、出力端子22a,
23a間に得られる出力電圧V₁は所定の一定値に保持され
る。同様にして、スイツチングレギユレータ制御回路6b
は定電圧回路21bから差電圧が端子FBに供給され、この
差電圧に応じてスイツチングパルスのパルス幅を変化さ
せる。これにより、出力端子22b,23b間に得られる出力
電圧V₂は所定の一定値に保持される。

過電流検出回路11aはFET9aに流れる電流の大きさを検出
している。いま、出力端子22a,23a間に接触される図示
しない負荷が異常となつてトランス12aの一次巻線13a,F
ET9aに過電流が流れると、過電流検出回路11aは過電流
検出信号を出力してスイツチングレギユレータ制御回路
6aの端子OCPに供給する。スイツチングレギユレータ制
御回路6aは過電流保護回路を有しており、過電流検出信
号が供給されると、スイツチングパルスのパルス幅を充
分狭くし、あるいはスイツチングパルスの発生を停止す
る。これにより、出力端子22a,23a間に得られる出力電
圧V₁はほとんど零もしくは零に等しくなる。また、整流
・平滑回路17の出力電圧もほとんど零もしくは零となる
ので、スイツチングレギユレータ制御回路6bは作動を停
止する。したがつて、出力端子22b,23b間に得られる出
力電圧V₂は零となる。

これにより、出力端子22a,23a間に接続された負荷と出
力端子22b,23b間に接続された負荷への電源電圧の供給
を同時に禁止することができる。

また、過電流検出回路11bはFET9bに流れる電流を検出し
ている。出力端子22b,23b間に接続されている負荷が異
常となつてトランス12bの一次巻線13b,FET9bに流れる電
流が過電流となると、過電流検出回路11bはこれを検出
して過電流検出信号をスイッチングレギユレータ制御回
路6bの端子OCPに送る。スイツチングレギユレータ制御
回路6bは過電流保護回路を有しており、過電流検出電流
が供給されることにより、スイツチングパルスのパルス
幅を充分狭くし、あるいはスイツチパルスの発生を停止
する。したがつて、出力端子22b,23bから負荷へ電圧V₂
が供給されなくなる。但し、この場合には、スイツチン
グレギユレータ制御回路6aは正常に作動しており、出力
端子22a,23a間に接続されている負荷に所定値の電圧V₁
が電源電圧として供給されている。

以上のように、入力端子1,2に入力直流電圧V₀が入力さ
れる起動時には、スイツチングレギユレータ制御回路6a
が作動開始した後、スイツチングレギユレータ制御回路
6bが作動開始する。これにより、出力端子22a,23aに接
続されている負荷に電源電圧V₁が印加された後、出力端
子22b,23bに接続されている負荷に電源電圧V₂が印加さ
れることになり、これら負荷に同時に電源電圧が印加さ
れることはない。このために、起動時の入力突入電流が
過大になることがない。

このようにスイツチングレギユレータ制御回路6a,6bの
作動開始タイミングをずらすことができるようにするた
めに、ダイオード18が機能を発揮している。すなわち、
入力端子1,2からの入力直流電圧V₀の入力とともにコン
デンサ５が充電されるのであるが、その充電電圧によつ
てダイオード18が逆バイアスされ、スイツチングレギユ
レータ制御回路6bには電源電圧V_ccが印加されない。ス
イツチングレギユレータ制御回路6aが作動し、整流・平
滑回路17の出力電圧が充分立ち上がつてからでないと、
スイツチングレギユレータ制御回路6bは作動しない。

また、抵抗３に流れる電流ｉが充分大きくなくてコンデ
ンサ５の充電電圧の変化が遅く、かかる充電のままで
は、スイツチングレギユレータ制御回路6aが作動開始し
ても、その電源電圧V_ccの上昇速度が遅くて不安定状態
が続くような場合でも、一旦スイツチングレギユレータ
制御回路6aが作動開始すると、整流・平滑回路17から電
圧が出力されてダイオード18がオンし、整流・平滑回路
17からダイオード18を介して供給される電流によつてコ
ンデンサ５が急激に充分大きな電圧まで充電される。し
たがつて、抵抗３での電力消費を低減できて、しかも、
起動後直ちにスイツチングレギユレータ制御回路6aの作
動の安定化を図ることができる。

さらに、スイツチングレギユレータ制御回路6aが、過電
流保護回路の作動により、作動を停止すると、整流・平
滑回路17から電圧が出力されなくなり、コンデンサ５の
充電電圧によつてダイオード18が逆バイアスされ、スイ
ツチングレギユレータ制御回路6bも作動停止する。した
がつて、このダイオード18の作用により、コンデンサ５
はスイツチングレギユレータ制御回路6bの放電が禁止さ
れる。このため、スイツチングレギユレータ制御回路6a
には高電源電圧V_ccが印加され続け、スイツチングレギ
ユレータ制御回路6aの過電流保護回路は作動し続ける。
これが作動している限り、スイツチングレギユレータ制
御回路6bは作動停止し続ける。スイツチングレギユレー
タ制御回路6a,6bの過電流保護回路は電源電圧V_ccが低下
すると復帰し、このために、スイツチングレギユレータ
制御回路6a,6bを作動可能状態に復帰させるためには、
一旦入力直流電圧V₀の供給を停止させればよい。

ところで、ダイオード18がなければ、スイツチングレギ
ユレータ制御回路6aの過電流保護回路が作動したとき、
次のような誤動作が生ずる。すなわち、この過電流保護
回路が作動すると、整流・平滑回路17から電圧が出力さ
れなくなるから、この瞬間スイツチングレギユレータ制
御回路6bは作動停止するが、コンデンサ５の充電電圧に
よつて電源電圧V_ccが上昇し、再び作動開始する。しか
し、スイツチングレギユレータ制御回路6bは、作動開始
により、コンデンサ５に蓄積されている電力を消費する
ために、コンデンサ５の充電電圧が低下する。これによ
り、スイツチングレギユレータ制御回路6aでは、電源電
圧V_ccが低下することにより、過電流保護回路が復帰す
る。しかし、コンデンサ５はその後充電され、充電電圧
が充分高くなると、スイツチングレギユレータ制御回路
6aが作動開始して整流・平滑回路17から電圧が出力され
る。これとともに、過電流検出回路11aが一次巻線13a,F
ET9aの過電流を検出し、スイッチングレギユレータ制御
回路6aは、その過電流保護回路が作動して、作動停止す
る。このようにして、スイツチングレギユレータ制御回
路6a,6bは作動、作動停止を繰り返すことになる。ダイ
オード18は、コンデンサ５の充電電圧がスイツチングレ
ギユレータ制御回路6bに印加されないようにして、かか
る誤動作を防止しているのである。

遅延回路7a,7bは出力端子22a,23aでの出力電圧V₁と出力
端子22b,23bでの出力電圧V₂との発生タイミングやこれ
ら発生タイミングの時間差をもたらせるために用いられ
る。第２図はこれら出力電圧V₁，V₂の発生タイミングを
示すものであつて、t₀は入力直流電圧V₀の投入時点、t₁
は出力電圧V₁の発生開始時点、t₂は出力電圧V₂の発生開
始時点を夫々示している。そして、t₀〜t₁間はコンデン
サ５の充電時間と遅延回路7aの遅延時間とで決まり、t₁
〜t₂間の時間差Δｔは遅延回路7bの遅延時間で決まる。

第３図は第１図における遅延回路7a,7bの具体的な一例
を示す回路図であつて、24は電源端子、25〜28は抵抗、
29はコンデンサ、30はツエナーダイオード、31はトラン
ジスタ、32は接地端子、33は出力端子である。

同図において、電源端子24には第１図のコンデンサ５の
充電電圧（遅延回路7aの場合）もしくは整流・平滑回路
17の出力電圧が印加され、接地端子32は第１図における
スイツチングレギユレータ制御回路6aまたは6bの端子GN
Dに接続され、出力端子33は同じくスイツチングレギュ
レータ制御回路6aまたは6bの電源端子V_ccに接続され
る。

電源端子24に電圧V_sが印加されると、この印加電圧V_sの
抵抗25,27による分圧電圧によつてコンデンサ29が充電
される。このコンデンサ29の充電電圧がツエナーダイオ
ード30のツエナー電圧V_zに達するまではツエナーダイオ
ード30はオフしており、トランジスタ31もオフしてい
る。このために、出力端子33の電位は接地端子32の電位
に等しい。

コンデンサ29の充電電圧がツエナー電圧V_z以上となる
と、ツエナーダイオード30がオンし、コンデンサ29の充
電電圧がトランジスタ31のベースに印加され、トランジ
スタ31がオンする。これにより電源端子24の印加電圧V_s
が抵抗26,28によって分圧されて出力端子33から出力さ
れる。

以上のように、出力端子33からは、電源端子24への電圧
V_sの印加時点よりも、コンデンサ29でのツエナー電圧V_z
までの充電時間だけ遅れて電圧が出力される。この遅延
時間は抵抗25,27の抵抗値およびコンデンサ29の容量値
に応じて任意に設定できる。

この実施例をプリンタに用いた場合、出力電圧V₁をデイ
ジタル回路など制御系の電源電圧とし、出力電圧V₂をモ
ータやサーマルヘツドなどの電源電圧とすることができ
る。これによると、制御系が異常であるときには、制御
系とともにモータやサーマルヘツドなどの電源が同時に
切られ、また、モータやサーマルヘツドなどが異常であ
るときには、これらの電源が切られ、プリンタの不慮な
事故を防止できる。また、制御系の電源電圧が安定化し
た後、モータやサーマルヘツドなどに電源電圧が印加さ
れるので、電源投入時でも制御系が正しく作用して、モ
ータやサーマルヘツドなどが誤動作することはない。

なお、第１図において、FET9a,9bに夫々並列に接続され
る緩衝回路10a,10bは、FET9a,9bのオンからオフへの切
換え時に発生するスパイクノイズを吸収する。また、ゲ
ート制御回路8a,8bは、夫々FET9a,9bに流れる電流を制
限することにより、FET9a,9bのオンの立上りの緩急を簡
単にし、また、スイツチングレギユレータ制御回路6a,6
bの電源電圧V_ccによる出力電流を規制する。

また、遅延回路7a,7bのいずれか一方を設けるようにし
てもよいし、これらを除いてもよい。

［発明の効果］以上説明したように、本発明によれば、起動時におい
て、異なる負荷への電源電圧の印加タイミングをずらす
ことができるので、入力突入電流を減少されることがで
き、大電流による電気部品の破損、特性劣化などを防止
することができるし、起動回路の駆動電流も小さくでき
て、消費電力の低減、低い耐久性の素子の使用などを可
能とする。

また、夫々の負荷への電源電圧の印加タイミングに時間
差をもたせることができ、起動時における各負荷の誤動
作を防止することもできる。

さらに、過電流の保護回路も段階的に動作させることが
でき、それらの誤動作を防止することができる。

【図面の簡単な説明】

第１図は本発明による電源回路の一実施例を示す構成
図、第２図は第１図における遅延回路の作用を示す図、
第３図はこの遅延回路の一具体例を示す回路図、第４図
は従来例に係る電源回路の構成図である。５……コンデンサ、6a,6b……スイツチングレギユレー
タ制御回路、7a,7b……遅延回路、9a,9b……電界効果ト
ランジスタ、11a,11b……過電流検出回路、12a,12b……
トランス、13a,13b……一次巻線、14a,14b……二次巻
線、16……補助巻線、17……整流・平滑回路、18……ダ
イオード。

Claims

【特許請求の範囲】

【請求項１】入力直流電圧が印加される一次巻線、二次
巻線および補助巻線を有する第１のトランスと、該入力
直流電圧の分圧電圧によつて充電するコンデンサと、該
コンデンサの充電電圧を電源電圧とする第１のスイツチ
ングレギユレータ制御回路と、該第１のスイツチングレ
ギユレータ制御回路から出力されるスイツチングパルス
に応じて該一次巻線に流れる電流をオン，オフする第１
のトランジスタと、該一次巻線に流れる電流のオン，オ
フによつて該補助巻線に誘起される電圧を整流・平滑す
る整流・平滑回路と、該整流・平滑回路側をアノードと
して該整流・平滑回路と該コンデンサとの間に接続され
たダイオードと、該整流・平滑回路の出力電圧を電源電
圧とする第２のスイツチングレギユレータ制御回路と、
該入力直流電圧が印加される一次巻線および二次巻線を
有する第２のトランスと、該第２のスイツチングレギユ
レータ制御回路から出力されるスイツチングパルスに応
じて該第２のトランスの該一次巻線に流れる電流をオ
ン，オフする第２のトランジスタとを備え、該第1,第２
のトランスの二次巻線に誘起される電圧を夫々整流・平
滑して異なる電源電圧を得ることができるように構成し
たことを特徴とする電源回路。
【請求項２】請求項１において、前記コンデンサと前記
第１のスイツチングレギユレータ制御回路の電源端子と
の間、前記整流・平滑回路の電圧出力端子と前記第２の
スイツチングレギユレータ制御回路の電源端子との間の
少なくともいずれか一方に遅延回路を設けたことを特徴
とする電源回路。
【請求項３】請求項１または２において、前記第1,第２
のトランスの一次巻線に流れる過電流を夫々検出する第
1,第２の過電流検出回路を設け、該第１の過電流検出回
路の過電流検出とともに前記第1,第２のスイツチングレ
ギユレータ制御回路を作動停止させ、該第２の過電流検
出回路の過電流検出とともに前記第２のスイツチングレ
ギユレータ制御回路を作動停止させることを特徴とする
電源回路。