JPH07201193A - ２行アドレス復号兼選択回路 - Google Patents
２行アドレス復号兼選択回路Info
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Abstract
(57)【要約】
【目的】 冗長を有する電気的に消去可能で書き込み可
能な不揮発性メモリ装置のための、２行アドレス復号兼
選択回路を提供する。 【構成】 回路ブロック（ＰＧ０−ＰＧ１５）の各々
が、次段の回路ブロックのキャリイン入力端子（ＣＩ０
−ＣＩ１５）に供給され、各々の選択信号（Ｐ０−Ｐ１
５）が活性化した場合に活性化するキャリアウト信号
（ＣＯ０−ＣＯ１５）も発生し、第１回路ブロック（Ｐ
Ｇ０）が基準電位（ＧＮＤ）に接続されたキャリイン入
力端子（ＣＩ０）を有し、前記回路ブロックの各々が、
プリプログラミング動作中にメモリ装置の電気的な消去
に先行して不良行（ＷＬ０−ＷＬ１５）がアドレスされ
た場合、メモリ装置の制御回路（６）によって活性化す
る制御信号（Ｅ）も供給し、キャリアウト信号（ＣＯ０
−ＣＯ１５）が活性化している場合、各々の選択信号
（Ｐ０−Ｐ１５）を活性化させ、２本の隣接した行（Ｗ
Ｌ０−ＷＬ１５）を選択できるように構成した。
能な不揮発性メモリ装置のための、２行アドレス復号兼
選択回路を提供する。 【構成】 回路ブロック（ＰＧ０−ＰＧ１５）の各々
が、次段の回路ブロックのキャリイン入力端子（ＣＩ０
−ＣＩ１５）に供給され、各々の選択信号（Ｐ０−Ｐ１
５）が活性化した場合に活性化するキャリアウト信号
（ＣＯ０−ＣＯ１５）も発生し、第１回路ブロック（Ｐ
Ｇ０）が基準電位（ＧＮＤ）に接続されたキャリイン入
力端子（ＣＩ０）を有し、前記回路ブロックの各々が、
プリプログラミング動作中にメモリ装置の電気的な消去
に先行して不良行（ＷＬ０−ＷＬ１５）がアドレスされ
た場合、メモリ装置の制御回路（６）によって活性化す
る制御信号（Ｅ）も供給し、キャリアウト信号（ＣＯ０
−ＣＯ１５）が活性化している場合、各々の選択信号
（Ｐ０−Ｐ１５）を活性化させ、２本の隣接した行（Ｗ
Ｌ０−ＷＬ１５）を選択できるように構成した。
Description
【０００１】
【産業上の利用分野】本発明は、電気的に消去可能で書
き込み可能な、冗長を有する不揮発性メモリ装置、特に
フラッシュＥＥＰＲＯＭ装置のための、２行アドレス復
号兼選択回路に関するものである。
き込み可能な、冗長を有する不揮発性メモリ装置、特に
フラッシュＥＥＰＲＯＭ装置のための、２行アドレス復
号兼選択回路に関するものである。
【０００２】
【従来の技術】半導体メモリの製造において、メモリマ
トリックス内の僅かな数のメモリ素子にしばしば欠陥が
生じる。このような欠陥が生ずる確率が高い理由は、半
導体メモリ装置において、チップ領域の大部分がメモリ
マトリックスによって占有されることにある。さらに欠
陥はメモリマトリックス内にあって周辺回路内にはな
く、製造工程の特性は通常制限される。
トリックス内の僅かな数のメモリ素子にしばしば欠陥が
生じる。このような欠陥が生ずる確率が高い理由は、半
導体メモリ装置において、チップ領域の大部分がメモリ
マトリックスによって占有されることにある。さらに欠
陥はメモリマトリックス内にあって周辺回路内にはな
く、製造工程の特性は通常制限される。
【０００３】数百万個の内の僅かな数の不良メモリ素子
の存在によってチップ全体を廃棄しなければならなくな
るのを避けるために、したがって歩留りを増すために、
メモリ装置の試験中に欠陥が判明したこれらの素子の代
わりとして使用されるべき、一般に「冗長メモリ素子
（redundancy memory elements）」と呼ばれる、ある数
の追加のメモリ素子を設ける技術が知られている。やむ
を得ず集積された部品に設ける必要があり、不良メモリ
素子の冗長メモリ素子への上述した機能上の交換をさせ
る選択回路は、全体として「冗長回路（redundancy cir
cuitry）」の名前で示されており、冗長メモリ素子と回
路の組合せを略して「冗長（redundancy）」と定義づけ
る。
の存在によってチップ全体を廃棄しなければならなくな
るのを避けるために、したがって歩留りを増すために、
メモリ装置の試験中に欠陥が判明したこれらの素子の代
わりとして使用されるべき、一般に「冗長メモリ素子
（redundancy memory elements）」と呼ばれる、ある数
の追加のメモリ素子を設ける技術が知られている。やむ
を得ず集積された部品に設ける必要があり、不良メモリ
素子の冗長メモリ素子への上述した機能上の交換をさせ
る選択回路は、全体として「冗長回路（redundancy cir
cuitry）」の名前で示されており、冗長メモリ素子と回
路の組合せを略して「冗長（redundancy）」と定義づけ
る。
【０００４】冗長回路は、書き込み可能不揮発性メモリ
レジスタを具え、これらのレジスタは、好適には不良メ
モリ素子に対応するこれらのアドレス配置を格納する。
これらのレジスタはメモリ装置試験の間に１回、全てに
対して書き込まれ、そこに格納された情報を電源がなく
ても保持しなければならない。
レジスタを具え、これらのレジスタは、好適には不良メ
モリ素子に対応するこれらのアドレス配置を格納する。
これらのレジスタはメモリ装置試験の間に１回、全てに
対して書き込まれ、そこに格納された情報を電源がなく
ても保持しなければならない。
【０００５】冗長を実際に行うにあたって、冗長メモリ
素子の行（ワードライン）および列（ビットライン）の
双方をメモリマトリックス中に設ける。各々の冗長ワー
ドラインまたはビットラインを不揮発性メモリレジスタ
にそれぞれ関連させ、これらのレジスタ内に不良のワー
ドラインまたはビットラインのアドレスを格納し、不良
のワードラインまたはビットラインがアドレスされたと
きはいつも、対応する冗長ワードラインまたはビットラ
インが選択されるようにする。
素子の行（ワードライン）および列（ビットライン）の
双方をメモリマトリックス中に設ける。各々の冗長ワー
ドラインまたはビットラインを不揮発性メモリレジスタ
にそれぞれ関連させ、これらのレジスタ内に不良のワー
ドラインまたはビットラインのアドレスを格納し、不良
のワードラインまたはビットラインがアドレスされたと
きはいつも、対応する冗長ワードラインまたはビットラ
インが選択されるようにする。
【０００６】マトリックスワードラインに関係する限り
では、最も頻繁に起こる欠陥は、隣接するワードライン
間の短絡からなるということが確認されている。この状
況は、試験中に容易に検出できる。なぜなら、２本の短
絡したワードラインの一方の選択を試みた場合、このよ
うなワードラインの電位は隣接する選択されていないワ
ードラインの電位と短絡によって連絡しているので、予
定した値に上昇させることができないからである。試験
中にマトリックスワードラインが隣接するラインと短絡
しているのを発見した場合、２本の不良マトリックスワ
ードラインの双方を、２本の冗長ワードラインに置き換
えなければならない。２本の不良マトリックスワードラ
インは、書き込み中も読み出し中も選択されない。
では、最も頻繁に起こる欠陥は、隣接するワードライン
間の短絡からなるということが確認されている。この状
況は、試験中に容易に検出できる。なぜなら、２本の短
絡したワードラインの一方の選択を試みた場合、このよ
うなワードラインの電位は隣接する選択されていないワ
ードラインの電位と短絡によって連絡しているので、予
定した値に上昇させることができないからである。試験
中にマトリックスワードラインが隣接するラインと短絡
しているのを発見した場合、２本の不良マトリックスワ
ードラインの双方を、２本の冗長ワードラインに置き換
えなければならない。２本の不良マトリックスワードラ
インは、書き込み中も読み出し中も選択されない。
【０００７】
【発明が解決しようとする課題】一括して電気的に消去
可能で書き込み可能なＲＯＭ装置（フラッシュＥＥＰＲ
ＯＭと略す）においてワードライン冗長を行うには、い
くつかの問題がある。フラッシュＥＥＰＲＯＭ装置は、
電気的に書き込み可能というだけでなく、ＥＰＲＯＭ装
置のように電気的に消去可能という特性も有する。これ
らは、選択されたワードラインを高電圧（一般に１２
Ｖ）に上昇させることにより、バイトを単位として書き
込まれる。消去は、代わりにバルク動作であり、全ての
メモリマトリックスか、少なくともそのセクタに、メモ
リマトリックスの共通ソースラインを高電圧に上昇させ
る一方、すべてのワードラインをグランドに保つことに
よって行う。すでに書き込まれていない状態にあるメモ
リ素子が過度に消去をされ、消去後にメモリ素子が負の
しきい値電圧を有するという許容できない結果が発生す
るのを防ぐために、メモリマトリックス内、または消去
すべきマトリックスセクタ内の全てのメモリ素子に予備
の書き込み処置を行う必要がある。この方法において、
全てのメモリ素子は共通の開始状態に置かれるので、消
去後に全てのメモリ素子がほぼ同じしきい値電圧を持つ
ようになる。このような予備の書き込みを、「プリプロ
グラミング（preprogramming）」または「プレコンディ
ショニング（preconditioning ）」と呼ぶ。
可能で書き込み可能なＲＯＭ装置（フラッシュＥＥＰＲ
ＯＭと略す）においてワードライン冗長を行うには、い
くつかの問題がある。フラッシュＥＥＰＲＯＭ装置は、
電気的に書き込み可能というだけでなく、ＥＰＲＯＭ装
置のように電気的に消去可能という特性も有する。これ
らは、選択されたワードラインを高電圧（一般に１２
Ｖ）に上昇させることにより、バイトを単位として書き
込まれる。消去は、代わりにバルク動作であり、全ての
メモリマトリックスか、少なくともそのセクタに、メモ
リマトリックスの共通ソースラインを高電圧に上昇させ
る一方、すべてのワードラインをグランドに保つことに
よって行う。すでに書き込まれていない状態にあるメモ
リ素子が過度に消去をされ、消去後にメモリ素子が負の
しきい値電圧を有するという許容できない結果が発生す
るのを防ぐために、メモリマトリックス内、または消去
すべきマトリックスセクタ内の全てのメモリ素子に予備
の書き込み処置を行う必要がある。この方法において、
全てのメモリ素子は共通の開始状態に置かれるので、消
去後に全てのメモリ素子がほぼ同じしきい値電圧を持つ
ようになる。このような予備の書き込みを、「プリプロ
グラミング（preprogramming）」または「プレコンディ
ショニング（preconditioning ）」と呼ぶ。
【０００８】プリプログラミングは、通常の書き込みと
同様に、バイトを単位として行われ、メモリマトリック
スのワードラインを逐次的にアクセスする。このように
すると、冗長ワードラインによって置き換えられた不良
ワードラインが存在する場合、このような不良ワードラ
インがアドレスされた時から、冗長回路が欠陥のワード
ラインが選択されるのを防止する非選択信号を生成する
ので、それに接続されたメモリ素子をプリプログラミン
グすることができないことになる。他方では、消去がワ
ードラインの選択を必要としないことから、不良ワード
ラインに接続されたメモリ素子は消去される。これは、
従来のワードライン冗長手段をフラッシュＥＥＰＲＯＭ
に使用すると、不良ワードラインに接続されたメモリ素
子が、次第に負のしきい値電圧を得るようなることを意
味する。
同様に、バイトを単位として行われ、メモリマトリック
スのワードラインを逐次的にアクセスする。このように
すると、冗長ワードラインによって置き換えられた不良
ワードラインが存在する場合、このような不良ワードラ
インがアドレスされた時から、冗長回路が欠陥のワード
ラインが選択されるのを防止する非選択信号を生成する
ので、それに接続されたメモリ素子をプリプログラミン
グすることができないことになる。他方では、消去がワ
ードラインの選択を必要としないことから、不良ワード
ラインに接続されたメモリ素子は消去される。これは、
従来のワードライン冗長手段をフラッシュＥＥＰＲＯＭ
に使用すると、不良ワードラインに接続されたメモリ素
子が、次第に負のしきい値電圧を得るようなることを意
味する。
【０００９】このような問題を克服するために、フラッ
シュＥＥＰＲＯＭにおいて利用されているワードライン
冗長手段を、プリプログラミング中に不良ワードライン
がアドレスされた場合、冗長回路によって生成される不
良ワードライン非選択信号を抑制するために設ける。こ
のようにすると、プリプログラミング中に不良ワードラ
インがアドレスされた場合、それに接続されたメモリ素
子を有効にプリプログラミングすることができる。
シュＥＥＰＲＯＭにおいて利用されているワードライン
冗長手段を、プリプログラミング中に不良ワードライン
がアドレスされた場合、冗長回路によって生成される不
良ワードライン非選択信号を抑制するために設ける。こ
のようにすると、プリプログラミング中に不良ワードラ
インがアドレスされた場合、それに接続されたメモリ素
子を有効にプリプログラミングすることができる。
【００１０】しかしながらこの場合、現在アドレスされ
ている不良ワードラインが有効に選択されているだけで
なく、隣接したワードラインの選択も必要とする。よう
するに、不良ワードラインが隣接するワードラインと短
絡しているとすると、この隣接するワードラインが選択
されず、その電位がグランドに保たれている場合、アド
レスされた不良ワードラインの電位を、メモリ素子のプ
ログラミングに必要な予定した値（１２Ｖ）に上昇させ
ることができない。すなわち、互いに短絡された２本の
隣接するワードラインを、プリプログラミング中に、同
時に選択する必要がある。
ている不良ワードラインが有効に選択されているだけで
なく、隣接したワードラインの選択も必要とする。よう
するに、不良ワードラインが隣接するワードラインと短
絡しているとすると、この隣接するワードラインが選択
されず、その電位がグランドに保たれている場合、アド
レスされた不良ワードラインの電位を、メモリ素子のプ
ログラミングに必要な予定した値（１２Ｖ）に上昇させ
ることができない。すなわち、互いに短絡された２本の
隣接するワードラインを、プリプログラミング中に、同
時に選択する必要がある。
【００１１】この条件は、ワードラインアドレス復号兼
選択回路の複雑さを大幅に増加させる原因となり、チッ
プ全体の寸法が増加してしまう。
選択回路の複雑さを大幅に増加させる原因となり、チッ
プ全体の寸法が増加してしまう。
【００１２】本発明の目的は、プリプログラミング中に
２本の隣接する不良ワードラインを同時に選択する行ア
ドレス復号兼選択回路を、チップ全体の寸法を増加させ
ることなく実現することにある。
２本の隣接する不良ワードラインを同時に選択する行ア
ドレス復号兼選択回路を、チップ全体の寸法を増加させ
ることなく実現することにある。
【００１３】
【課題を解決するための手段】本発明によれば、このよ
うな目的を、列と行との交点にメモリ素子が配置された
メモリ素子のマトリックスを具え冗長を有し電気的に消
去可能で書き込み可能な不揮発性メモリ装置のための２
行アドレス復号兼選択回路であって、アドレス信号が供
給される複数の同一の回路ブロックを具え、各々が前記
アドレス信号の個々の論理状態によって活性化され、マ
トリックスの個々の行を選択する選択信号をそれぞれ生
成する２行アドレス復号兼選択回路において、前記回路
ブロックの各々が、次段の回路ブロックのキャリイン入
力端子に供給され、各々の選択信号が活性化した場合に
活性化するキャリアウト信号も発生し、前記複数の回路
ブロックの第１回路ブロックが基準電位に接続されたキ
ャリイン入力端子を有し、前記回路ブロックの各々が、
プリプログラミング動作中にメモリ装置の電気的な消去
に先行して不良行がアドレスされた場合、メモリ装置の
制御回路によって活性化する制御信号も供給し、各々の
キャリイン入力端子に供給しているキャリアウト信号が
活性化している場合、各々の選択信号を活性化させ、２
本の隣接した行を選択できるように構成したことを特徴
とする、２行アドレス復号兼選択回路によって達成する
ことができる。
うな目的を、列と行との交点にメモリ素子が配置された
メモリ素子のマトリックスを具え冗長を有し電気的に消
去可能で書き込み可能な不揮発性メモリ装置のための２
行アドレス復号兼選択回路であって、アドレス信号が供
給される複数の同一の回路ブロックを具え、各々が前記
アドレス信号の個々の論理状態によって活性化され、マ
トリックスの個々の行を選択する選択信号をそれぞれ生
成する２行アドレス復号兼選択回路において、前記回路
ブロックの各々が、次段の回路ブロックのキャリイン入
力端子に供給され、各々の選択信号が活性化した場合に
活性化するキャリアウト信号も発生し、前記複数の回路
ブロックの第１回路ブロックが基準電位に接続されたキ
ャリイン入力端子を有し、前記回路ブロックの各々が、
プリプログラミング動作中にメモリ装置の電気的な消去
に先行して不良行がアドレスされた場合、メモリ装置の
制御回路によって活性化する制御信号も供給し、各々の
キャリイン入力端子に供給しているキャリアウト信号が
活性化している場合、各々の選択信号を活性化させ、２
本の隣接した行を選択できるように構成したことを特徴
とする、２行アドレス復号兼選択回路によって達成する
ことができる。
【００１４】本発明による２行アドレス復号兼選択回路
は、プリプログラミング段階中に２本の隣接した不良行
（ワードライン）を同時に選択することができる。さら
に、複数の同一の回路ブロックで構成しているので、と
ても簡単であり、物理的に小型の配置にすることができ
る。したがってチップ寸法を小さくすることができる。
は、プリプログラミング段階中に２本の隣接した不良行
（ワードライン）を同時に選択することができる。さら
に、複数の同一の回路ブロックで構成しているので、と
ても簡単であり、物理的に小型の配置にすることができ
る。したがってチップ寸法を小さくすることができる。
【００１５】本発明の実施例によれば、前記マトリック
スの行をパケット毎にグループ化した、前記２行アドレ
ス復号兼選択回路において、前記複数の回路ブロック
が、第１レベル行アドレス信号を供給され、各パケット
内で個々の行を選択するために第１レベル選択手段を駆
動する、第１レベル行アドレス復号化回路を構成し、第
２レベル行アドレス信号を供給され、個々のパケットを
選択するために第２レベル選択信号を生成する、第２レ
ベル行アドレス復号兼選択回路をさらに具える。
スの行をパケット毎にグループ化した、前記２行アドレ
ス復号兼選択回路において、前記複数の回路ブロック
が、第１レベル行アドレス信号を供給され、各パケット
内で個々の行を選択するために第１レベル選択手段を駆
動する、第１レベル行アドレス復号化回路を構成し、第
２レベル行アドレス信号を供給され、個々のパケットを
選択するために第２レベル選択信号を生成する、第２レ
ベル行アドレス復号兼選択回路をさらに具える。
【００１６】
【実施例】図１に示すように、電気的に消去可能で書き
込み可能な半導体メモリ装置、例えばフラッシュＥＥＰ
ＲＯＭ型の半導体メモリ装置は、制御ゲートおよびフロ
ーティングゲートを有する積層ゲートＭＯＳ型トランジ
スタの複数のメモリ素子ＴＦを具え、これらのメモリ素
子は、列すなわちビットラインＢＬ０、ＢＬ１、等と、
行すなわちワードラインＷＬ０−ＷＬ１５との交点に位
置し、メモリ素子ＴＦのマトリックスを形成する。メモ
リ素子ＴＦの各々は、そのドレインをビットラインＢＬ
０、ＢＬ１、等の各々に接続し、その制御ゲートをワー
ドラインＷＬ０−ＷＬ１５の各々に接続する。全てのメ
モリ素子ＴＦのソースを、共通ソースライン２に接続す
る。
込み可能な半導体メモリ装置、例えばフラッシュＥＥＰ
ＲＯＭ型の半導体メモリ装置は、制御ゲートおよびフロ
ーティングゲートを有する積層ゲートＭＯＳ型トランジ
スタの複数のメモリ素子ＴＦを具え、これらのメモリ素
子は、列すなわちビットラインＢＬ０、ＢＬ１、等と、
行すなわちワードラインＷＬ０−ＷＬ１５との交点に位
置し、メモリ素子ＴＦのマトリックスを形成する。メモ
リ素子ＴＦの各々は、そのドレインをビットラインＢＬ
０、ＢＬ１、等の各々に接続し、その制御ゲートをワー
ドラインＷＬ０−ＷＬ１５の各々に接続する。全てのメ
モリ素子ＴＦのソースを、共通ソースライン２に接続す
る。
【００１７】それ自体は既知の、図１に示す行アドレス
復号兼選択アーキテクチャは、等しい数の行（以後「ワ
ードライン」と呼ぶ）のグループすなわち「パケット」
ＷＬＰ０−ＷＬＰ１５を構成し、図示した例において
は、各々１６本のワードラインＷＬ０−ＷＬ１５からな
る１６本のパケットＷＬＰ０−ＷＬＰ１５で、全体で合
計２５６ワードラインを構成する。各パケットＷＬＰ０
−ＷＬＰ１５の各ワードラインＷＬ０−ＷＬ１５を、駆
動インバータ１に接続する。
復号兼選択アーキテクチャは、等しい数の行（以後「ワ
ードライン」と呼ぶ）のグループすなわち「パケット」
ＷＬＰ０−ＷＬＰ１５を構成し、図示した例において
は、各々１６本のワードラインＷＬ０−ＷＬ１５からな
る１６本のパケットＷＬＰ０−ＷＬＰ１５で、全体で合
計２５６ワードラインを構成する。各パケットＷＬＰ０
−ＷＬＰ１５の各ワードラインＷＬ０−ＷＬ１５を、駆
動インバータ１に接続する。
【００１８】第２レベル選択信号Ｌ０−Ｌ１５は全ての
パケットＷＬＰ０−ＷＬＰ１５のなかからあるパケット
を選択する。このような信号Ｌ０−Ｌ１５を、それ自体
は既知の行アドレス復号兼選択回路８（図２）から発生
する。この行アドレス復号兼選択回路８には、アドレス
バスＡＤＤによって図中に示される、アドレス信号の全
てのセットの最初のサブセットを供給する。図示した例
において、１６本の信号Ｌ０−Ｌ１５を発生させるため
に４本のアドレス信号を必要とする。ワードラインの所
定のパケットＷＬＰ０−ＷＬＰ１５を選択するために、
例えばＷＬＰ０を選択する場合、各々の第２レベル選択
信号Ｌ０をロウ論理レベルに駆動し、一方他の全ての信
号Ｌ１−Ｌ１５をハイに保つ。
パケットＷＬＰ０−ＷＬＰ１５のなかからあるパケット
を選択する。このような信号Ｌ０−Ｌ１５を、それ自体
は既知の行アドレス復号兼選択回路８（図２）から発生
する。この行アドレス復号兼選択回路８には、アドレス
バスＡＤＤによって図中に示される、アドレス信号の全
てのセットの最初のサブセットを供給する。図示した例
において、１６本の信号Ｌ０−Ｌ１５を発生させるため
に４本のアドレス信号を必要とする。ワードラインの所
定のパケットＷＬＰ０−ＷＬＰ１５を選択するために、
例えばＷＬＰ０を選択する場合、各々の第２レベル選択
信号Ｌ０をロウ論理レベルに駆動し、一方他の全ての信
号Ｌ１−Ｌ１５をハイに保つ。
【００１９】第一レベル選択信号Ｐ０−Ｐ１５は、駆動
インバータ１の入力端子に接続された各々の選択トラン
ジスタＴＳを駆動し、所定のパケットＷＬＰ０−ＷＬＰ
１５の全てのワードラインＷＬ０−ＷＬ１５のなかから
所定のワードラインを選択する。例えばパケットＷＬＰ
０内のワードラインＷＬ０を選択しようとする場合、Ｌ
０をロウに駆動し、Ｐ０をハイに駆動して、各々の駆動
インバータ１の入力端子に論理「０」が供給されるよう
にする。したがってワードラインＷＬ０の電位は、イン
バータ１の電圧供給値に上昇する。この電圧は、通常の
５Ｖ電圧（読み出し状態）と１２Ｖ程度の書き込み高電
圧（書き込み状態）とで切り換えることができる。他の
全ての信号Ｐ１−Ｐ１５をロウに保つので、各々の選択
トランジスタＴＳはオフに保たれる。駆動インバータ１
の入力端子は、したがってフローティング状態に維持さ
れる。しかしながら、駆動インバータ１は、内部におい
て電源電圧までプルアップされるので、選択されないワ
ードラインＷＬ１−ＷＬ１５の電位はロウに保たれる。
インバータ１の入力端子に接続された各々の選択トラン
ジスタＴＳを駆動し、所定のパケットＷＬＰ０−ＷＬＰ
１５の全てのワードラインＷＬ０−ＷＬ１５のなかから
所定のワードラインを選択する。例えばパケットＷＬＰ
０内のワードラインＷＬ０を選択しようとする場合、Ｌ
０をロウに駆動し、Ｐ０をハイに駆動して、各々の駆動
インバータ１の入力端子に論理「０」が供給されるよう
にする。したがってワードラインＷＬ０の電位は、イン
バータ１の電圧供給値に上昇する。この電圧は、通常の
５Ｖ電圧（読み出し状態）と１２Ｖ程度の書き込み高電
圧（書き込み状態）とで切り換えることができる。他の
全ての信号Ｐ１−Ｐ１５をロウに保つので、各々の選択
トランジスタＴＳはオフに保たれる。駆動インバータ１
の入力端子は、したがってフローティング状態に維持さ
れる。しかしながら、駆動インバータ１は、内部におい
て電源電圧までプルアップされるので、選択されないワ
ードラインＷＬ１−ＷＬ１５の電位はロウに保たれる。
【００２０】図２に示すように、第１レベル選択信号Ｐ
０−Ｐ１５を第１レベル行アドレス復号回路によって発
生させ、この回路は各々がそれぞれ信号Ｐ０−Ｐ１５を
発生する多数の同一のブロックＰＧ０−ＰＧ１５を具え
る。第１レベル行アドレス復号回路は、全てのアドレス
信号ＡＤＤの第２のサブセットの復号化を行う。各ブロ
ックＰＧ０−ＰＧ１５にアドレスバスＡＤＤから取り出
した異なった信号の組合せを供給し、ここで各信号は１
個のアドレス信号Ａ０−Ａ３またはその論理の補数Ａ０
Ｎ−Ａ３Ｎを表す。各ブロックＰＧ１−ＰＧ１５には、
キャリイン信号ＣＩ１−ＣＩ１５も供給し、これらのキ
ャリイン信号は前段ブロックのキャリアウト信号ＣＯ０
−ＣＯ１４とする。ＰＧ０には、接地電位ラインＧＮＤ
を接続する。第１６ブロックＰＧ１５のキャリアウト信
号ＣＯ１５は、その代わりにフローティング状態のまま
である。全てのブロックＰＧ０−ＰＧ１５に、メモリ装
置内の制御回路６によって発生する共通信号Ｅをさらに
供給する。
０−Ｐ１５を第１レベル行アドレス復号回路によって発
生させ、この回路は各々がそれぞれ信号Ｐ０−Ｐ１５を
発生する多数の同一のブロックＰＧ０−ＰＧ１５を具え
る。第１レベル行アドレス復号回路は、全てのアドレス
信号ＡＤＤの第２のサブセットの復号化を行う。各ブロ
ックＰＧ０−ＰＧ１５にアドレスバスＡＤＤから取り出
した異なった信号の組合せを供給し、ここで各信号は１
個のアドレス信号Ａ０−Ａ３またはその論理の補数Ａ０
Ｎ−Ａ３Ｎを表す。各ブロックＰＧ１−ＰＧ１５には、
キャリイン信号ＣＩ１−ＣＩ１５も供給し、これらのキ
ャリイン信号は前段ブロックのキャリアウト信号ＣＯ０
−ＣＯ１４とする。ＰＧ０には、接地電位ラインＧＮＤ
を接続する。第１６ブロックＰＧ１５のキャリアウト信
号ＣＯ１５は、その代わりにフローティング状態のまま
である。全てのブロックＰＧ０−ＰＧ１５に、メモリ装
置内の制御回路６によって発生する共通信号Ｅをさらに
供給する。
【００２１】図３に示すように、各ブロックＰＧ０−Ｐ
Ｇ１５は、アドレス信号Ａ０，Ａ０Ｎ−Ａ３，Ａ３Ｎの
異なった組合せが供給される、４つの入力ノアゲート３
を具える。ノアゲート３の出力信号は、ブロックのキャ
リアウト信号ＣＯ０−ＣＯ１５と、２入力オアゲート５
の第１入力信号との双方を構成し、このオアゲートの第
２入力端子に各々のキャリイン信号ＣＩ０−ＣＩ１５を
供給する。オアゲート５は、信号Ｐ０−Ｐ１５の一つを
発生する。
Ｇ１５は、アドレス信号Ａ０，Ａ０Ｎ−Ａ３，Ａ３Ｎの
異なった組合せが供給される、４つの入力ノアゲート３
を具える。ノアゲート３の出力信号は、ブロックのキャ
リアウト信号ＣＯ０−ＣＯ１５と、２入力オアゲート５
の第１入力信号との双方を構成し、このオアゲートの第
２入力端子に各々のキャリイン信号ＣＩ０−ＣＩ１５を
供給する。オアゲート５は、信号Ｐ０−Ｐ１５の一つを
発生する。
【００２２】このメモリ装置に、不良ワードラインの代
用となる冗長ワードラインを選択する、冗長回路７（図
２）も設ける。冗長回路７は、第２レベル行アドレス復
号兼選択回路８に、メモリ装置が通常の読み出しおよび
書き込み状態で、不良ワードラインがアドレスされた場
合、活性化する信号ＤＩＳを供給する。制御回路６から
冗長回路７に、信号Ｅをさらに供給する。
用となる冗長ワードラインを選択する、冗長回路７（図
２）も設ける。冗長回路７は、第２レベル行アドレス復
号兼選択回路８に、メモリ装置が通常の読み出しおよび
書き込み状態で、不良ワードラインがアドレスされた場
合、活性化する信号ＤＩＳを供給する。制御回路６から
冗長回路７に、信号Ｅをさらに供給する。
【００２３】例えば、試験中にパケットＷＬＰ１のワー
ドラインＷＬ０が同じパケットＷＬＰ１の隣接したワー
ドラインＷＬ１と短絡していることが発見された場合、
パケットＷＬＰ１の２本のワードラインＷＬ０およびＷ
Ｌ１を２本の冗長ワードライン（図示せず）と交換し、
２本の短絡したワードラインのアドレス配置を、冗長回
路７に含まれ、前記２本の冗長ワードラインに関連する
２つの不揮発性メモリレジスタ内に書き込む。メモリ装
置が通常の読み出しまたは書き込み状態のどちらかで動
作しているならば、パケットＷＬＰ１の２本の短絡した
ワードラインＷＬ０またはＷＬ１のどちらかをアドレス
するいかなる試みも、冗長回路７によって認識される。
このように構成することにより、第２レベル行アドレス
復号兼選択回路８に供給される信号ＤＩＳが活性化し、
第２レベル選択信号Ｌ０−Ｌ１５が活性化されるのが防
がれ、対応する冗長ワードラインが代わりに選択される
ことによって、アドレスされている不良ワードラインが
選択されるのが防がれる。このようにすると、データは
不良ワードラインＷＬ０、ＷＬ１のメモリ素子ＴＦから
読み出されも、そこに書き込まれもされず、その代わり
に対応する冗長ワードラインのメモリ素子ＴＦから読み
出され、そこに書き込まれる。
ドラインＷＬ０が同じパケットＷＬＰ１の隣接したワー
ドラインＷＬ１と短絡していることが発見された場合、
パケットＷＬＰ１の２本のワードラインＷＬ０およびＷ
Ｌ１を２本の冗長ワードライン（図示せず）と交換し、
２本の短絡したワードラインのアドレス配置を、冗長回
路７に含まれ、前記２本の冗長ワードラインに関連する
２つの不揮発性メモリレジスタ内に書き込む。メモリ装
置が通常の読み出しまたは書き込み状態のどちらかで動
作しているならば、パケットＷＬＰ１の２本の短絡した
ワードラインＷＬ０またはＷＬ１のどちらかをアドレス
するいかなる試みも、冗長回路７によって認識される。
このように構成することにより、第２レベル行アドレス
復号兼選択回路８に供給される信号ＤＩＳが活性化し、
第２レベル選択信号Ｌ０−Ｌ１５が活性化されるのが防
がれ、対応する冗長ワードラインが代わりに選択される
ことによって、アドレスされている不良ワードラインが
選択されるのが防がれる。このようにすると、データは
不良ワードラインＷＬ０、ＷＬ１のメモリ素子ＴＦから
読み出されも、そこに書き込まれもされず、その代わり
に対応する冗長ワードラインのメモリ素子ＴＦから読み
出され、そこに書き込まれる。
【００２４】これとは異なって、メモリ装置を消去しな
ければならない場合、パケットＷＬＰ１の不良ワードラ
インＷＬ０およびＷＬ１に属するメモリ素子ＴＦを含む
全てのメモリ素子ＴＦをプリプログラミングしなければ
ならない。この動作を、マイクロコントローラによって
外部から、またはメモリ装置の制御回路６によって内部
から制御することができる。外部から制御する場合、マ
イクロコントローラがメモリ装置を消去モードにする必
要があり、次にメモリ装置に全ての可能なアドレス配置
を逐次的に供給しなければならない。内部から制御する
場合、マイクロコントローラは、メモリ装置を消去モー
ドにしなければならないだけである。内部制御回路６
は、全ての可能なアドレス配置を内部で発生することに
よって、プリプログラミング動作を行う。
ければならない場合、パケットＷＬＰ１の不良ワードラ
インＷＬ０およびＷＬ１に属するメモリ素子ＴＦを含む
全てのメモリ素子ＴＦをプリプログラミングしなければ
ならない。この動作を、マイクロコントローラによって
外部から、またはメモリ装置の制御回路６によって内部
から制御することができる。外部から制御する場合、マ
イクロコントローラがメモリ装置を消去モードにする必
要があり、次にメモリ装置に全ての可能なアドレス配置
を逐次的に供給しなければならない。内部から制御する
場合、マイクロコントローラは、メモリ装置を消去モー
ドにしなければならないだけである。内部制御回路６
は、全ての可能なアドレス配置を内部で発生することに
よって、プリプログラミング動作を行う。
【００２５】双方の場合において、非不良ワードライン
がアドレスされている間は、内部制御回路６は信号Ｅを
ロウに保つので、各ブロックＰＧ０−ＰＧ１５におい
て、ＮＯＲゲート５の第２入力端子を各々のキャリイン
信号ＣＩ０−ＣＩ１５の論理状態とは独立にロウに保つ
ようになる。このように構成すると、各ブロックＰＧ０
−ＰＧ１５によって生成された信号Ｐ０−Ｐ１５の内の
ただ１つが、アドレス信号Ａ０，Ａ０Ｎ−Ａ３，Ａ３Ｎ
の正確な配置が各々のブロックに供給される時刻におい
て活性化する。
がアドレスされている間は、内部制御回路６は信号Ｅを
ロウに保つので、各ブロックＰＧ０−ＰＧ１５におい
て、ＮＯＲゲート５の第２入力端子を各々のキャリイン
信号ＣＩ０−ＣＩ１５の論理状態とは独立にロウに保つ
ようになる。このように構成すると、各ブロックＰＧ０
−ＰＧ１５によって生成された信号Ｐ０−Ｐ１５の内の
ただ１つが、アドレス信号Ａ０，Ａ０Ｎ−Ａ３，Ａ３Ｎ
の正確な配置が各々のブロックに供給される時刻におい
て活性化する。
【００２６】しかしながら、第１の不良ワードライン、
本例ではＷＬＰ１内のＷＬ０がアドレスされた場合、信
号Ｅは制御回路６によって活性化し、冗長回路７によっ
て発生する信号ＤＩＳが活性化するのを防ぐ。このよう
にして、第２レベル選択信号Ｌ１をロウに駆動すること
ができる。信号Ｅの活性化によって、各ブロックＰＧ０
−ＰＧ１５において、信号Ｐ０−Ｐ１５の論理レベル
は、メモリ装置に現在供給されているアドレス配置に依
存するだけでなく、ブロックに供給されるキャリイン信
号ＣＩ０−ＣＩ１５の論理状態、すなわち、前のブロッ
クのキャリアウト信号ＣＯ０−ＣＯ１５の論理状態にも
依存する。本例において、ワードラインパケットＷＬＰ
１がアドレスされ、Ａ０＝Ａ１＝Ａ２＝Ａ３＝０の場
合、ブロックＰＧ１内のＮＯＲゲート３の出力信号ＣＯ
０は論理「１」であり、Ｐ０はハイに駆動され、Ｌ１上
に存在する論理「０」を駆動インバータ１の入力端子に
伝送する。この結果、選択されたワードラインＷＬ０上
に書き込み高電圧が交互に印加される。信号ＣＯ０が次
のブロックＰＧ１のキャリイン信号ＣＩ１も表し、信号
Ｅが活性化していることから、例えアドレスビットＡ０
Ｎ，Ａ１−Ａ３の現在の配置がＰＧ１のＮＯＲゲート３
の出力端子を活性化しないとしても、ブロックＰＧ１の
ＯＲゲート５の一方の入力端子は論理「１」である。こ
のようにして、Ｐ１もハイに駆動され、ＷＬＰ１の不良
ワードラインＷＬ１も書き込み高電圧に接続される。そ
の結果、ＷＬＰ１内の不良ワードラインＷＬ０のをアド
レスすることにより、短絡されたワードラインＷＬ１が
同時に選択される。
本例ではＷＬＰ１内のＷＬ０がアドレスされた場合、信
号Ｅは制御回路６によって活性化し、冗長回路７によっ
て発生する信号ＤＩＳが活性化するのを防ぐ。このよう
にして、第２レベル選択信号Ｌ１をロウに駆動すること
ができる。信号Ｅの活性化によって、各ブロックＰＧ０
−ＰＧ１５において、信号Ｐ０−Ｐ１５の論理レベル
は、メモリ装置に現在供給されているアドレス配置に依
存するだけでなく、ブロックに供給されるキャリイン信
号ＣＩ０−ＣＩ１５の論理状態、すなわち、前のブロッ
クのキャリアウト信号ＣＯ０−ＣＯ１５の論理状態にも
依存する。本例において、ワードラインパケットＷＬＰ
１がアドレスされ、Ａ０＝Ａ１＝Ａ２＝Ａ３＝０の場
合、ブロックＰＧ１内のＮＯＲゲート３の出力信号ＣＯ
０は論理「１」であり、Ｐ０はハイに駆動され、Ｌ１上
に存在する論理「０」を駆動インバータ１の入力端子に
伝送する。この結果、選択されたワードラインＷＬ０上
に書き込み高電圧が交互に印加される。信号ＣＯ０が次
のブロックＰＧ１のキャリイン信号ＣＩ１も表し、信号
Ｅが活性化していることから、例えアドレスビットＡ０
Ｎ，Ａ１−Ａ３の現在の配置がＰＧ１のＮＯＲゲート３
の出力端子を活性化しないとしても、ブロックＰＧ１の
ＯＲゲート５の一方の入力端子は論理「１」である。こ
のようにして、Ｐ１もハイに駆動され、ＷＬＰ１の不良
ワードラインＷＬ１も書き込み高電圧に接続される。そ
の結果、ＷＬＰ１内の不良ワードラインＷＬ０のをアド
レスすることにより、短絡されたワードラインＷＬ１が
同時に選択される。
【００２７】本発明のこの実施例による２行アドレス復
号兼選択回路は、所定のパケットＷＬＰ０−ＷＬＰ１５
内の最終ワードラインＷＬ１５が次の隣接したパケット
内の第１ワードラインＷＬ０と短絡しているメモリ装置
チップの修復を行うことはできないことに注意された
い。これはしかしながら、このような２本のワードライ
ンが短絡している確率が、各パケットＷＬＰ０−ＷＬＰ
１５内のワードラインの総数の逆数によって与えられ、
それは従ってそれほど高くないことから、重大な欠点と
はならない。
号兼選択回路は、所定のパケットＷＬＰ０−ＷＬＰ１５
内の最終ワードラインＷＬ１５が次の隣接したパケット
内の第１ワードラインＷＬ０と短絡しているメモリ装置
チップの修復を行うことはできないことに注意された
い。これはしかしながら、このような２本のワードライ
ンが短絡している確率が、各パケットＷＬＰ０−ＷＬＰ
１５内のワードラインの総数の逆数によって与えられ、
それは従ってそれほど高くないことから、重大な欠点と
はならない。
【図面の簡単な説明】
【図１】電気的に消去可能で書き込み可能な半導体メモ
リ装置の一部の回路ブロック図である。
リ装置の一部の回路ブロック図である。
【図２】本発明の実施例による、２行アドレス復号兼選
択回路の回路ブロック図である。
択回路の回路ブロック図である。
【図３】図２の回路の一つのブロックの回路図である。
１ 駆動インバータ ２ 共通ソースライン ３ ４入力ＮＯＲゲート ４ ＡＮＤゲート ５ ２入力ＯＲゲート ６ 制御回路 ７ 冗長回路 ８ 第２レベル行アドレス復号兼選択回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マルコ オリヴォ イタリア国 24100 ベルガモ ヴィア トレマーナ 130
Claims (4)
- 【請求項１】列（ＢＬ０，ＢＬ１）と行（ＷＬ０−ＷＬ
１５）との交点にメモリ素子（ＴＦ）が配置されたメモ
リ素子のマトリックスを具え冗長を有し電気的に消去可
能で書き込み可能な不揮発性メモリ装置のための２行ア
ドレス復号兼選択回路であって、アドレス信号（Ａ０−
Ａ３，Ａ０Ｎ−Ａ３Ｎ）が供給される複数の同一の回路
ブロック（ＰＧ０−ＰＧ１５）を具え、各々が前記アド
レス信号（Ａ０−Ａ３，Ａ０Ｎ−Ａ３Ｎ）の個々の論理
状態によって活性化され、マトリックスの個々の行（Ｗ
Ｌ０−ＷＬ１５）を選択する選択信号（Ｐ０−Ｐ１５）
をそれぞれ生成する２行アドレス復号兼選択回路におい
て、前記回路ブロック（ＰＧ０−ＰＧ１５）の各々が、
次段の回路ブロックのキャリイン入力端子（ＣＩ０−Ｃ
Ｉ１５）に供給され、各々の選択信号（Ｐ０−Ｐ１５）
が活性化した場合に活性化するキャリアウト信号（ＣＯ
０−ＣＯ１５）も発生し、前記複数の回路ブロック（Ｐ
Ｇ０−ＰＧ１５）の第１回路ブロック（ＰＧ０）が基準
電位（ＧＮＤ）に接続されたキャリイン入力端子（ＣＩ
０）を有し、前記回路ブロック（ＰＧ０−ＰＧ１５）の
各々が、プリプログラミング動作中にメモリ装置の電気
的な消去に先行して不良行（ＷＬ０−ＷＬ１５）がアド
レスされた場合、メモリ装置の制御回路（６）によって
活性化する制御信号（Ｅ）も供給し、各々のキャリイン
入力端子（ＣＩ０−ＣＩ１５）に供給しているキャリア
ウト信号（ＣＯ０−ＣＯ１５）が活性化している場合、
各々の選択信号（Ｐ０−Ｐ１５）を活性化させ、２本の
隣接した行（ＷＬ０−ＷＬ１５）を選択できるように構
成したことを特徴とする、２行アドレス復号兼選択回
路。 - 【請求項２】前記マトリックスの行（ＷＬ０−ＷＬ１
５）をパケット（ＷＬＰ０−ＷＬＰ１５）毎にグループ
化した、請求項１に記載の２行アドレス復号兼選択回路
において、前記複数の回路ブロック（ＰＧ０−ＰＧ１
５）が、第１レベル行アドレス信号（Ａ０−Ａ３，Ａ０
Ｎ−Ａ３Ｎ）を供給され、各パケット（ＷＬＰ０−ＷＬ
Ｐ１５）内で個々の行（ＷＬ０−ＷＬ１５）を選択する
ために第１レベル選択手段（ＴＳ）を駆動する、第１レ
ベル行アドレス復号化回路を構成し、第２レベル行アド
レス信号を供給され、個々のパケット（ＷＬＰ０−ＷＬ
Ｐ１５）を選択するために第２レベル選択信号を生成す
る、第２レベル行アドレス復号兼選択回路（８）をさら
に具えることを特徴とする、２行アドレス復号兼選択回
路。 - 【請求項３】請求項２に記載の２行アドレス復号兼選択
回路において、前記回路ブロックの各々が、前記第１レ
ベル行アドレス信号（Ａ０−Ａ３，Ａ０Ｎ−Ａ３Ｎ）の
各々の組合せが供給される第１論理ゲート（３）を具
え、第１論理ゲートの出力信号を、前記信号の組合せが
ある論理状態である場合に活性化し、制御信号（Ｅ）お
よび個々のキャリイン信号（ＣＩ０−ＣＩ１５）の双方
が活性化した場合に活性化される第３論理ゲート（４）
の出力信号を供給される第２入力端子を有する第２論理
ゲート（５）の第１入力端子に供給し、第２論理ゲート
（５）の出力信号が回路ブロック（ＰＧ０−ＰＧ１５）
の選択信号（Ｐ０−Ｐ１５）を構成し、第１論理ゲート
（３）の出力信号が前記回路ブロック（ＰＧ０−ＰＧ１
５）のキャリアウト信号（ＣＯ０−ＣＯ１５）を意味す
るように構成したことを特徴とする２行アドレス復号兼
選択回路。 - 【請求項４】請求項２に記載の２行アドレス復号兼選択
回路において、前記第２レベル行アドレス復号兼選択回
路（８）が、不良行が現在アドレスされている場合メモ
リ装置の冗長回路（７）によって活性化される禁止信号
（ＤＩＳ）を供給され、前記第２レベル選択信号（Ｌ０
−Ｌ１５）の活性化を防止し、冗長回路（７）が、前記
禁止信号（ＤＩＳ）が活性化している場合にそれを止め
る前記制御信号（Ｅ）を供給されるように構成したこと
を特徴とする、２行アドレス復号兼選択回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP93830504A EP0658903B1 (en) | 1993-12-15 | 1993-12-15 | Double-row address decoding and selection circuitry for an electrically erasable and programmable non-volatile memory device with redundancy, particularly for flash EEPROM devices |
| IT93830504:2 | 1993-12-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07201193A true JPH07201193A (ja) | 1995-08-04 |
| JP2591923B2 JP2591923B2 (ja) | 1997-03-19 |
Family
ID=8215279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31188894A Expired - Lifetime JP2591923B2 (ja) | 1993-12-15 | 1994-12-15 | ２行アドレス復号兼選択回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5581509A (ja) |
| EP (1) | EP0658903B1 (ja) |
| JP (1) | JP2591923B2 (ja) |
| DE (1) | DE69324694T2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0806045B1 (en) * | 1995-01-26 | 2001-11-28 | Macronix International Co., Ltd. | Decoded wordline driver with positive and negative voltage modes |
| EP0745995B1 (en) * | 1995-05-05 | 2001-04-11 | STMicroelectronics S.r.l. | Nonvolatile, in particular flash-EEPROM, memory device |
| DE69514502T2 (de) * | 1995-05-05 | 2000-08-03 | Stmicroelectronics S.R.L., Agrate Brianza | Nichtflüchtige Speicheranordnung mit Sektoren, deren Grösse und Anzahl bestimmbar sind |
| WO1996041264A1 (en) * | 1995-06-07 | 1996-12-19 | International Business Machines Corporation | Static wordline redundancy memory device |
| US6184928B1 (en) | 1997-04-30 | 2001-02-06 | Eastman Kodak Company | Method and apparatus for split shift register addressing |
| US6021083A (en) * | 1997-12-05 | 2000-02-01 | Macronix International Co., Ltd. | Block decoded wordline driver with positive and negative voltage modes |
| KR100460993B1 (ko) | 2002-12-27 | 2004-12-09 | 주식회사 하이닉스반도체 | 워드라인 리페어가 가능한 플래시 메모리 소자 |
| US9330783B1 (en) * | 2014-12-17 | 2016-05-03 | Apple Inc. | Identifying word-line-to-substrate and word-line-to-word-line short-circuit events in a memory block |
| US9390809B1 (en) | 2015-02-10 | 2016-07-12 | Apple Inc. | Data storage in a memory block following WL-WL short |
| US9529663B1 (en) | 2015-12-20 | 2016-12-27 | Apple Inc. | Detection and localization of failures in 3D NAND flash memory |
| US9996417B2 (en) | 2016-04-12 | 2018-06-12 | Apple Inc. | Data recovery in memory having multiple failure modes |
| US10755787B2 (en) | 2018-06-28 | 2020-08-25 | Apple Inc. | Efficient post programming verification in a nonvolatile memory |
| US10762967B2 (en) | 2018-06-28 | 2020-09-01 | Apple Inc. | Recovering from failure in programming a nonvolatile memory |
| US10936455B2 (en) | 2019-02-11 | 2021-03-02 | Apple Inc. | Recovery of data failing due to impairment whose severity depends on bit-significance value |
| US10915394B1 (en) | 2019-09-22 | 2021-02-09 | Apple Inc. | Schemes for protecting data in NVM device using small storage footprint |
| US11550657B1 (en) | 2021-09-01 | 2023-01-10 | Apple Inc. | Efficient programming schemes in a nonvolatile memory |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5990291A (ja) * | 1982-11-16 | 1984-05-24 | Nec Corp | メモリ |
| FR2569289B1 (fr) * | 1984-08-16 | 1987-04-24 | Lehmann Jean Philippe | Nouvelle structure de memoires adressables par une fenetre a deplacement continu avec chevauchement |
| JPH0612608B2 (ja) * | 1987-02-17 | 1994-02-16 | 株式会社東芝 | 半導体記憶装置 |
-
1993
- 1993-12-15 EP EP93830504A patent/EP0658903B1/en not_active Expired - Lifetime
- 1993-12-15 DE DE69324694T patent/DE69324694T2/de not_active Expired - Fee Related
-
1994
- 1994-12-15 JP JP31188894A patent/JP2591923B2/ja not_active Expired - Lifetime
- 1994-12-15 US US08/356,740 patent/US5581509A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0658903B1 (en) | 1999-04-28 |
| EP0658903A1 (en) | 1995-06-21 |
| US5581509A (en) | 1996-12-03 |
| JP2591923B2 (ja) | 1997-03-19 |
| DE69324694D1 (de) | 1999-06-02 |
| DE69324694T2 (de) | 1999-10-07 |
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