JPH035995A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は不揮発性半導体記憶装置に関し、特に、電気
的に書込可能な半導体記憶装置に関する。

より特定的には、−括消去型のフラッシュＥＥＦＲＯＭ
　（電気的に書込消去可能な続出専用メモリ）に関する
。

［従来の技術］ 第６図に従来の不揮発製半導体記憶装置の全体の構成の
一例を示す。第６図を参照して、不揮発性半導体記憶装
置は、情報を不揮発的に記憶するメモリセルが複数個配
列されたメモリセルアレイ１を含む。後に明らかとなる
ように、メモリセルアレイ１は、行方向に配設される複
数のワード線と、列方向に配設される複数のビット線と
、このワード線とビット線との交差部に配設されるメモ
リセルとを含む。

メモリセルアレイ１の行を選択するために、Ｘアドレス
バッファ２およびＸデコーダ３が設けられる。Ｘアドレ
スバッファ２は、外部から与えられるＸアドレスを受け
、内部行アドレスを発生する。Ｘデコーダ３は、Ｘアド
レスバッファ２からの内部行アドレスをデコードし、メ
モリセルアレイ１の対応の行を選択し、選択されたワー
ド線上へ活性化信号を伝達する。

メモリセルアレイ１の列を選択するために、Ｙアドレス
バッファ４およびＹデコーダ５が設けられる。Ｙアドレ
スバッファ４は、外部から与えられるＹアドレスを受け
、内部列アドレスを発生する。Ｙデコーダ５はＹアドレ
スバッファ４からの内部列アドレスをデコードし、対応
の列を選択する信号を発生する。

メモリセルアレイ１と記憶装置外部とのデータの授受を
行なうために、選択ゲート６、書込ドライバ７、センス
アンプ８、ＥＣＣ回路９、入力バッファ１０および出力
バッファ１１が設けられる。

列選択ゲート６は、Ｙデコーダ５からの列選択信号に応
答してメモリセルアレイ１の対応の列をＩ１０線（内部
データ伝達線）を介して書込ドライバ７およびセンスア
ンプ８へ接続する。書込ドライバ７は、データ書込時に
おいて与えられたデータを列選択ゲート６を介して、選
択されたメモリセルへ書込データを伝達する。センスア
ンプ８は、データ続出時において活性化され、列選択ゲ
ート６を介して与えられたデータを増幅して出力する。

ＥＣＣ回路９は誤りデータの検出および訂正を行なう。

データプログラム時においては、ＥＣＣ回路９は入力バ
ッファ１０を介して与えられた書込データＤｉｎに対し
たとえばハミング符号化手法に従って、誤り検出／訂正
用のパリティビットを発生し、書込データＤｉｎととも
に書込ドライバ７へ伝達する。読出時においては、ＥＣ
Ｃ回路９はセンスアンプ８を介して与えられたデータに
対し同様にしてチエツクピットを発生し、読出されたパ
リティビットと発生されたチエツクピットとの比較を行
ない、この比較結果に従って誤ったデータの検出を行な
った後に出力バッファ１１へ与える。入力バッファ１０
および出力バッファ１１は、それぞれ与えられたデータ
を波形整形して出力する。

第６図に示すような、誤り検出／訂正機能を内蔵する電
気的に消去可能なＲＯＭ　（ＥＥＲＯＭ）は、ＩＥＥＥ
、インターナショナル　ソリッド−ステート　サーキッ
ツ　コンファレンス　１９８４年のダイジエイスト　オ
ブ　テクニカル　ペーパーズの第１４２頁ないし１４３
頁においてＳメ°フロードラ等により示されている。

この半導体記憶装置における各種動作タイミングを規定
するために、外部から与えられるライトイネーブル信号
ＷＥおよびチップイネーブル信号ＣＥ（またはチップセ
レクト信号ＣＳ）に応答して各種タイミング制御信号を
発生する制御信号発生回路１２が設けられる。ここで第
６図における破線ブロック１００は半導体チップを示す
。

第７図は第６図の半導体記憶装置の要部の構成を示す。

第７図の構成においては通常１バイトは８ビツトを意味
するが、以下の説明を簡略化するために、１バイトは２
ビツトのメモリセルにより構成されると仮定する。１個
のメモリセルは、１個の選択トランジスタＱｉ　（ｉ−
１〜８）と１個のメモリトランジスタＭｉ　　（１−１
〜８）とから構成される。選択トランジスタＱｉのドレ
インはビット線ＢＬｉに接続され、ゲートはワード線Ｗ
Ｌに接続され、ソースは対応のメモリトランジスタＭＬ
のドレインに接続される。メモリトランジスタＭｉは、
フローティングゲート型の絶縁ゲート電界効果トランジ
スタにより構成される。メモリトランジスタＭｉのゲー
トはＭＯＳトランジスタ（絶縁ゲート型電界効果トラン
ジスタ）Ｑ９を介してコントロールゲート線ＣＧＬに接
続され、ソースはＭＯＳ）ランジスタＱＩＯを介して接
地電位に接続される。

ＭＯＳ）ランジスタＱ９のゲートはワード線ＷＬに接続
される。ＭＯＳトランジスタＱＩＯのゲートにはソース
線選択信号ＳＬが与えられる。

ビット線ＢＬ１〜ＢＬ８は列選択ゲートを構成するＭＯ
ＳトランジスタＱｌｌ〜０１８を介してＩ１０線１１０
１．ｌ１０２へ接続される。すなわち、ビット線ＢＬＩ
はＭＯＳ）ランジスタＱ１１を介してＩ１０線ｌ１０１
へ接続され、ビット線ＢＬ２はＭＯ１ランジスタＱ１２
を介してＩ１０線！１０２へ接続される。ビット線ＢＬ
３はＭＯＳトランジスタＱ１３を介してＩ１０線ｌ１０
１へ接続され、ビット線ＢＬ４はＭＯＳトランジスタＱ
１４を介してＩ１０線１１０２へ接続される。ビット線
ＢＬ５．ＢＬ６はそれぞれＭＯＳトランジスタＱ１５．
Ｑ１６を介してＩ１０線ｌ１０１、ｌ１０２へ接続サレ
ル。ヒツト線ＢＬ７゜ＢＬ８はＭＯＳトランジスタＱ１
７．Ｑ１８を介して！１０線ｌ１０１．ｌ１０２へ接続
される。

ｍｏｓトランジスタＱ１１．Ｑ１２のゲートへはＹデコ
ーダ４からのＹゲート信号（列選択信号）Ｙｌが与えら
れる。ＭＯＳトランジスタＱ１３およびＱ１４のゲート
へはＹデコーダ５からのＹゲート信号Ｙ２が与えられる
。ＭＯＳトランジスタＱ１５およびＱ１６のゲートへは
Ｙデコーダ５からのＹゲート信号Ｙ３が与えられる。Ｍ
ＯＳ）ランジスタＱ１７．Ｑ１８のゲートへはＹゲート
信号Ｙ４が与えられる。この構成により一度に１バイト
のメモリセルのデータの書込み／読出しを行なうことが
できる。

行を選択するためのワード線ＷＬは、Ｘデコーダ３から
の行選択信号をＭＯＳトランジスタＱ１９を介して受け
る。ワード線ＷＬには、データ書込時において選択状態
のワード線りの電位をさらに昇圧するためのＶｐＩ）ス
イッチ２０が接続される。ＭＯＳトランジスタＱ１９は
そのゲートへ所定の電位たとえば電源電位Ｖｃｃが印加
され、Ｖｐｐスィッチ２０動作時における高圧がＸデコ
ーダ３の出力部へ悪影響を及ぼさないようにする機能を
有する。

Ｘデコーダ３は、ＮＡＮＤゲート３１とこのＮＡＮＤゲ
ート３１出力を受けるインバータ３２とを各ワード線に
対して有する。インバータ３２より行選択信号が発生さ
れる。

第８図にメモリセルの断面構造を概略的に示す。

第８図を参照して、メモリトランジスタは、ソースとな
るＮ＋不純物領域２０１と、ドレインとなるＮ十不純物
領域２０２と、フローティングゲート２０３およびコン
トロールゲート２０４を含む。

フローティングゲート２０３とコントロールゲート２０
４との間には層間絶縁膜２０８が形成され、フローティ
ングゲート２０３と半導体基板２００との間にはゲート
絶縁膜２０７が形成される。フローティングゲート２０
３とドレイン領域２０２との間には膜厚が薄いトンネル
絶縁膜２０９が形成される。このトンネル絶縁膜２０９
を介してフローティングゲート２０３とドレイン領域２
０２との間で電荷の授受が行なわれる。

選択トランジスタは、ソースとなるＮ十不純物領域２０
２と、ドレインとなるＮ＋不純物領域２０５とゲート電
極２０６とを含む。ゲート電極２０６と半導体基板２０
０との間にはゲート絶縁膜２１０が形成される。Ｎ＋不
純物領域２０５がビット線ＢＬに接続される。

このメモリセル構造においては、フローティングゲート
２０３における電荷の蓄積の有無により情報の記憶が行
なわれる。すなわちコントロールゲート２０４に高電界
ｖｐｐが印加されＮ＋不純物領域が接地電位とされると
、この高電界により、電子がトンネル絶縁膜２０９を介
してフローティングゲート２０３へ注入される。これに
より、メモリトランジスタのしきい値電圧が正の方向に
シフトする。逆にＮ十不純物領域２０２を高電位Ｖｐｐ
レベル、コントロールゲート２０４を接地電位レベルと
すると、フローティングゲート２０３からＮ十不純物領
域２０２へと電荷が引抜かれる。

これにより、メモリトランジスタのしきい値電圧が負の
方向ヘシフトする。データの読出時においてはコントロ
ールゲート２０４へは所定電位の読出電圧が与えられる
。選択トランジスタ２０６のゲートへは選択時に“Ｈ”
レベルの電位が与えられる。メモリトランジスタはフロ
ーティングゲート２０３における電荷の蓄積の有無に応
じてオンまたはオフ状態となる。このとき、選択トラン
ジスタがオン状態となると、メモリトランジスタがオン
状態のときにはビット線ＢＬに電流が流れ、メモリトラ
ンジスタがオフ状態の場合にはビット線に電流は流れな
い。このビット線ＢＬにおける電流の有無をセンスアン
プで検知し電圧信号に変換することにより“１”、　“
０”情報の読出しが行なわれる。

第７図に示すＶＥ）Ｉ）スイッチ２０は第９図に示すよ
うな構成を有している。第９図を参照して、Ｖｐｌ）ス
イッチ２０は、ＭＯＳトランジスタＱ１０１およびＱ１
０２とキャパシタＣ１とを備える。

ＭＯＳトランジスタＱ１０１のドレインは高電圧ｖｐｐ
に接続され、そのゲートはワード線ＷＬに接続されると
ともにトランジスタＱ１０２のソースに接続され、その
ソースはＭＯＳトランジスタＱ１０２のドレインおよび
ゲートに接続され、かつさらにキャパシタＣ１の一方の
電極に接続される。キャパシタＣ１の他方電極には制御
クロック信号ＣＬＫが与えられる。このｖｐｐスイッチ
２０は、ワード線ＷＬの電位が“Ｈ″レベル場合、ＭＯ
Ｓ）ランジスタＱ１０１がオン状態となり、このワード
線ＷＬ電位に応じた電位をキャパシタＣ１の一方電極お
よびトランジスタＱ１０２のドレインおよびゲートへ印
加する。このとき制御クロック信号ＣＬＫが繰返しパル
ス状で与えられるとこのキャパシタＣ１はそのブートス
トラップ作用によりキャパシタＣ１の一方電極電位を上
昇させる。この上昇電圧はＭＯＳトランジスタＱＩＯ２
を介してワード線ＷＬへ伝達される。この動作が繰返し
行なわれることにより、ワード線ＷＬの電位が最終的に
高電位ｖｐｐレベルに達する。

ワード線ＷＬの電位が１Ｌ’　レベルの場合には、トラ
ンジスタＱ１０１がオフ状態でありキャパシタＣ１の一
方電極へは電圧は印加されず、トランジスタＱ１０２も
オン状態とならず、ワード線ＷＬの電位ば“Ｌ”レベル
のままである。

次に第７図に示す不揮発性半導体記憶装置の動作につい
て第８図および第９図を参照して説明する。第７図の半
導体記憶装置はフラッシュ消去およびページ消去いずれ
のモードでも動作可能であるが、以下の説明ではページ
消去型の場合について説明する。

半導体記憶装置における動作にはデータの書込みと読出
しがある。まずページ書込みについて説明する。データ
書込動作は、外部書込動作と内部書込動作とがある。外
部書込動作においては、外部から与えられるＸアドレス
とＹアドレスとに応答してメモリセルの選択が行なわれ
る。すなわち、Ｘデコーダ３により対応のワード線ＷＬ
が選択され、このワード線ＷＬの電位が“Ｈ”レベルに
立上がる。一方、Ｙデコーダ５によりＹゲート信号Ｙｉ
　（ｉｍｌ〜４）のいずれかが“Ｈ“が立上がり、ビッ
ト線がＩ１０線へ接続される。この選択されたビット線
へ書込ドライバ（第６図参照番号７）を介して書込デー
タが伝達される。今、Ｙゲート信号Ｙ１が“Ｈ”レベル
であり、ビット線ＢＬｌ、ＢＬ２がＩ１０線１１０１．
ｌ１０２へ接続されたとする。この場合書込データがビ
ット線ＢＬＩ、ＢＬ２へ伝達される。このビット線ＢＬ
１、ＢＬ２上へ伝達されたデータはたとえば図示しない
ラッチ手段（コラムラッチ）によりラッチされる。この
動作が１本のワード線ＷＬに対して所定数行なわれるこ
とになり、１頁分または所定数のデータの書込みが行な
われる。このデーゴの書込みは、制御信号ＷＥ、ＣＥを
“Ｌ”の活性状態にすることにより行なわれる。所定数
のデータの書込みが終わった後、外部からのアクセスが
禁止される。これは内蔵のタイマまたは制御信号ＷＥに
より行なわれる。次に内部書込動作に移る。

この内部書込動作においては、消去とプログラム動作と
がある。消去動作時においては、この選択されたワード
線に接続されるメモリセルの情報のすべてが消去される
。このモードにおいては、コントロールゲート線ＣＧＬ
の電位がｖｐｐに昇圧される。このコントロールゲート
線ＣＧＬの昇圧は、たとえば図示しない制御回路手段に
より行なわれる。またビット線ＢＬＩないしＢＬ８のす
べてが“Ｌ”レベルに設定される。このビット線ＢＬＩ
〜ＢＬ８のＬ”　レベルへの設定は、Ｙゲート信号Ｙ１
〜Ｙ４がすべて“Ｌ“レベルにあるため、内部のビット
線ＢＬ１〜ＢＬ８のそれぞれに設けられたトランジスタ
スイッチ（図示せず）をオン状態とすることにより行な
われる。また、ソース線選択信号ＳＬが“Ｈ”レベルに
設定される。これによりトランジスタＱＩＯは導通状態
となりメモリトランジスタＭ１〜Ｍ８のソース線はすべ
て接地電位に接続される。この状態でｖｐｐスイッチ２
ｏが活性化され選択状態にあるワード線ＷＬの電位が“
Ｈ”レベルよりも高いＶｌ）ｐレベルに昇圧される。こ
の結果、コントロールゲート線ＣＧＬ上の高電位ｖｐｐ
がトランジスタＱ９を介してメモリトランジスタＭ１な
いしＭ８のコントロールゲートへ伝達される。一方、メ
モリトランジスタＭ１ないしＭ８のドレインは、選択ト
ランジスタＱ１〜Ｑ８を介してビット線ＢＬＩないしＢ
Ｌ８に接続されており、“Ｌ”レベルにある。これによ
り、メモリトランジスタＭ１ないしＭ８のフローティン
グゲート（第８図の２０３）へ電子が注入されることに
なり、これにより、メモリトランジスタＭ１ないしＭ８
の消去動作すなわちページ消去が完了する。この消去状
態は情報“１”が書込まれた状態に対応する。

次にプログラム動作が行なわれる。このプログラム動作
においては情報“Ｏ”が書込まれるべきメモリセルに対
してのみデータの書込みが行なわれることになる。この
プログラムモードにおいては、コントロールゲート線Ｃ
ＧＬの電位が″Ｌ″レベルに設定される。一方、プログ
ラムが行なわれるメモリトランジスタが接続されるビッ
ト線の電位が高電位ＶｐＩ）に昇圧され、それ以外のビ
ット線電位は′Ｌ”レベルに設定される。このビット線
への電位の伝え方は、各ビット線対応に設けられたコラ
ムラッチがラッチしているデータに従って、ｖｐｐスイ
ッチを動作させることにより行なわれる。

たとえばメモリトランジスタＭ１のみをプログラムする
場合ビット線ＢＬＩの電位が図示しないコラムラッチお
よびｖｐｐスイッチにより高電位ｖｐｐに昇圧され、ビ
ット線ＢＬ２ないしＢＬ８は電位が“Ｌ″レベル設定さ
れる。このときすなちわプログラム動作時において、ソ
ース線選択信号ＳＬはＬ’　レベルにありＭＯＳ）ラン
ジスタＱＩＯはオフ状態となっており、メモリトランジ
スタＭ１ないしＭ８のソースフローティング状態にされ
ている。この状態でワード線ＷＬがＶｐｐスイッチ２０
の機能により高電位ｖｐｐに立上がる。今、コントロー
ルゲート線ＣＧＬは接地電位、ビット線ＢＬＩの電位が
高電位ｖｐｐ、ワード線ＷＬの電位は高電位ｖｐｐであ
る。したがって、メモリトランジスタＭ１のドレインに
は高電位Ｖｌ）１）が伝達され、一方メモリトランジス
タＭ１のコントロールゲートは接地電位ＧＮＤレベルで
ある。これにより、メモリトランジスタＭ１のフローテ
ィングゲートから電子が引抜かれ、プログラムが完了す
る。この状態は情報“０”が書込まれた状態に対応する
。

一括消去型半導体記憶装置においては、データの書込み
を行なう前に全てのワード線が活性化され全てのメモリ
セルに対し消去が行なわれた後、データの書込み（プロ
グラム）が上述と同様にして行なわれる。

次にデータ読出動作について説明する。データ読出時に
おいても、ＸアドレスおよびＹアドレスによりメモリセ
ルが選択される。今、メモリトランジスタＭ１ないしＭ
２で構成される１バイトのデータを読出すとする。この
ときＹデコーダ５からのＹゲート信号Ｙ１が“Ｈ”レベ
ルとなり、−方、ワード線ＷＬの電位もＸデコーダ３出
力により、“Ｈゝレベルとなる。一方コン）ｏ−／ｌ／
ケート線ＣＧＬには読出電位（たとえばＯｖまたは所定
の正の電圧）が与えられる。この読出電圧は、消去状態
時のメモリトランジスタのしきい値電圧のプログラム状
態のメモリトランジスタが有するしきい値との間の電圧
である。今、メモリトランジスタＭ１が電子の注入状態
の消去状態にあり、一方メモリトランジスタＭ２がプロ
グラム状態の情報“０”を格納しているとする。この場
合、メモリトランジスタＭ１はオフ状態、メモリトラン
ジスタＭ２はオン状態にある。読出動作時においてはソ
ース線選択信号ＳＬは“Ｈ゛レベルあり、トランジスタ
Ｑ１０はオン状態にある。したがって、ビット４ｉＢＬ
２から、トランジスタＱ２．Ｍ２およびＱＩＯを介して
接地電位へ電流が流れ、一方ビット線ＢＬＩにはその電
流は流れない。このビット線ＢＬＩ、ＢＬ２の電流の変
化を、■１０線ｌ１０１．ｌ１０２に接続されたセンス
アンプ（第６図の８）により検出されて電圧信号に変換
された後、ＥＣＣ回路へ与えられる。

第７図に示す構成においては、したがって、データは１
バイト単位で書込／読出しされることになる。

［発明が解決しようとする課題］ 上述のような従来の不揮発性半導体記憶装置において、
データ書込時（−括消去、ページ消去およびプログラム
モード時）においては選択トランジスタＱ１ないしＱ９
のゲートには高電位ｖｐｐが印加される。この高電位ｖ
ｐｐはメモリトランジスタＭ１ないしＭ８においてトン
ネル電流を生じさせるためのものである。このメモリセ
ルトランジスタＭ１ないしＭ８においてトンネル電流を
生じさせるためには、フローティングゲー’ト２０３と
ドレイン領域２０２（第８図参照）との間に数１０ＭＶ
／ｃｍの高電圧をかける必要がある。通常ゲート絶縁膜
の膜厚は数１０ｎｍの膜厚に設定されているが、このよ
うな高電界を印加するためには高電圧Ｖｐｐとしては、
１２ないし１６Ｖ程度の電圧を用いる必要がある。−力
選択トランジスタのゲート絶縁膜は、単にトランジスタ
をオン・オフさせるためにチャネル層（反転層）を形成
するためのものであり、そのゲート絶縁膜の膜厚は数１
１００ｎ程度に設定されている。しかしながら、そのよ
うな高電圧ｖｐｐをそのゲート絶縁膜に印加した場合、
この書込みを繰返していくうちにゲート絶縁膜の破壊（
ワード線破壊）が生じ、選択トランジスタにおいてゲー
ト電極とドレイン領域との間にリークが生じ、ワード線
の電位が高電圧Ｖｐｌ）あるいは“Ｈ”レベルに立上が
らなくなるという不良が生じ得る。

この場合、選択メモリセルが非選択状態となり、正確な
データの書込みおよび／または読出りをおこなことがで
きなくなり、不揮発性半導体記憶装置の信頼性が低下す
る。

不揮発性半導体記憶装置の信頼性を向上するためには、
誤り訂正符号を用いて読出データに対する誤り検出・訂
正を行なうことが有効である。しかし、このＥＣＣ回路
を用いて誤り訂正の検出／訂正を行なうためには情報ビ
ットとともにパリティビットを格納する必要があり、ま
たデータ読出時には読出データからチエツクビットを発
生してパリティビットとチエツクビットの比較を行なう
必要がある。

ハミング符号を用いた場合にはｔ重誤り検出訂正を行な
うことも可能である。しかしながら不揮発性半導体記憶
装置の集積化の観点からは、ＥＣＣ回路およびパリティ
ビット記憶領域が占有する面積はできるだけ小さい方が
望ましい。このため、誤り訂正符号としては、１ビット
誤り訂正符号（ＳＥＣ）または１ビット誤り訂正・２ビ
ット誤り検出（ＳＥＣ−ＤＥＤ）が望ましい。

一方、上述のごと〈従来の不揮発性半導体記憶装置にお
いては同時に読出される１バイトのデータが同一ワード
線に配置されたメモリトランジスタから読出されている
。したがって上述のようなワード線破壊が生じた場合、
読出された１バイトすべてのデータが誤りとなる。この
ような場合前述のような誤り訂正符号を用いても、この
１バイトすべてのデータに対する誤りの検出および訂正
を行なうことは不可能であり、ワード線破壊が生じた場
合には正確なデータの読出しを行なうことが不可能であ
る。したがって従来の構成では、ワード線破壊を救済す
ることは不可能である。

それゆえに、この発明の目的は、ワード線破壊が生じて
もＥＣＣ回路を用いることにより正確なデータの読出し
を行なうことができる不揮発性半導体記憶装置を提供す
ることである。

この発明の他の目的は、チップ面積およびアクセス時間
を増大させることなくワード線破壊を救済することので
きる不揮発性半導体記憶装置を提供することである。

この発明のさらに他の目的は、１ビツトのメモリセルに
おけるゲート絶縁膜破壊に起因するワード線破壊が生じ
ても、ＥＣＣ回路を用いることにより正確なデータの読
出しを行なうことのできる不揮発性半導体記憶装置を提
供することである。

［課題を解決するための手段］ この発明に係る不揮発性半導体記憶装置は、複数のメモ
リセルと同時にデータの授受を行なう複数の内部データ
伝達線（Ｉ１０線）と、内部データ伝達線の各々に対応
して分割されたワード線とを含む。１本の分割されたワ
ード線には、同一の内部データ伝達線に接続されるべき
メモリセルが結合される。

分割ワード線は、Ｘデコーダの出力信号を受ける主ワー
ド線と、内部データ伝達線番々に対応して分割される副
ワード線と、主ワード線と副ワード線とを接続する手段
とを含む。この副ワード線にメモリセルが結合される。

接続手段は好ましくは、副ワード線の一方端を主ワード
線に接続する抵抗手段と、読出動作時にのみ副ワード線
の他方端を主ワード線に接続する素子とををする。

この発明による第２の不揮発性半導体記憶装置は、主ワ
ード線と、複数のグループに分割された副ワード線と、
グループ選択信号に応答して、選択されたグループの副
ワード線を主ワード線に接続する手段とを含む。この副
ワード線のグループの各々は、内部データ伝達線番々に
対応する副ワード線を含む。１つの副ワード線グループ
のメモリセルとすべての内部データ伝達線との間で同時
にデータの授受が行なわれる。

［作用］ メモリセルにおけるゲート絶縁膜の破壊は、ゲート絶縁
膜が最も弱いメモリセルにおいて最初に生じる。この不
良メモリセルに結合される副ワード線電位は立上がらな
い。しかしながら、残りの副ワード線に結合されるメモ
リセルにおいてはゲート絶縁膜破壊が生じていないため
、残りの副ワード線の電位は高電圧Ｖｐｐまたは“Ｈ”
のレベルにまで立上がる。副ワード線はそれぞれ内部デ
ータ伝達線対応に設けられているため、たとえワード線
破壊が生じたとしても、同時にアクセスされるメモリセ
ルデータのうち１ビツトのみに誤りが生じるだけである
。これにより、ワード線破壊が生じたとしてもＥＣＣ回
路によりデータの誤り検出／訂正が可能となる。

接続手段は破壊した副ワード線の電位が主ワード線の電
位低下を生じさせない機能を有する。

副ワード線のグループ化により、破壊側ワード線の電位
低下が他の副ワード線へ及ぼす影響を、より排除するこ
とが可能となり、かつワード線破壊救済のみならずワー
ド線負荷を軽減することができ、これによりアクセス時
間を短縮することができる。

［発明の実施例］ 第１図はこの発明の一実施例である不揮発性半導体記憶
装置の要部の構成を概略的に示す図である。この第１図
、に示す構成においては第７図に示す構成と対応する部
分には同一の参照番号が付されている。第１図を参照し
てワードＩＷＬはそれぞれ内部データ伝達線（Ｉ１０線
’）Ｉｌｏｌ、ｌ１０２に対応して副ワード線ＷＬＩ、
ＷＬ２に分割される。副ワード線ＷＬ１にはＩ１０線ｌ
１０１に結合されるべきメモリセルが結合される。副ワ
ード線ＷＬ２に結合されるメモリセルは内部データ伝達
線１１０２に接続されるべきメモリセルである。すなわ
ち選択トランジスタＱｌ、Ｑ３゜Ｑ５およびＱ７のゲー
トは共通に副ワード線ＷＬ１に結合される。選択トラン
ジスタＱ１．Ｑ３゜Ｑ５およびＱ７はそれぞれＹ選択信
号Ｙｌ、Ｙ２゜Ｙ３およびＹ４に応答してビット線ＢＬ
Ｉ、ＢＬ３、ＢＬ５およびＢＬ７ならびにトランジスタ
Ｑ１１、Ｑ１３．Ｑ１５．Ｑ１７を介して内部データ伝
達線（Ｉ１０線）Ｉｌｏｌに接続される。

副ワード線ＷＬＩの一方端にはプログラム動作時に副ワ
ード線ＷＬＩ電位を高電圧ｖｐｐ電位にまで昇圧するた
めのｖｐｐスイッチ６０が設けられる。副ワード線ＷＬ
１はインバータ８０およびＭＯＳ）ランジスタＱ２２を
介して主ワード線ＷＬに接続される。インバータ８０は
主ワード線電位電位を反転して出力する。トランジスタ
Ｑ２２のゲートには電源電圧Ｖｃｃが与えられている。

トランジスタＱ２２を介してインバータ８０の出力が副
ワード線ＷＬＩへ伝達される。トランジスタＱ２２は、
ｖｐｐスイッチ６０が動作状態時に発生される高電圧Ｖ
ｌ）ｐをインバータ８０へ伝達されるのを防止する。メ
モリトランジスタＭｌ。

Ｍ３．Ｍ５およびＭ７のコントロールゲートはトランジ
スタＱ２０を介してコントロールゲート線ＣＧＬへ接続
される。トランジスタＱ２０のゲートは副ワード線ＷＬ
Ｉに接続される。

副ワード線ＷＬ２は、コントロールゲート制御用トラン
ジスタＱ２１、および選択トランジスタＱ２．Ｑ４．Ｑ
６およびＱ８のゲートへ共通に接続される。メモリトラ
ンジスタＭｌ、Ｍ４．Ｍ６およびＭ８のコントロールゲ
ートはトランジスタＱ２１を介してコントロールゲート
線ＣＧＬへ接続される。トランジスタＱ２．Ｑ４．Ｑ６
およびＱ８はそれぞれ、Ｙゲート信号Ｙｌ、Ｙ２．Ｙ３
およびＹ４に応答してビット線ＢＬ２．ＢＬ４゜ＢＬ６
．ＢＬ８ならびにトランジスタＱ１２．Ｑ１４、Ｑ１６
およびＱ１８を介して内部データ伝達線ｌ１０２に接続
される。

副ワード線ＷＬ２の一方端には、Ｖｐｌ）スイッチ７０
が設けられる。副ワード線ＷＬ２は、インバータ９０お
よびトランジスタＱ２３を介して主ワード線ＷＬに接続
される。トランジスタ０２３のゲートへは電源電圧Ｖｃ
ｃが印加される。これにより、主ワード線ＷＬの電位が
インバータ９０およびトランジスタＱ２３を介して副ワ
ード線ＷＬ２へ伝達される。メモリセルトランジスタＭ
ｌ。

Ｍ３．Ｍ５．Ｍ７．Ｍ２．Ｍ４．Ｍ６およびＭ８のソー
スはトランジスタＱＩＯを介して接地電位に接続される
。トランジスタＱＩＯは制御信号ＳＬに応答してオン状
態となる。

ここで、Ｘデコーダ３′はＮＡＮＤゲート３１を単位デ
コーダとして有している。したがって、選択された主ワ
ード線ＷＬの電位は“Ｌ°レベルに設定され、非選択の
主ワード線電位を“Ｈ“レベルに設定される。

コントロールゲート線ＣＧＬはすべて共通にＣＧＬ制御
回路６５に接続される。このＣＧＬ制御回路６５は、第
６図に示す制御信号発生回路１２に含まれており、所定
の電圧をコントロールゲート線ＣＧＬ上へ伝達する。次
に、動作についてフラッシュＥＥＦＲＯＭを一例として
簡単に説明する。

まずデータを書込む前に一括消去すなわち、半導体記憶
装置における全メモリセルに対する消去動作が行なわれ
る。すなわち、制御信号ＷＥ、　ＣＥに応答してすべて
のワード線ＷＬの電位が選択状態の“Ｌ“レベルとなる
。これにより、副ワード線ＷＬＩ、ＷＬ２上の電位は′
Ｈ”レベルとなる。次いでｖｐｐスイッチ６０．７０が
動作し、副ワード線ＷＬＩ、ＷＬ２の電位は高電圧Ｖｌ
）１）レベルに昇圧される。このときコントロールゲー
ト線ＣＧＬの電位はＣＧＬ制御回路６５からの制御の下
に高圧ｖｐｐレベルにまで昇圧される。またビット線Ｂ
Ｌ１〜ＢＬ８のすべては接地電位に設定される。これに
より、メモリセルトランジスタＭ１〜Ｍ８のフローティ
ングゲートへ電子が注入されることになり、メモリセル
トランジスタのすべてに対する消去が完了する。

次いで、データの書込みが行なわれる。このプログラム
動作時においては制御信号ＷＥが“Ｌ”レベル、制御信
号ＣＥが“Ｌ“レベルに設定される。これにより、外部
から与えられたＸアドレスおよびＹアドレスに基づいて
、Ｘデコーダ３′によりワード線ＷＬが選択され、その
電位が“Ｌ″レベル設定され、一方、Ｙデコーダ５から
のＹゲート信号により、選択されたビット線上へバイト
単位でデータ伝達線！１０１．ｌ１０２を介して書込デ
ータが伝達される。このビット線上に与えられたデータ
は図示しないラッチ手段によりラッチされる。この後、
たとえば１本のワード線ＷＬに接続されるメモリセルに
対するデータの書込みが終了した後、Ｙデコーダ５から
のＹゲート信号が′Ｌ”レベルとなり、メモリセルアレ
イと内部データ伝達線１１０１，１１０２とが切り離さ
れる。この後、ｖｐｐスイッチ６０．７０の機能により
、副ワード線ＷＬＩ、ＷＬ２の電位が高電圧ＶｐＩ）の
レベルに昇圧され、かつラッチされた書込データに応じ
てプログラムされるべきメモリに接続されるビット線た
とえばＢＬｌの電位が高電圧Ｖｐｐに昇圧される。コン
トロールゲート線ＣＧＬは“Ｌ“レベルに設定される。

このときソース線選択信号ＳＬは“Ｌ“レベルであり、
トランジスタＱ１０はオフ状態である。これにより所望
のメモリセルへデータの書込みが行なわれる。

ｖｐｐスイッチ６０．７０は単に副ワード線ＷＬｌ、Ｗ
Ｌ２をそれぞれ昇圧するだけの能力を備えている。すな
わち、通常ＶｐＩ）スイッチの昇圧能力はそのブートス
トラップ容量値と、ＭＯＳトランジスタの電流駆動能力
とにより決定される。

したがって、ｖｐｐスイッチ６０．７０のそれぞれのキ
ャパシタの容量値およびトランジスタのサイズは従来の
もの比べて小さ（設定されている。

また、このときたとえば副ワード線ＷＬ１に破壊が生じ
ていたとても、インバータバッファ８０の機能により、
この副ワード線ＷＬＩの電位が主ワード線ＷＬへ悪影響
を及ぼすことはなく、単にこのゲート絶縁膜破壊による
リークは副ワード線ＷＬ１においてのみ生じるだけであ
る。

データ読出時においては通常と同様にして行なわれる。

このとき、第１図から見られるように副ワード線ＷＬＩ
は内部データ伝達線１１０１に接続されるメモリセルを
結合し、副ワード線ＷＬ２は内部データ伝達線ｌ１０２
に接続されるメモリセルを結合している。したがって、
Ｙデコーダ５からのＹゲート信号により、各副ワード線
ＷＬＩ。

ＷＬ２からそれぞれ１個のメモリセルが選択される。

今、副ワード線ＷＬ１にワード線破壊が生じていたとす
る。このとき、データのプログラム時においてワード線
ＷＬＩの電位は高電圧ｖｐｐのレベルにまでは昇圧され
ず、メモリセルデータの消去またはプログラムが不十分
に行なわれている。

したがって、この副ワード線ＷＬ１に対するメモリセル
の書込みは誤っている場合がある。また、データ読出時
においても、ワード線ＷＬ１がゲート絶縁膜が破壊され
たメモリセルを介してリークされ、その電位が１ないし
２ボルト程度までにしか上昇しない場合、この選択トラ
ンジスタは十分にオン状態とならず、ビット線上の電流
変化が極めて微小であり、センスアンプにおけるデータ
の誤検出が生じることが考えられる。しかしながらこの
場合においても副ワード線ＷＬ２においては正確なデー
タの書込みおよび読出しが行なわれているため、１バイ
トのメモリセルデータのうち誤っているのは副ワード線
ＷＬ１に対応する内部データ伝達線■１０１上のデータ
のみである。したがって、１ビツトの誤りデータであれ
ばＥＣＣ回路を用いて誤りデータの検出および訂正を行
なうことができる。これにより、ワード線破壊に対する
救済を行なうことができる。

また、ワード線は各内部データ伝達線ｌ１０１゜■１０
２に対応して分割されており、副ワード線の各々の容量
は従来と比べて小さくなっており、ワード線容量を低減
することが可能となっている。

したがって、各副ワード線ＷＬＩ、ＷＬ２の電位の立上
げおよび立下げに要する時間は従来の構成と比べて短く
て済み、アクセスの高速化を図ることができる。

第１図の構成によれば、ＳＥＣ（１ビット誤り検出・訂
正符号）により読出データの誤り検出および訂正が可能
であり、かつさらにワード線の分割によりワード線容量
（副ワード線容量）は低減されており、アクセス時間の
短縮が可能である。

しかしながら、上述の構成においては、各副ワード線に
おいてインバータが設けられており、これにより各副ワ
ード線の駆動時間の短縮が行なわれる。しかしながら、
さらにワード線負荷を低減してアクセス時間を低減する
とともに、ワード線破壊の影響を低減することも可能で
ある。

第２Ａ図および第２Ｂ図にこの発明による不揮発性半導
体記憶装置の第２の実施例の構成を示す。

第八図および第２Ｂ図に示す構成においては、副ワード
線ＷＬＩおよびＷＬ２はそれぞれ副ワード線ＷＬ１１．
ＷＬ１２およびＷＬ２１．ＷＬ２２にさらに分割される
。

副ワード線ＷＬ１１は、トランジスタＱ２４゜Ｑｌ、Ｑ
３のゲートに接続され、副ワード線ＷＬ１２はトランジ
スタＱ２５．Ｑ５およびＱ７のゲートに接続される。

副ワード線ＷＬ２１はトランジスタＱ２６．Ｑ２および
Ｑ４のゲートに接続される。副ワード線ＷＬ２にはトラ
ンジスタＱ２７．Ｑ６およびＱ８のゲートに接続される
。

トランジスタＱ２４はメモリトランジスタＭｌ。

Ｍ３のコントロールゲートヘコントロールゲート線ＣＧ
Ｌを結合する。トランジスタＱ２５はメモリトランジス
タＭ５およびＭ７のコントロールゲートとコントロール
ゲート線ＣＧＬとを結合する。

トランジスタＱ２６はメモリトランジスタＭ２゜Ｍ４の
コントロールゲートとコントロールゲート線ＣＧＬとを
結合する。トランジスタＱ２７はメモリトランジスタＭ
６．Ｍ７のコントロールゲートとコントロールゲート線
ＣＧＬとを結合する。

この構成においては、副ワード線ＷＬ１１と副ワード線
ＷＬ２１が１つのグループを構成し、副ワード線ＷＬ１
２と副ワード線ＷＬ２２とが１つのグループを構成する
。

このグループを選択するために、各副ワード線ＷＬＩ　
１．ＷＬ１２．ＷＬ２１．ＷＬ２２にＮＯＲゲート１１
５，１１６，１１７および１１８が設けられる。ＮＯＲ
ゲート１１５はその一方入力に主ワード線ＷＬ電位を受
け、その他方入力にブロックセレクタ５１からのブロッ
ク選択信号ＢＬＫ１を受ける。ＮＯＲゲート１１６はそ
の一方入力に主ワード線ＷＬ上の信号電位を受け、その
他方入力にブロックセレクタ５１からのブロック選択信
号ＢＬＫ２を受ける。ＮＯＲゲート１１７はその一方入
力にワード線ＷＬの信号電位を受け、その他方入力にブ
ロックセレクタ５１からのブロック選択信号ＢＬＫＩを
受ける。ＮＯＲゲート１１８はその一方人力に主ワード
線ＷＬ上の電位を受け、その他方入力にブロックセレク
タ５１からのブロック選択信号ＣＬＫ２を受ける。

ＮＯＲゲート１１５の出力はトランジスタＱ２８を介し
て副ワード線ＷＬ１１上へ伝達される。

ＮＯＲゲート１１６出力はトランジスタＱ２９を介して
副ワード線ＷＬ　１２上へ伝達される。ＮＯＲゲート１
１７出力はトランジスタＱ３０を介して副ワード線ＷＬ
２１上へ伝達される。ＮＯＲゲート１１８出力はトラン
ジスタＱ３１を介して副ワード線ＷＬ２２上へ伝達され
る。トランジスタＱ２８．Ｑ２９．Ｑ３０およびＱ３１
のゲートには、それぞれ電源電圧Ｖｃｃが与えられる。

副ワード線ＷＬＩ　１．ＷＬ１２．ＷＬ２１およびＷＬ
２２の各々にはｖｐｐスイッチ１１１，１１２，１１３
および１１４が設けられる。トランジスタＱ２８、Ｑ２
９．Ｑ３０およびＱ３１はそれぞれＶｐｐスイッチ１１
１〜１１４の動作時における高圧をカットオフする機能
を有する。

Ｘデコーダ３′はＮＡＮＤゲート３１をその単位構成と
しており、ワード線ＷＬが選択されたときその電位は“
Ｌ”レベルとなり、非選択状態の場合には“Ｈ”レベル
となる。

ブロックセレクタ５１はデータ読出し時においては、た
とえばＹアドレスの上位１ビツトを受け、この上位１ビ
ツトのＹアドレスに応じてブロック選択信号ＢＬＫＩお
よびＢＬＫ２を出力する。すなわち、副ワード線ＷＬ１
１およびＷＬ２１のグループが選択される場合にはブロ
ック選択信号ＢＬＫＩが“Ｌ“レベルに、ブロック選択
信号ＢＬＫ２は“Ｈ゛レベルなる。一方、副ワード線Ｗ
Ｌ１２および副ワード線ＷＬ２２のグループが選択され
る場合には逆にブロック選択信号ＢＬＫＩが“Ｈ″レベ
ルブロック選択信号ＢＬＫ２が″Ｌ″レベルになる。こ
のブロックセレクタ５１の構成は、単にインバータとバ
ッファとからなる１ビツトデコーダにより構成すること
ができる。

他の構成は第１図に示すものと同様である。次に動作に
ついて説明する。

第１図に示す構成と同様にして、データ書込時において
は、主ワード線ＷＬは選択状態の１１　Ｌ　１１レベル
に、ブロックセレクタ５１の出力信号ＢＬＫｌ、ＢＬＫ
２はともに′Ｌ“レベルに、副ワード線ＷＬＩ１．ＷＬ
１２．ＷＬ２１およびＷＬ２２は高電圧ｖｐｐに設定さ
れる。

一括消去時においては、このすべての主ワード線ＷＬの
電位が′Ｌ″レベルに設定される。コントロールゲート
線ＣＧＬの電位が高電圧ＶｐＩ）の電位に、ビット線Ｂ
ＬＩ〜ＢＬ８の電位が接地電位のＯｖに設定される。こ
れによりメモリトランジスタＭ１〜Ｍ８のフローティン
グゲートへ電子が注入され、各メモリトランジスタの消
去が完了する。

次いでデータを書込む場合には、第１図に示す構成と同
様にして、ラッチされた書込データに従って、ビット線
の電位がｖｐｐレベルに昇圧され、一方コントロールゲ
ート線ＣＧＬの電位が”Ｌ”レベルに設定される。これ
により、情報“０”を書込むメモリセルのフローティン
グゲートから電子が引抜かれ、所望のメモリセルへデー
タの書込みが行なわれる。

データの書込動作時においてはソース選択信号ＳＬは一
括消去時にはＨ”レベル、プログラム時には“Ｌ“レベ
ルに設定される。また、ブロックセレクタ５１からのブ
ロック選択信号Ｂ　ＬＫ　１゜ＢＬＫ２はともに“Ｌ＃
レベルである。

次にデータ読出動作についてメモリトランジスタＭｌ、
Ｍ２により構成される１バイトのデータを読出す場合を
考える。このときＸデコーダ３′のＮＡＮＤゲート３に
より、主ワード線ＷＬの電位が１１　Ｌ　ＩＩレベルに
され、Ｙデコーダ５からのＹゲート信号Ｙ１が″Ｈルベ
ルとなる。同様にして、ブロックセレクタ５１からのブ
ロック選択信号ＢＬＫＩが“Ｌ”レベルに、ブロック選
択信号ＢＬＫ２が“Ｈ”レベルとなる。これにより、Ｎ
ＯＲゲート１１５および１１７の出力が“Ｈ０レベルと
なり、副ワード線ＷＬ１１およびＷＬ２１の電位が“Ｈ
“レベルに立上がる。一方、信号ＳＬは“Ｈ”　レベル
となる。この選択されたメモリセルＭ１およびＭ２のデ
ータはビット線ＢＬＩ。

ＢＬ２およびトランジスタＱｌｌ、Ｑ１２を介して内部
データ伝達線ｌ１０１．ｌ１０２上へ伝達される。これ
により、データの読出しがセンスアンプを介して行なわ
れる。

この構成の場合、副ワード線ＷＬ１１．ＷＬＩ２、ＷＬ
２１．ＷＬ２２に接続されるメモリセルの数は、第１図
に示す副ワード線ＷＬＩ、ＷＬ２の構成と比べて低減さ
れており、その負荷は小さくされている。したがって、
各副ワード線ＷＬ１１、ＷＬ２２の電位の立上げおよび
立下げるために要する時間は第１図に示す構成よりも短
くなり、より高速でアクセスすることが可能となる。

また、ワード線破壊が生じても、同様に１バイト中に誤
りが生じるのは１ビツトのみであり、ＳＥＣあるいは５
ＥＣ−ＤＥＤなどの誤り検出・訂正符号を用いることに
より、このワード線破壊を救済できる。なお、このとき
の副ワード線は第１図の構成よりもさらにグループに分
割されているため、１つのワード線破壊が生じたときに
影響を受けるメモリセルの数を第１図に示す構成の場合
よりも低減することができ、極力、ワード線破壊の影響
を低減することができる。なお、第２Ａ図および第２Ｂ
図に示す構成においては、副ワード線が２つのグループ
に分割されており、このグループの選択がブロック選択
信号ＢＬＫＩ、ＢＬＫ２により行なわれている。しかし
ながら、このグループはさらに数多くのブロックに分割
することも可能であり、この場合、ブロック選択信号Ｂ
ＬＫの数をこのグループ数に応じて増大させればよく、
そのときのクロックセレクタの構成はたとえばＹアドレ
スを受けるデコーダを用いて構成することができる。

なお、第１図に示す構成においては副ワード線ＷＬＩお
よびＷＬ２各々を駆動するためにインバータ８０および
９０が設けられている。しかしながら、このインバータ
８０および９０を除去し、さらに集積度を向上させるこ
とも可能である。

第３図に集積度を向上させるための第３の実施例の構成
を示す。第３図を参照して副ワード線ＷＬ１は、トラン
ジスタＱ２２および抵抗Ｒ１を介して主ワード線ＷＬに
接続される。副ワード線ＷＬ２はトランジスタＱ２３お
よび抵抗Ｒ２を介して主ワード線ＷＬに接続される。Ｘ
デコーダ３はＮＡＮＤゲート３１およびインバータ３２
により構成される。したがって、主ワード線ＷＬが選択
された場合その電位は“Ｈ”レベルとなる。

抵抗Ｒ１およびＲ２は、ワード線がワード線破壊を生じ
、その電位が低下してもその低下した電位が主ワード線
ＷＬに影響を及ぼすことがないように設けられる。また
、トランジスタＱ２２．　Ｑ２３はＶｐｐスイッチ６０
および７０の動作時に発生する高圧をカットする機能を
備える。ｖｐｐスイッチ６０および７０はそれぞれ対応
の副ワード線ＷＬ１およびＷＩ、２をｖｐｐレベルに昇
圧するだけの小さな駆動能力を有している。この場合、
主ワード線ＷＬの電位がある副ワード線のワード線破壊
により電源電圧Ｖｃｃより低下すると、電源電圧Ｖｃｃ
がゲートに与えられているトランジスタＱ２２およびＱ
２３が導通状態となり（トランジスタＱ２２，０２３の
ソースが主ワード線ＷＬに接続されている）、副ワード
線ＷＬ１およびＷＬ２はそれぞれ主ワード線ＷＩ、に接
続される。

したがって、この場合、ｖｐｐスイッチ６０および７０
は主ワード線ＷＬをも駆動する必要が生じ、その負荷容
量が大きくなり、副ワード線ＷＬＩおよびＷＬ２をＶｌ
）１）レベルにまで昇圧することができなくなる。この
状態を防止するためにトランジスタＱ２２．Ｑ２３およ
び抵抗Ｒ１およびＲ２がそれぞれ設けられる。

このとき、Ｘデコーダ３は、副ワード線ＷＬＩ。

ＷＬ２を駆動するに足る大きな駆動能力を有している。

上述の構成においても、副ワード線ＷＬＩ、ＷＬ２はそ
れぞれ内部データ伝達線１１０１．Ｉｌｏに対応に分割
されているため、たとえ１つの副ワード線においてワー
ド線破壊が生じたとしても、同時に読出される１バイト
のメモリセルデータに含まれる誤りデータは１ビツトの
みであり、ＳＥＣまたは５ＥＣ−ＤＥＤなどのＥＣＣ符
号を用いることによりワード線破壊を救済することが可
能となる。

また、この構成においては、各副ワード線ＷＬｌ、ＷＬ
２を駆動するためのインバータを設ける必要がないため
、副ワード線を駆動するための回路構成を簡易化するこ
とができ、その占有面積を低減することが可能となり、
それにより半導体記憶装置の高集積化が可能となる。

第３図に示す構成においては、副ワード線ＷＬ１、ＷＬ
２を主ワード線ＷＬに接続するために、ＭＯＳ）ランジ
スタと抵抗とを用いている。しかしながら、この構成は
より簡略化して集積度をさらに向上させることも可能で
ある。

第４図にこの発明の第４の実施例である不揮発性半導体
記憶装置の構成を示す。第４図の構成においては、副ワ
ード線ＷＬＩ、ＷＬ２はそれぞれＭＯＳ）ランジスタＱ
２２およびＱ２３を介して主ワード線ＷＬに接続される
。このトランジスタＱ２２およびＱ２３のゲートへは、
電源電圧ＶｃＣよりも低い所定の電圧Ｖｒｅｓが印加さ
れる。

ＭＯＳトランジスタは一般にそのゲートへ印加される電
圧が低いほど、そのオン抵抗は大きくなる。

したがって、このトランジスタＱ２２．０２３のゲート
へ電源電圧Ｖｃｃよりも低い電圧Ｖｒｅｓを印加する構
成は、第３図に示す抵抗Ｒ１，Ｒ２の機能を内蔵するこ
とになる。このとき、トランジスタＱ２２，０２３は当
然に高圧カットの機能をも備えている。

ここで、ＭＯＳトランジスタは一般に、そのゲートへ印
加される電圧よりも自身のしきい値電圧よりも低い電圧
だけ通すことが可能である。したがって、主ワード線Ｗ
Ｌの電位が５ｖ程度の′Ｈ”レベルに立上がったとして
も、トランジスタＱ２２．０２ＢはＶｒｅｓ−Ｖｔｈの
電圧を副ワード線ＷＬＩ、ＷＬ２へそれぞれ伝達する。

したがって、たとえば電圧Ｖｒｅｓが４ｖに設定されて
いる場合、副ワード線ＷＬＩ、ＷＬ２の電位はせいぜい
３．２ないし３．５ｖ程度にまでしか上昇しない。しか
しながら、データの書込動作時においては副ワード線Ｗ
ＬＩ、ＷＬ２の電位はＶｐｐスイッチ６０．７０により
ｖｐｐレベルまで昇圧されるため、このような低い電圧
がゲート副ワード線ＷＬＩ、ＷＬ２へ印加されたとして
も何らデータの書込動作に対し悪影響を及ぼすことはな
い。

一方、データ読出動作時においても、低い電圧が副ワー
ド線ＷＬＩ、ＷＬ２へ与えられる。しかしながら、この
状態においてもメモリトランジスタのコントロールゲー
トへ印加される電圧は読出電位であり、この電圧Ｖｒｅ
ｓよりも低い値であり、また選択トランジスタのしきい
値電圧は（Ｖｒｅｓ−Ｖｔｈ）よりもはるかに小さい値
であるため、十分に記憶データに応じた電流変化をビッ
ト線上に伝達させることが可能であり、データ読出動作
においても何ら悪影響を及ぼすことはない。

今、たとえば副ワード線ＷＬＩにワード線破壊が生じそ
の電位が上昇しない場合においてもトランジスタＱ２２
はそのゲート電圧が低い電圧Ｖｒｅｓであるためオン抵
抗が大きく、この副ワード線ＷＬ１における電圧低下が
ワード線ＷＬに及ぼす影響は最小に抑えられる。

第４図に示す構成によれば、副ワード線ＷＬ１゜ＷＬ２
と主ワード線ＷＬとの接続は１個のトランジスタのみを
介して行なわれているため、接続経路がより簡略化され
、より半導体記憶装置の集積度を向上させることができ
る。

なお、第３図および第４図の構成においては、抵抗体を
介して副ワード線ＷＬＩ、ＷＬ２はそれぞれ主ワード線
ＷＬに接続されている。この場合、Ｘデコーダ３の駆動
能力が十分に大きくされていても副ワード線ＷＬＩ、Ｗ
Ｌ２を所定電位に充電するためには、時間がかかること
になる。このとき、データの書込動作時においては、副
ワード線ＷＬ１．ＷＬ２の電位が十分に上昇しなくても
Ｖｐｐスイッチ６０．７０の機能により所定電位に高速
で昇圧させることが可能である。しかしながらデータ読
出時においては、このような昇圧手段は存在しないので
、この副ワード線ＷＬＩ、ＷＬ２の電位上昇に時間を要
し、データ読出しに時間がかかることになる。Ｘデコー
ダ３に含まれるインバータ３２は、データ読出時におけ
る十分短いアクセス時間を与えるような大きな駆動能力
を有するように設計されているものの、このアクセス時
間をさらに短縮することも可能である。第５図にこの構
成を示す。

第５図を参照して、副ワード線ＷＬＩはその一方端がト
ランジスタＱ２２および抵抗Ｒ１を介して主ワード線Ｗ
Ｌに接続され、その他方端はＭＯＳトランジスタＱ２４
を介して主ワード線ＷＬに接続される。副ワード線ＷＬ
２はその一方端がトランジスタＱ２３および抵抗Ｒ２を
介して主ワード線ＷＬに接続され、その他方端はＭＯＳ
トランジスタＱ２５を介して主ワード線ＷＬに接続され
る。トランジスタＱ２２．Ｑ２３のゲートへは電源電圧
ＶＣＣが与えられる。一方、トランジスタＱ２４．Ｑ２
５のゲートへは、データ読出動作モード時においてのみ
発生される読出指示信号Ｒが印加される。この続出指示
信号Ｒは第６図に示す制御信号発生回路１２から発生さ
れる。

データ書込時においては、副ワード線ＷＬＩ。

ＷＬ２はトランジスタＱ２２．Ｒ１およびトランジスタ
０２３．Ｒ２を介してのみ主ワード線ＷＬに接続される
。したがってデータ書込動作時においては、第３図に示
す構成と同様にして行なわれる。

一方、データ読出時においては、主ワード線ＷＬは、ト
ランジスタＱ２２，２３．抵抗Ｒ１およびＲ２に加えて
導通状態のトランジスタＱ２４およびＱ２５を介してワ
ード線ＷＬ１およびＷＬ２にそれぞれ接続される。した
がって、副ワード線ＷＬ１．ＷＬ２は高速で充電される
ことになり、これにより、データ読出しのアクセス時間
を短縮することができる。

今、副ワード線ＷＬＩにワード線破壊が生じている場合
を考える。この場合７１ワード線ＷＬ１におけるリーク
はオン状態のトランジスタＱ２４を介して副ワード線Ｗ
Ｌの電位を低下させる。しかしながら、Ｘデコーダ３の
ワード線駆動能力が十分に大きく設定されており、この
ような副ワード線ＷＬＩにおけるリークが生じたとして
も、主ワード線の電位レベルは必要最小限のたとえば３
ｖ程度を保持するような駆動能力を有している。したが
って、この電圧レベルにより、各副ワード線が充、電さ
れるが読出動作に対しては十分に選択トランジスタがオ
ン状態となり、記憶情報に応じた電流変化を対応のビッ
ト線上に生じさせることができる。

第５図に示す構成によれば、副ワード線ＷＬＩ。

ＷＬはそれぞれ両端からすなわち一方は抵抗体を介して
他方は低抵抗のトランジスタを介して充電されることに
なり、単に抵抗体を介して充電する構成に比べてより高
速で副ワード線ＷＬＩ、ＷＬ２を充電することが可能と
なり、これにより、データ読出時におけるアクセス時間
を大幅に短縮することが可能となる。

なお、上記実施例においてはフローティングゲート型の
メモリトランジスタを用いたフラッシュＥＥＦＲＯＭを
一例として説明してきた。しかしながら、この構成はた
とえばページ消去型（１本のワード線に接続されるメモ
リセルのみを一度に消去する）ＥＥＦＲＯＭまたは紫外
線消去型ＥＦＲＯＭについても適用可能である。また、
バイト単位で消去可能なＥＥＦＲＯＭに対しても適用可
能である。また、メモリトランジスタの構成はフローテ
ィングゲート・トンネル絶縁膜型の構成でなく他の構成
のメモリトランジスタであってもよくまた、メモリセル
の構成においても１つのメモリセルが１個の選択トラン
ジスタと１個のメモリトランジスタから構成される２ト
ランジスタ／１ビツトの構成ではなく、他のたとえば１
トランジスタ／１ビツトの構成、またはその他の構成の
場合であっても上記実施例と同様の効果を得ることがで
きる。

すなわち、この発明の構成は、複数の内部データ入出力
線を有し、複数ビット線単位でデータの入出力を行なう
記憶装置であれば、適用可能である。

［発明の効果］ 以上のように、この発明によれば、複数の内部データ伝
達線対応にワード線を分割したので、たとえワード線破
壊が生じたとしても、同時に読出される複数ビットのメ
モリセルデータ中に誤りが生じるのは、１ビツトのみで
あり、ＳＥＣまたはＳＥＣφＤＥＤなどの誤り検出・訂
正用符号を用いてワード線破壊を救済することができ、
信頼性の高い不揮発性半導体記憶装置を得ることができ
る。

また、副ワード線をデータ読出動作モード時においての
み、主ワード線と副ワード線とを低抵抗を介して接続す
るように構成したため、データ読出時においては、副ワ
ード線の充電を高速で行なうことができ、アクセス時間
を大幅に短縮することができる。

またさらに、ワード線が内部データ伝達線対応に分割さ
れた副ワード線構成またはこの副ワード線をさらにグル
ープに分割した構成の場合、ワード線容量を低減するこ
とが可能となり、それによりアクセスの高速化が実現さ
れる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例である不揮発性半導体
記憶装置の要部の構成を示す図である。 第２Ａ図および第２Ｂ図はこの発明の第２の実施例であ
る不揮発性半導体記憶装置の要部の構成を示す図である
。第３図はこの発明の第３の実施例である不揮発性半導
体記憶装置の要部の構成を示す図である。第４図はこの
発明の第４の実施例である不揮発性半導体記憶装置の要
部の構成を示す図である。第５図はこの発明の第５の実
施例である不揮発性半導体記憶装置の要部の構成を示す
図である。第６図は従来から用いられかつこの発明が適
用される不揮発性半導体記憶装置の全体の概略構成の一
例を示す図である。第７図は従来の不揮発性半導体記憶
装置の要部の構成を示す図である。第８図はＥＥＦＲＯ
Ｍセルの断面構造を概略的に示す図である。第９図はｖ
ｐｐスイッチの構成を示す図である。 図において、１はメモリセルアレイ。３．３′はＸデコ
ーダ、５はＹデコーダ、６は列選択ゲート、Ｑｌ、Ｑ２
．Ｑ３．Ｑ４．Ｑ５．Ｑ６．Ｑ７およびＱ８はメモリセ
ルを構成する選択トランジスタ、Ｍｌ、Ｍ２．Ｍ３．Ｍ
４．Ｍ５．Ｍ６．Ｍ７、Ｍ８はメモリセルを構成するメ
モリトランジスタ、６０．７０はＶｐｐスイッチ、６５
はＣＧＬ制御回路、１１１，１１２，１１３，１１４は
Ｖｌ）りスイッチ、１１５，１１６，１１７．１１８は
グループ選択用のＮＯＲゲート、Ｑｌｌ、Ｑｌ２、Ｑｌ
３．Ｑｌ４．Ｑｌ５．Ｑｌ６．Ｑｌ７゜Ｑｌｇは列選択
用のトランジスタ、Ｑ２０．Ｑ２１、Ｑ２６．Ｑ２７．
Ｑ２４．Ｑ２５はＣＧＬの電位をメモリトランジスタの
コントロールゲートへ印加するためのトランジスタ、Ｑ
２２．Ｑ２３゜Ｑ２８．Ｑ２９．Ｑ３０．Ｑ３１は、主
ワード線と副ワード線とを接続し、かつ高圧をカットす
るためのトランジスタ、Ｒ１，Ｒ２は抵抗、Ｑ２４゜Ｑ
２３．Ｑ２５は読出動作時にのみ主ワード線と副ワード
線とを接続すするトランジスタである。 なお、図中、同一符号は同一または相当部分を示す。

Claims (3)

【特許請求の範囲】
1. （１）複数のワード線と、複数のビット線と、各々が前
   記複数のワード線と前記複数のビット線の交差部に配置
   され、情報を不揮発的に記憶する複数のメモリセルと、
   選択されたメモリセルとデータの授受を行なう複数のデ
   ータ伝達線とを有する不揮発性半導体記憶装置であって
   、 前記複数のワード線の各々は、 行選択信号を伝達する主ワード線、 各々に複数のメモリセルが結合される複数の副ワード線
   、１本の副ワード線には同一のデータ伝達線に接続され
   るべきメモリセルのみが結合され、および 前記副ワード線の各々と前記主ワード線とを接続する手
   段を含む、不揮発性半導体記憶装置。
2. （２）請求項第１項の不揮発性半導体記憶装置であって
   、 前記副ワード線は一方端と他方端とを有し、かつ 前記接続手段は、 前記副ワード線の前記一方端と前記主ワード線とを結合
   する抵抗手段、および データ読出指示信号に応答して前記主ワード線と前記副
   ワード線の他方端とを接続する手段を含む。
3. （３）請求項第１項記載の不揮発性半導体記憶装置であ
   って、 前記複数の副ワード線は２以上のグループに分割され、
   前記グループの各々は、該グループが選択されたときに
   は前記複数のデータ伝達線のすべてと同時にデータの授
   受が可能な態様で複数の副ワード線を含み、 前記接続手段は、 行選択信号とグループ選択信号とに応答して前記行選択
   信号を対応の副ワード線へ伝達する手段を含む。