JPH0720143B2 - クロック同期方式 - Google Patents
クロック同期方式Info
- Publication number
- JPH0720143B2 JPH0720143B2 JP2168846A JP16884690A JPH0720143B2 JP H0720143 B2 JPH0720143 B2 JP H0720143B2 JP 2168846 A JP2168846 A JP 2168846A JP 16884690 A JP16884690 A JP 16884690A JP H0720143 B2 JPH0720143 B2 JP H0720143B2
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- JP
- Japan
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- clock
- phase
- output
- signal
- oscillator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 title claims description 9
- 230000001360 synchronised effect Effects 0.000 claims description 16
- 238000001514 detection method Methods 0.000 claims description 8
- 230000010363 phase shift Effects 0.000 claims description 7
- 238000012935 Averaging Methods 0.000 claims description 2
- 238000005070 sampling Methods 0.000 claims description 2
- 230000000737 periodic effect Effects 0.000 claims 1
- 238000004891 communication Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、振幅位相偏移（APSK）変調を用いたディジタ
ル通信システムの受信器において、変調クロックに同期
した復調サンプルを得るためのクロック同期方式に関す
る。
ル通信システムの受信器において、変調クロックに同期
した復調サンプルを得るためのクロック同期方式に関す
る。
（従来の技術） 従来、振幅位相偏移（APSK）信号のクロック同期方式と
して第２図に示されるような位相同期ループ（PLL）が
広く用いられてきた。以下にその動作を図面を参照して
簡単に説明する。図中で細線は実信号、太線は直交信号
を示す。
して第２図に示されるような位相同期ループ（PLL）が
広く用いられてきた。以下にその動作を図面を参照して
簡単に説明する。図中で細線は実信号、太線は直交信号
を示す。
APSK信号を変調クロックに同期したタイミングでサンプ
ルするために、A/D変換器13は、APSK信号を準同期直交
復調して得られた信号を入力し、その入力信号をサンプ
ルクロックに基づいて変調周期毎にＮ個ずつサンプルす
る。クロック位相誤差検出手段14は、A/D変換器13によ
りビット数ｌ（ｌは正の整数）に量子化されたディジタ
ル時系列信号を入力して、サンプルクロックと変調クロ
ックとの位相誤差を検出する。クロック位相誤差検出手
段14には、サンプルクロックと抽出クロック成分との位
相を比較する方法や信号点と零交叉点のサンプルからク
ロック位相誤差を計算する方法等が用いられる。ループ
フィルタ15は、クロック位相誤差検出手段14で検出され
た位相誤差を平均する。ディジタルVCO16は、ループフ
ィルタ15の出力で位相制御され、変調クロックに同期し
たクロックを再生する。これがA/D変換器13のサンプル
クロックとなる。
ルするために、A/D変換器13は、APSK信号を準同期直交
復調して得られた信号を入力し、その入力信号をサンプ
ルクロックに基づいて変調周期毎にＮ個ずつサンプルす
る。クロック位相誤差検出手段14は、A/D変換器13によ
りビット数ｌ（ｌは正の整数）に量子化されたディジタ
ル時系列信号を入力して、サンプルクロックと変調クロ
ックとの位相誤差を検出する。クロック位相誤差検出手
段14には、サンプルクロックと抽出クロック成分との位
相を比較する方法や信号点と零交叉点のサンプルからク
ロック位相誤差を計算する方法等が用いられる。ループ
フィルタ15は、クロック位相誤差検出手段14で検出され
た位相誤差を平均する。ディジタルVCO16は、ループフ
ィルタ15の出力で位相制御され、変調クロックに同期し
たクロックを再生する。これがA/D変換器13のサンプル
クロックとなる。
（発明が解決しようとする課題） 以上が従来のクロック同期方式の概要である。この方式
は、基本的にPLLを用いているから、PLL特有の同期問題
が存在する。即ち、同期に時間がかかり、初期サンプル
の位相により同期時間が大きく異なる。また、π位相ず
れによるハングアップが生じる。さらに、ループ中に存
在するチャンネルフィルタ等の遅延が特性に影響する。
は、基本的にPLLを用いているから、PLL特有の同期問題
が存在する。即ち、同期に時間がかかり、初期サンプル
の位相により同期時間が大きく異なる。また、π位相ず
れによるハングアップが生じる。さらに、ループ中に存
在するチャンネルフィルタ等の遅延が特性に影響する。
そこで、本発明の目的は、一定でかつ短い同期時間を実
現する疑似開ループ型のクロック同期方式を提供するこ
とにある。
現する疑似開ループ型のクロック同期方式を提供するこ
とにある。
（課題を解決するための手段） 本発明のクロック同期方式は、振幅位相偏移（APSK）信
号を変調クロックに同期したタイミングでサンプルする
クロック同期方式であって、変調クロックのほぼＮ（Ｎ
は正の整数）倍の周波数のクロックを出力する発振器
と、前記APSK信号を準同期直交復調して該復調信号を前
記発振器の出力クロックでサンプルするA/D変換器と、
該A/D変換器によりビット数ｌ（ｌは正の整数）に量子
化されたディジタル時系列信号を入力して該ディジタル
時系列信号のエンベロープを計算するエンベロープ検出
手段と、前記発振器の出力クロックを入力して該出力ク
ロックの1/Nの周波数を有し互いに直交する正弦波であ
る直交信号を出力する正弦波発生手段と、前記エンベロ
ープ検出手段の出力信号の位相と前記正弦波発生手段の
出力信号の位相との相関を検出する位相相関検出手段
と、該位相相関検出手段の出力を平均するローパスフィ
ルタと、該ローパスフィルタの出力である互いに直交す
る信号でなる直交信号を入力してその逆正接を計算する
逆正接計算手段と、前記発振器の出力クロックを1/N分
周する分周器と、該分周器の出力信号の位相と同期クロ
ックの位相とを比較する位相比較器と、該位相比較器の
出力信号の位相と前記逆正接計算手段の出力信号の位相
との差をとる減算器と、該減算器の出力であるクロック
位相誤差にもとづいて出力信号である前記同期クロック
の位相を前記発振器の出力クロックの周期ステップで制
御するディジタル位相制御発振器（VCO）と、該ディジ
タルVCOの出力信号である前記同期クロックのタイミン
グを用いて前記A/D変換器の出力サンプルの中から変調
クロックタイミングのサンプルを抽出するサンプルとを
備えている。
号を変調クロックに同期したタイミングでサンプルする
クロック同期方式であって、変調クロックのほぼＮ（Ｎ
は正の整数）倍の周波数のクロックを出力する発振器
と、前記APSK信号を準同期直交復調して該復調信号を前
記発振器の出力クロックでサンプルするA/D変換器と、
該A/D変換器によりビット数ｌ（ｌは正の整数）に量子
化されたディジタル時系列信号を入力して該ディジタル
時系列信号のエンベロープを計算するエンベロープ検出
手段と、前記発振器の出力クロックを入力して該出力ク
ロックの1/Nの周波数を有し互いに直交する正弦波であ
る直交信号を出力する正弦波発生手段と、前記エンベロ
ープ検出手段の出力信号の位相と前記正弦波発生手段の
出力信号の位相との相関を検出する位相相関検出手段
と、該位相相関検出手段の出力を平均するローパスフィ
ルタと、該ローパスフィルタの出力である互いに直交す
る信号でなる直交信号を入力してその逆正接を計算する
逆正接計算手段と、前記発振器の出力クロックを1/N分
周する分周器と、該分周器の出力信号の位相と同期クロ
ックの位相とを比較する位相比較器と、該位相比較器の
出力信号の位相と前記逆正接計算手段の出力信号の位相
との差をとる減算器と、該減算器の出力であるクロック
位相誤差にもとづいて出力信号である前記同期クロック
の位相を前記発振器の出力クロックの周期ステップで制
御するディジタル位相制御発振器（VCO）と、該ディジ
タルVCOの出力信号である前記同期クロックのタイミン
グを用いて前記A/D変換器の出力サンプルの中から変調
クロックタイミングのサンプルを抽出するサンプルとを
備えている。
（実施例） 次に本発明について図面を参照して説明する。第１図は
本発明の一実施例を示す図である。図中で細線は実信
号、太線は直交信号を示す。
本発明の一実施例を示す図である。図中で細線は実信
号、太線は直交信号を示す。
第１図に示すクロック同期方式では、振幅位相偏移（AP
SK）信号を変調クロックに同期したタイミングでサンプ
ルするために、変調クロックに同期したクロックを生成
する。発振器１は、変調クロックのほぼＮ（Ｎは正の整
数）倍の周波数のクロックを出力する。A/D変換器２
は、APSK信号を準同期直交復調した信号を発振器１の出
力クロックでサンプルする。エンベロープ検出手段３
は、A/D変換器２によりビット数ｌ（ｌは正の整数）に
量子化されたディジタル時系列信号を入力し、そのディ
ジタル時系列信号のエンベロープを計算する。正弦波発
生手段４は、発振器１の出力クロックの1/Nの周波数を
有し互いに直交する正弦波でなる直交信号を出力する。
正弦波発生手段４は、発振器１の出力クロックを計数す
るカウンタと、そのカウンタの出力をアドレスとしてア
クセスされ、あらかじめ正弦波の値を書き込んであるRO
Mテーブルとで容易に実現できる。位相相関検出手段５
は、エンベロープ検出手段３の出力信号の位相と正弦波
発生手段４の出力信号の位相との相関を検出する。ここ
で、発振器１の出力クロックの周波数をfs、周期をT
s（＝1/fa）とし、エンベロープ検出手段３の出力をｘ(
nTs)とおくと、位相相関検出手段５の出力Ｙ(nTs)は、 Ｙ(nTs)＝ｘ(nTs)exp｛−ｊ２π(fs/N)nTs｝ （ｎ＝0,1,2,…） と示される。ローパスフィルタ６は、位相相関検出手段
５の出力を平均する。逆正接計算手段７は、ローパスフ
ィルタ６の出力である直交信号を入力して、その正接を
計算し、変調クロックと周波数fsの正弦波との位相差を
出力する。一方、分周器８は、発振器１の出力クロック
を1/N分周する。位相比較器の９は、分周器８の出力信
号の位相と同期クロックの位相とを比較する。分周器８
の出力クロックとディジタルVCO11の出力である同期ク
ロックの原クロックは、共に発振器１の出力クロックで
あるから、位相比較器９の出力信号の位相は２π/Nの整
数倍となる。減算器10は、位相比較器９の出力信号の位
相と逆正接計算手段７の出力信号の位相との差を計算す
る。ディジタルVCO11は、減算器10の出力であるクロッ
ク位相誤差に基づき、出力する同期クロックの位相を発
振器１の出力クロックの周期ステップで制御する。サン
プラ12は、ディジタルVCO11の出力である同期クロック
タイミングを用いて、A/D変換器２の出力サンプルの中
から、変調クロックタイミングのサンプルを抽出する。
SK）信号を変調クロックに同期したタイミングでサンプ
ルするために、変調クロックに同期したクロックを生成
する。発振器１は、変調クロックのほぼＮ（Ｎは正の整
数）倍の周波数のクロックを出力する。A/D変換器２
は、APSK信号を準同期直交復調した信号を発振器１の出
力クロックでサンプルする。エンベロープ検出手段３
は、A/D変換器２によりビット数ｌ（ｌは正の整数）に
量子化されたディジタル時系列信号を入力し、そのディ
ジタル時系列信号のエンベロープを計算する。正弦波発
生手段４は、発振器１の出力クロックの1/Nの周波数を
有し互いに直交する正弦波でなる直交信号を出力する。
正弦波発生手段４は、発振器１の出力クロックを計数す
るカウンタと、そのカウンタの出力をアドレスとしてア
クセスされ、あらかじめ正弦波の値を書き込んであるRO
Mテーブルとで容易に実現できる。位相相関検出手段５
は、エンベロープ検出手段３の出力信号の位相と正弦波
発生手段４の出力信号の位相との相関を検出する。ここ
で、発振器１の出力クロックの周波数をfs、周期をT
s（＝1/fa）とし、エンベロープ検出手段３の出力をｘ(
nTs)とおくと、位相相関検出手段５の出力Ｙ(nTs)は、 Ｙ(nTs)＝ｘ(nTs)exp｛−ｊ２π(fs/N)nTs｝ （ｎ＝0,1,2,…） と示される。ローパスフィルタ６は、位相相関検出手段
５の出力を平均する。逆正接計算手段７は、ローパスフ
ィルタ６の出力である直交信号を入力して、その正接を
計算し、変調クロックと周波数fsの正弦波との位相差を
出力する。一方、分周器８は、発振器１の出力クロック
を1/N分周する。位相比較器の９は、分周器８の出力信
号の位相と同期クロックの位相とを比較する。分周器８
の出力クロックとディジタルVCO11の出力である同期ク
ロックの原クロックは、共に発振器１の出力クロックで
あるから、位相比較器９の出力信号の位相は２π/Nの整
数倍となる。減算器10は、位相比較器９の出力信号の位
相と逆正接計算手段７の出力信号の位相との差を計算す
る。ディジタルVCO11は、減算器10の出力であるクロッ
ク位相誤差に基づき、出力する同期クロックの位相を発
振器１の出力クロックの周期ステップで制御する。サン
プラ12は、ディジタルVCO11の出力である同期クロック
タイミングを用いて、A/D変換器２の出力サンプルの中
から、変調クロックタイミングのサンプルを抽出する。
第１図において、エンベロープ検出手段３、正弦波発生
手段４、位相相関検出手段５、ローパスフィルタ６及び
逆正接計算手段７で構成される前半部では、開ループに
よって変調クロックの位相の推定を行っている。一般
に、送受信器での変調クロックの周波数のずれは非常に
小さいから、短パケット通信システム等では、初期同期
等に一度だけ以上のような方法で変調クロックの位相を
推定し、全パケット区間にわたり推定した変調クロック
の位相を用いてデータの判定を行う方式がとれる。しか
し、連続信号を扱う通信システムでは、送受信器での変
調クロックの周波数のずれにより、ゆっくりとしたクロ
ック位相の変動が生じるから、それに対処する必要があ
る。そこで、本発明では、位相比較器９、減算器10及び
ディジタルVCO11からなるPLLを付加して、クロック位相
変動への追従を行っている。ただし、このPLLは利得が
高いために、その雑音帯域幅がローパスフィルタ６の帯
域幅と比べて十分に広い。従って、再生クロックのSN比
は、ローパスフィルタ６の帯域幅のみに依存し、系全体
としては等価時に開ループとみなすことができる。
手段４、位相相関検出手段５、ローパスフィルタ６及び
逆正接計算手段７で構成される前半部では、開ループに
よって変調クロックの位相の推定を行っている。一般
に、送受信器での変調クロックの周波数のずれは非常に
小さいから、短パケット通信システム等では、初期同期
等に一度だけ以上のような方法で変調クロックの位相を
推定し、全パケット区間にわたり推定した変調クロック
の位相を用いてデータの判定を行う方式がとれる。しか
し、連続信号を扱う通信システムでは、送受信器での変
調クロックの周波数のずれにより、ゆっくりとしたクロ
ック位相の変動が生じるから、それに対処する必要があ
る。そこで、本発明では、位相比較器９、減算器10及び
ディジタルVCO11からなるPLLを付加して、クロック位相
変動への追従を行っている。ただし、このPLLは利得が
高いために、その雑音帯域幅がローパスフィルタ６の帯
域幅と比べて十分に広い。従って、再生クロックのSN比
は、ローパスフィルタ６の帯域幅のみに依存し、系全体
としては等価時に開ループとみなすことができる。
本発明では、入力信号をA/D変換するクロックとサンプ
ラのサンプルクロックとが、非同期であるから、非同期
接続が必要となる。第１図において、A/D変換器２、エ
ンベロープ検出手段３、正弦波発生手段４、位相相関検
出手段５及びローパスフィルタ６は、発振器１の出力ク
ロックの周期Tsで繰り返し処理を行っており、逆正接計
算手段７、位相比較器９、減算器10、ディジタルVCO1
1、サンプラ12は、ディジタルVCO11の出力である同期ク
ロックの周期Tcで繰り返し処理を行っている。ここでロ
ーパスフィルタ６と逆正接計算手段７との間で非同期接
続がなされるが、周期TCは周期Tsの整数倍であるから問
題とはならない。
ラのサンプルクロックとが、非同期であるから、非同期
接続が必要となる。第１図において、A/D変換器２、エ
ンベロープ検出手段３、正弦波発生手段４、位相相関検
出手段５及びローパスフィルタ６は、発振器１の出力ク
ロックの周期Tsで繰り返し処理を行っており、逆正接計
算手段７、位相比較器９、減算器10、ディジタルVCO1
1、サンプラ12は、ディジタルVCO11の出力である同期ク
ロックの周期Tcで繰り返し処理を行っている。ここでロ
ーパスフィルタ６と逆正接計算手段７との間で非同期接
続がなされるが、周期TCは周期Tsの整数倍であるから問
題とはならない。
（発明の効果） 以上に説明したように本発明では、クロック位相推定器
と広帯域PLLを組み合わせた疑似開ループ型のクロック
同期方式を採用することにより、一定で、かつ短い同期
時間を実現できる。また、クロック周波数誤差に対して
も連続的な位相追従が可能となる。さらに、全ディジタ
ル的であるから、無調整かつIC化が容易でディジタル信
号処理プロセッサ（DSP）を用いたソフトウェア処理も
行える等の効果が期待できる。
と広帯域PLLを組み合わせた疑似開ループ型のクロック
同期方式を採用することにより、一定で、かつ短い同期
時間を実現できる。また、クロック周波数誤差に対して
も連続的な位相追従が可能となる。さらに、全ディジタ
ル的であるから、無調整かつIC化が容易でディジタル信
号処理プロセッサ（DSP）を用いたソフトウェア処理も
行える等の効果が期待できる。
第１図は本発明の一実施例を示す図、第２図は従来のク
ロック同期方式を示す図である。 １……発振器、2,13……A/D変換器、３……エンベロー
プ検出手段、４……正弦波発生手段、５……位相相関検
出手段、６……ローパスフィルタ、７……逆正接計算手
段、８……分周器、９……位相比較器、10……減算器、
11,16……ディジタルVCO、12……サンプラ、14……クロ
ック位相誤差検出手段、15……ループフィルタ。
ロック同期方式を示す図である。 １……発振器、2,13……A/D変換器、３……エンベロー
プ検出手段、４……正弦波発生手段、５……位相相関検
出手段、６……ローパスフィルタ、７……逆正接計算手
段、８……分周器、９……位相比較器、10……減算器、
11,16……ディジタルVCO、12……サンプラ、14……クロ
ック位相誤差検出手段、15……ループフィルタ。
Claims (1)
- 【請求項１】振幅位相偏移信号を変調クロックに同期し
たタイミングでサンプルするクロック同期方式におい
て、変調クロックのほぼＮ（Ｎは正の整数）倍の周波数
のクロックを出力する発振器と、前記振幅位相偏移信号
を準同期直交復調して該復調信号を前記発振器の出力ク
ロックでサンプルするA/D変換器と、該A/D変換器により
ビット数l/（ｌは正の整数）に量子化されたディジタル
時系列信号を入力して該ディジタル時系列信号のエンベ
ロープを計算するエンベロープ検出手段と、前記発振器
の出力クロックを入力して該出力クロックの1/Nの周波
数を有し互いに直交する正弦波でなる直交信号を出力す
る正弦波発生手段と、前記エンベロープ検出手段の出力
信号の位相と前記正弦波発生手段の出力信号の位相との
相関を検出する位相相関検出手段と、該位相相関検出手
段の出力を平均するローパスフィルタと、該ローパスフ
ィルタの出力である互いに直交する信号でなる直交信号
を入力してその逆正接を計算する逆正接計算手段と、前
記発振器の出力クロックを1/N分周する分周器と、該分
周器の出力信号の位相と同期クロックの位相とを比較す
る位相比較器と、該位相比較器の出力信号の位相と前記
逆正接計算手段の出力信号の位相との差をとる減算器
と、該減算器の出力であるクロック位相誤差にもとづい
て出力信号である前記同期クロックの位相を前記発振器
の出力クロックの周期ステップで制御するディジタル位
相制御発振器と、該ディジタル位相制御発振器の出力信
号である前記同期クロックのタイミングを用いて前記A/
D変換器の出力サンプルの中から変調クロックタイミン
グのサンプルを抽出するサンプラとを備えることを特徴
とするクロック同期方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2168846A JPH0720143B2 (ja) | 1990-06-26 | 1990-06-26 | クロック同期方式 |
| CA002045338A CA2045338C (en) | 1990-06-26 | 1991-06-25 | Clock recovery circuit with open-loop phase estimator and wideband phase tracking loop |
| US07/720,929 US5235622A (en) | 1990-06-26 | 1991-06-25 | Clock recovery circuit with open-loop phase estimator and wideband phase tracking loop |
| AU79343/91A AU643296B2 (en) | 1990-06-26 | 1991-06-26 | Clock recovery circuit with open-loop phase estimator and wideband phase tracking loop |
| GB9113742A GB2246036B (en) | 1990-06-26 | 1991-06-26 | Clock recovery circuit with open-loop phase estimator and wideband phase tracking loop |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2168846A JPH0720143B2 (ja) | 1990-06-26 | 1990-06-26 | クロック同期方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0457431A JPH0457431A (ja) | 1992-02-25 |
| JPH0720143B2 true JPH0720143B2 (ja) | 1995-03-06 |
Family
ID=15875624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2168846A Expired - Lifetime JPH0720143B2 (ja) | 1990-06-26 | 1990-06-26 | クロック同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720143B2 (ja) |
-
1990
- 1990-06-26 JP JP2168846A patent/JPH0720143B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0457431A (ja) | 1992-02-25 |
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