JPH07201967A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07201967A JPH07201967A JP35187193A JP35187193A JPH07201967A JP H07201967 A JPH07201967 A JP H07201967A JP 35187193 A JP35187193 A JP 35187193A JP 35187193 A JP35187193 A JP 35187193A JP H07201967 A JPH07201967 A JP H07201967A
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Abstract
(57)【要約】
【目的】 フィールドシールドによる素子分離領域の幅
を低減する。 【構成】 多結晶シリコン膜３の側壁のシリコン酸化膜
４′を、シリコン窒化膜５を耐酸化膜として多結晶シリ
コン膜３の側面を熱酸化することにより形成し、多結晶
シリコン膜３からなるフィールドシールド電極の幅を微
細加工限界以下にする。
を低減する。 【構成】 多結晶シリコン膜３の側壁のシリコン酸化膜
４′を、シリコン窒化膜５を耐酸化膜として多結晶シリ
コン膜３の側面を熱酸化することにより形成し、多結晶
シリコン膜３からなるフィールドシールド電極の幅を微
細加工限界以下にする。
Description
【０００１】
【産業上の利用分野】本発明は、フィールドシールド素
子分離構造によって素子分離がなされた半導体装置の製
造方法に関する。
子分離構造によって素子分離がなされた半導体装置の製
造方法に関する。
【０００２】
【従来の技術】近年、ＬＯＣＯＳ法による素子分離に代
わってフィールドシールド素子分離構造による素子分離
が注目を集めている。このフィールドシールド素子分離
構造による素子分離は、ＬＯＣＯＳ法に見られるような
バーズビークの発生がないため、素子の微細化に有利で
ある。
わってフィールドシールド素子分離構造による素子分離
が注目を集めている。このフィールドシールド素子分離
構造による素子分離は、ＬＯＣＯＳ法に見られるような
バーズビークの発生がないため、素子の微細化に有利で
ある。
【０００３】図９〜図１７に、従来のフィールドシール
ド素子分離構造の形成工程を示す。
ド素子分離構造の形成工程を示す。
【０００４】まず、図９に示すように、熱酸化法によっ
てシリコン基板１上にシリコン酸化膜２を形成し、ＣＶ
Ｄ法によって多結晶シリコン膜３、シリコン酸化膜４を
順次形成する。
てシリコン基板１上にシリコン酸化膜２を形成し、ＣＶ
Ｄ法によって多結晶シリコン膜３、シリコン酸化膜４を
順次形成する。
【０００５】次に、図１０に示すように、リソグラフィ
ー技術によって、素子分離領域となる部分をレジストで
覆った後、シリコン酸化膜４及び多結晶シリコン膜３を
それぞれＲＩＥなどの方法でエッチングし、フィールド
シールド電極３を形成する。
ー技術によって、素子分離領域となる部分をレジストで
覆った後、シリコン酸化膜４及び多結晶シリコン膜３を
それぞれＲＩＥなどの方法でエッチングし、フィールド
シールド電極３を形成する。
【０００６】次に、図１１に示すように、ＣＶＤ法など
によって、シリコン酸化膜１１を全面に形成する。
によって、シリコン酸化膜１１を全面に形成する。
【０００７】次に、図１２に示すように、ＲＩＥ法など
によって異方性エッチングを行うことにより、フィール
ドシールド電極３の側壁部にのみシリコン酸化膜１１が
残るようにして、フィールドシールド電極３の側面をサ
イドウォール絶縁膜１１で覆う。
によって異方性エッチングを行うことにより、フィール
ドシールド電極３の側壁部にのみシリコン酸化膜１１が
残るようにして、フィールドシールド電極３の側面をサ
イドウォール絶縁膜１１で覆う。
【０００８】次に、図１３に示すように、素子領域上の
薄いシリコン酸化膜２を除去した後、熱酸化法によっ
て、シリコン基板１上にゲート酸化膜となるシリコン酸
化膜６を形成する。
薄いシリコン酸化膜２を除去した後、熱酸化法によっ
て、シリコン基板１上にゲート酸化膜となるシリコン酸
化膜６を形成する。
【０００９】次に、ＣＶＤ法などによって、多結晶シリ
コン膜７及びシリコン酸化膜８を全面に形成する。
コン膜７及びシリコン酸化膜８を全面に形成する。
【００１０】次に、図１４に示すように、リソグラフィ
ー技術によって、ゲート電極となる部分をレジストで覆
った後、シリコン酸化膜８及び多結晶シリコン膜７をそ
れぞれＲＩＥなどの方法でエッチングし、ゲート電極７
を形成する。
ー技術によって、ゲート電極となる部分をレジストで覆
った後、シリコン酸化膜８及び多結晶シリコン膜７をそ
れぞれＲＩＥなどの方法でエッチングし、ゲート電極７
を形成する。
【００１１】次に、ゲート電極７、フィールドシールド
電極３などをマスクとしてイオン注入を行い、シリコン
基板１内に低濃度の不純物拡散層１２を形成する。
電極３などをマスクとしてイオン注入を行い、シリコン
基板１内に低濃度の不純物拡散層１２を形成する。
【００１２】次に、図１５に示すように、ＣＶＤ法など
によって、シリコン酸化膜９を全面に形成する。
によって、シリコン酸化膜９を全面に形成する。
【００１３】次に、図１６に示すように、ＲＩＥ法など
によって異方性エッチングを行うことにより、ゲート電
極７及びフィールドシールド電極３の側壁部にのみシリ
コン酸化膜９が残るようにして、ゲート電極７及びフィ
ールドシールド電極３の側壁部にサイドウォール絶縁膜
９を形成する。このとき、シリコン基板１上のシリコン
酸化膜６もエッチング除去され、シリコン基板１が露出
する。この後、ゲート電極７及びフィールドシールド電
極３とそれらのサイドウォール絶縁膜９をマスクにして
イオン注入を行い、シリコン基板１内に高濃度の不純物
拡散層１３を形成する。
によって異方性エッチングを行うことにより、ゲート電
極７及びフィールドシールド電極３の側壁部にのみシリ
コン酸化膜９が残るようにして、ゲート電極７及びフィ
ールドシールド電極３の側壁部にサイドウォール絶縁膜
９を形成する。このとき、シリコン基板１上のシリコン
酸化膜６もエッチング除去され、シリコン基板１が露出
する。この後、ゲート電極７及びフィールドシールド電
極３とそれらのサイドウォール絶縁膜９をマスクにして
イオン注入を行い、シリコン基板１内に高濃度の不純物
拡散層１３を形成する。
【００１４】次に、図１７に示すように、ＣＶＤ法など
によって、多結晶シリコン膜１０を全面に形成した後、
これをパターニングして、ソース／ドレインの電極の引
き出しを行う。
によって、多結晶シリコン膜１０を全面に形成した後、
これをパターニングして、ソース／ドレインの電極の引
き出しを行う。
【００１５】以上のようにして形成されたフィールドシ
ールド素子分離構造では、フィールドシールド電極３を
例えば接地電位に固定し、このフィールドシールド電極
３から電界によって、素子分離領域のシリコン基板１の
表面電位を固定する。これにより、素子分離領域のシリ
コン基板１の表面の導電型が反転して、そこに寄生ＭＯ
Ｓ等が形成されるのを防止する。
ールド素子分離構造では、フィールドシールド電極３を
例えば接地電位に固定し、このフィールドシールド電極
３から電界によって、素子分離領域のシリコン基板１の
表面電位を固定する。これにより、素子分離領域のシリ
コン基板１の表面の導電型が反転して、そこに寄生ＭＯ
Ｓ等が形成されるのを防止する。
【００１６】
【発明が解決しようとする課題】しかしながら、上述し
たような従来のフィールドシールド素子分離構造の形成
方法によれば、素子分離領域の幅ｗは、フィールドシー
ルド電極３の幅にサイドウォール絶縁膜１１、９の幅
（ａ＋ｂ）を加えた値となる。
たような従来のフィールドシールド素子分離構造の形成
方法によれば、素子分離領域の幅ｗは、フィールドシー
ルド電極３の幅にサイドウォール絶縁膜１１、９の幅
（ａ＋ｂ）を加えた値となる。
【００１７】このため、素子分離領域ｗは、最小に見積
もっても、微細加工上の加工限界によって決まるフィー
ルドシールド電極３の幅にサイドウォール絶縁膜１１、
９の幅（ａ＋ｂ）を加えた長さの領域を占有することに
なり、このことが、半導体装置をより高集積化する際の
障害になるという問題があった。例えば、電極の引き出
し部である多結晶シリコン膜１０と絶縁をとるためにサ
イドウォール絶縁膜１１、９の幅（ａ＋ｂ）が最小０．
１μｍ必要になるとして、微細加工限界が０．５μｍで
あるとすると、素子分離領域の幅ｗは０．７μｍとな
る。
もっても、微細加工上の加工限界によって決まるフィー
ルドシールド電極３の幅にサイドウォール絶縁膜１１、
９の幅（ａ＋ｂ）を加えた長さの領域を占有することに
なり、このことが、半導体装置をより高集積化する際の
障害になるという問題があった。例えば、電極の引き出
し部である多結晶シリコン膜１０と絶縁をとるためにサ
イドウォール絶縁膜１１、９の幅（ａ＋ｂ）が最小０．
１μｍ必要になるとして、微細加工限界が０．５μｍで
あるとすると、素子分離領域の幅ｗは０．７μｍとな
る。
【００１８】そこで、本発明の目的は、フィールドシー
ルド素子分離構造による素子分離領域の幅を低減するこ
とができる半導体装置の製造方法を提供することであ
る。
ルド素子分離構造による素子分離領域の幅を低減するこ
とができる半導体装置の製造方法を提供することであ
る。
【００１９】
【課題を解決するための手段】上述した課題を解決する
ために、本発明では、半導体基板の素子分離領域の上に
絶縁膜を介して導電膜を設け、この導電膜の電位を固定
することにより、上記素子分離領域における上記半導体
基板の表面電位を固定するようにした半導体装置の製造
方法において、上記半導体基板の上に上記絶縁膜を介し
て多結晶またはアモルファスシリコン膜及びシリコン窒
化膜を順次形成する工程と、上記素子分離領域以外の上
記シリコン窒化膜及び上記多結晶またはアモルファスシ
リコン膜をそれぞれ除去する工程と、しかる後、上記シ
リコン窒化膜をマスクとして上記多結晶またはアモルフ
ァスシリコン膜の側面を熱酸化する工程とを有する。
ために、本発明では、半導体基板の素子分離領域の上に
絶縁膜を介して導電膜を設け、この導電膜の電位を固定
することにより、上記素子分離領域における上記半導体
基板の表面電位を固定するようにした半導体装置の製造
方法において、上記半導体基板の上に上記絶縁膜を介し
て多結晶またはアモルファスシリコン膜及びシリコン窒
化膜を順次形成する工程と、上記素子分離領域以外の上
記シリコン窒化膜及び上記多結晶またはアモルファスシ
リコン膜をそれぞれ除去する工程と、しかる後、上記シ
リコン窒化膜をマスクとして上記多結晶またはアモルフ
ァスシリコン膜の側面を熱酸化する工程とを有する。
【００２０】本発明の一態様では、上記多結晶またはア
モルファスシリコン膜を形成した後、その上にシリコン
酸化膜を形成し、しかる後、このシリコン酸化膜の上に
上記シリコン窒化膜を形成する。
モルファスシリコン膜を形成した後、その上にシリコン
酸化膜を形成し、しかる後、このシリコン酸化膜の上に
上記シリコン窒化膜を形成する。
【００２１】
【作用】本発明によれば、フィールドシールド電極とな
る多結晶またはアモルファスシリコン膜の側面を熱酸化
して絶縁のための側壁を形成する。従って、フィールド
シールド電極を微細加工限界以下に形成することがで
き、ひいては素子分離領域全体の幅も小さくすることが
できる。
る多結晶またはアモルファスシリコン膜の側面を熱酸化
して絶縁のための側壁を形成する。従って、フィールド
シールド電極を微細加工限界以下に形成することがで
き、ひいては素子分離領域全体の幅も小さくすることが
できる。
【００２２】
【実施例】以下、本発明を実施例につき図１〜図８を参
照して説明する。
照して説明する。
【００２３】まず、図１に示すように、熱酸化法によっ
てシリコン基板１上に３０ｎｍの厚みのシリコン酸化膜
２を全面に形成した後、ＣＶＤ法によって２００ｎｍの
厚みの多結晶シリコン膜３を全面に形成する。さらに、
熱酸化法によって１０ｎｍの厚みのシリコン酸化膜４を
全面に形成した後、ＣＶＤ法によって３００ｎｍの厚み
のシリコン窒化膜５を全面に形成する。
てシリコン基板１上に３０ｎｍの厚みのシリコン酸化膜
２を全面に形成した後、ＣＶＤ法によって２００ｎｍの
厚みの多結晶シリコン膜３を全面に形成する。さらに、
熱酸化法によって１０ｎｍの厚みのシリコン酸化膜４を
全面に形成した後、ＣＶＤ法によって３００ｎｍの厚み
のシリコン窒化膜５を全面に形成する。
【００２４】次に、図２に示すように、リソグラフィー
技術によって、素子分離領域となる部分をレジストで覆
った後、シリコン窒化膜５、シリコン酸化膜４及び多結
晶シリコン膜３をそれぞれＲＩＥなどの方法でエッチン
グし、フィールド領域にのみこれらを残す。この時、エ
ッチング後の多結晶シリコン膜３の幅は、微細加工限界
まで細くすることができ、ここでは０、５μｍに形成す
る。
技術によって、素子分離領域となる部分をレジストで覆
った後、シリコン窒化膜５、シリコン酸化膜４及び多結
晶シリコン膜３をそれぞれＲＩＥなどの方法でエッチン
グし、フィールド領域にのみこれらを残す。この時、エ
ッチング後の多結晶シリコン膜３の幅は、微細加工限界
まで細くすることができ、ここでは０、５μｍに形成す
る。
【００２５】次に、シリコン窒化膜５を耐酸化膜として
熱酸化を行うことにより、多結晶シリコン膜３の側壁に
厚みａが０．２μｍ程度のシリコン酸化膜４′を形成す
る。この時、０．２μｍ厚程度のシリコン酸化膜４′の
形成のために、０、５μｍの幅の多結晶シリコン膜３の
うちの約０．１μｍの幅が使用されるため、多結晶シリ
コン膜３の幅ｃは０．３μｍ程度に減少し、この多結晶
シリコン膜からなるフィールドシールド電極３の幅ｃを
微細加工限界よりも細くできる。このとき、フィールド
シールド電極３とその両側のシリコン酸化膜４′を合わ
せた幅（ｃ＋２ａ）は約０．７μｍとなる。
熱酸化を行うことにより、多結晶シリコン膜３の側壁に
厚みａが０．２μｍ程度のシリコン酸化膜４′を形成す
る。この時、０．２μｍ厚程度のシリコン酸化膜４′の
形成のために、０、５μｍの幅の多結晶シリコン膜３の
うちの約０．１μｍの幅が使用されるため、多結晶シリ
コン膜３の幅ｃは０．３μｍ程度に減少し、この多結晶
シリコン膜からなるフィールドシールド電極３の幅ｃを
微細加工限界よりも細くできる。このとき、フィールド
シールド電極３とその両側のシリコン酸化膜４′を合わ
せた幅（ｃ＋２ａ）は約０．７μｍとなる。
【００２６】この時の熱酸化の条件としては、温度を９
００℃、時間を９０分に設定し、流量比がＯ2 ：Ｈ2 ＝
２：１のパイロジェニック酸化を行う。なお、図示は省
略したが、多結晶シリコン膜３の側壁を熱酸化するとき
に、シリコン基板１上においても１００ｎｍ程度の厚み
のシリコン酸化膜が成長する。
００℃、時間を９０分に設定し、流量比がＯ2 ：Ｈ2 ＝
２：１のパイロジェニック酸化を行う。なお、図示は省
略したが、多結晶シリコン膜３の側壁を熱酸化するとき
に、シリコン基板１上においても１００ｎｍ程度の厚み
のシリコン酸化膜が成長する。
【００２７】次に、ＲＩＥなどによって素子領域上のシ
リコン酸化膜２（図示せず）の膜厚が５０ｎｍとなるよ
うにエッチング除去した後、フッ化水素溶液によるウエ
ットエッチングによって、多結晶シリコン膜３の側壁の
シリコン酸化膜４′を０．１５μｍ程度エッチング除去
すると同時に素子領域上のシリコン酸化膜２を実質的に
完全に除去する。図３は、この時の状態を示している。
この時、シリコン酸化膜４′の厚みａは約０．０５μｍ
となるので、フィールドシールド電極３とその両側のシ
リコン酸化膜４′を合わせた幅（ｃ＋２ａ）は約０．４
μｍとなる。
リコン酸化膜２（図示せず）の膜厚が５０ｎｍとなるよ
うにエッチング除去した後、フッ化水素溶液によるウエ
ットエッチングによって、多結晶シリコン膜３の側壁の
シリコン酸化膜４′を０．１５μｍ程度エッチング除去
すると同時に素子領域上のシリコン酸化膜２を実質的に
完全に除去する。図３は、この時の状態を示している。
この時、シリコン酸化膜４′の厚みａは約０．０５μｍ
となるので、フィールドシールド電極３とその両側のシ
リコン酸化膜４′を合わせた幅（ｃ＋２ａ）は約０．４
μｍとなる。
【００２８】なお、ここで、シリコン窒化膜５を除去す
るようにしてもよい。
るようにしてもよい。
【００２９】次に、図４に示すように、熱酸化法によっ
て、シリコン基板１上にゲート酸化膜として１０ｎｍの
厚みのシリコン酸化膜６を形成する。
て、シリコン基板１上にゲート酸化膜として１０ｎｍの
厚みのシリコン酸化膜６を形成する。
【００３０】次に、ＣＶＤ法などによって、２００ｎｍ
の厚みの多結晶シリコン膜７及び２００ｎｍの厚みのシ
リコン酸化膜８を全面に形成する。
の厚みの多結晶シリコン膜７及び２００ｎｍの厚みのシ
リコン酸化膜８を全面に形成する。
【００３１】次に、図５に示すように、リソグラフィー
技術によって、ゲート電極となる部分をレジストで覆っ
た後、シリコン酸化膜８及び多結晶シリコン膜７をそれ
ぞれＲＩＥなどの方法でエッチングし、ゲート電極７を
形成する。
技術によって、ゲート電極となる部分をレジストで覆っ
た後、シリコン酸化膜８及び多結晶シリコン膜７をそれ
ぞれＲＩＥなどの方法でエッチングし、ゲート電極７を
形成する。
【００３２】次に、ゲート電極７、フィールドシールド
電極３などをマスクとしてイオン注入を行い、シリコン
基板１内に低濃度の不純物拡散層１２を形成する。
電極３などをマスクとしてイオン注入を行い、シリコン
基板１内に低濃度の不純物拡散層１２を形成する。
【００３３】次に、図６に示すように、ＣＶＤ法などに
よって、５０ｎｍの厚みのシリコン酸化膜９を全面に形
成する。
よって、５０ｎｍの厚みのシリコン酸化膜９を全面に形
成する。
【００３４】次に、図７に示すように、ＲＩＥ法などに
よって異方性エッチングを行うことにより、ゲート電極
７及びフィールドシールド電極３の側壁部にのみ０．０
５μｍの厚みのシリコン酸化膜８が残るようにして、ゲ
ート電極７及びフィールドシールド電極３の側壁部にサ
イドウォール絶縁膜９を形成する。この時、素子分離領
域の幅ｗ＝ｃ＋２ａ＋２ｂとなり、その値は０．５μｍ
となる。
よって異方性エッチングを行うことにより、ゲート電極
７及びフィールドシールド電極３の側壁部にのみ０．０
５μｍの厚みのシリコン酸化膜８が残るようにして、ゲ
ート電極７及びフィールドシールド電極３の側壁部にサ
イドウォール絶縁膜９を形成する。この時、素子分離領
域の幅ｗ＝ｃ＋２ａ＋２ｂとなり、その値は０．５μｍ
となる。
【００３５】次に、上記異方性エッチングにより露出し
たシリコン基板１に、ゲート電極７とフィールドシール
ド電極３及びそれらのサイドウォール絶縁膜９をマスク
にしてイオン注入を行い、シリコン基板１内に高濃度の
不純物拡散層１３を形成する。
たシリコン基板１に、ゲート電極７とフィールドシール
ド電極３及びそれらのサイドウォール絶縁膜９をマスク
にしてイオン注入を行い、シリコン基板１内に高濃度の
不純物拡散層１３を形成する。
【００３６】次に、図８に示すように、ＣＶＤ法などに
よって、２００ｎｍの厚みの多結晶シリコン膜１０を全
面に形成した後、これをパターニングして、ソース／ド
レインの電極の引き出しを行う。
よって、２００ｎｍの厚みの多結晶シリコン膜１０を全
面に形成した後、これをパターニングして、ソース／ド
レインの電極の引き出しを行う。
【００３７】以上の工程により、フィールドシールド電
極３の幅を微細加工限界以下にしたフィールドシールド
素子分離構造を形成できる。
極３の幅を微細加工限界以下にしたフィールドシールド
素子分離構造を形成できる。
【００３８】以上、本発明の実施例を説明したが、本発
明は上述の実施例に限定されることなく、上述の実施例
は本発明の技術的思想に基づいて各種の有効な変更なら
びに応用が可能である。例えば、多結晶シリコン膜３の
代わりに、アモルファスシリコン膜を用いてもよい。ま
た、シリコン酸化膜２は、ＯＮＯ膜（シリコン酸化膜−
シリコン窒化膜−シリコン酸化膜から構成される３層
膜）に代えてもよい。
明は上述の実施例に限定されることなく、上述の実施例
は本発明の技術的思想に基づいて各種の有効な変更なら
びに応用が可能である。例えば、多結晶シリコン膜３の
代わりに、アモルファスシリコン膜を用いてもよい。ま
た、シリコン酸化膜２は、ＯＮＯ膜（シリコン酸化膜−
シリコン窒化膜−シリコン酸化膜から構成される３層
膜）に代えてもよい。
【００３９】また、上述の実施例では、フィールドシー
ルド電極３の側壁のシリコン酸化膜４′の厚みａが０．
２μｍとなるように熱酸化を行ったが、この厚みａは
０．２μｍ以上としてもよく、このことによって素子分
離領域の幅ｗをさらに小さくすることができる。すなわ
ち、フィールドシールド電極３の側壁にシリコン酸化膜
４′を形成した後、フッ化水素溶液を用いたウエットエ
ッチングによりシリコン酸化膜４′の膜厚を薄くし、素
子分離領域の幅ｗをより小さくできる。この時、シリコ
ン窒化膜５はフッ化水素溶液に対して不溶性なので、フ
ィールドシールド電極３上のシリコン酸化膜４が膜減り
することはない。これにより、フィールドシールド電極
３の幅が有効な範囲内であれば、微細加工限界に左右さ
れることなく、素子分離領域の幅ｗを小さくすることが
できる。
ルド電極３の側壁のシリコン酸化膜４′の厚みａが０．
２μｍとなるように熱酸化を行ったが、この厚みａは
０．２μｍ以上としてもよく、このことによって素子分
離領域の幅ｗをさらに小さくすることができる。すなわ
ち、フィールドシールド電極３の側壁にシリコン酸化膜
４′を形成した後、フッ化水素溶液を用いたウエットエ
ッチングによりシリコン酸化膜４′の膜厚を薄くし、素
子分離領域の幅ｗをより小さくできる。この時、シリコ
ン窒化膜５はフッ化水素溶液に対して不溶性なので、フ
ィールドシールド電極３上のシリコン酸化膜４が膜減り
することはない。これにより、フィールドシールド電極
３の幅が有効な範囲内であれば、微細加工限界に左右さ
れることなく、素子分離領域の幅ｗを小さくすることが
できる。
【００４０】また、上述の実施例では、多結晶シリコン
膜３のキャップ絶縁膜としてシリコン酸化膜４を形成
し、さらにその上にシリコン窒化膜５を形成するように
したが、多結晶シリコン膜３上に直接シリコン窒化膜５
を形成し、シリコン窒化膜５を多結晶シリコン膜３のキ
ャップ絶縁膜として利用するようにしてもよく、このこ
とによって多結晶シリコン膜３上のシリコン酸化膜４を
省略できる。
膜３のキャップ絶縁膜としてシリコン酸化膜４を形成
し、さらにその上にシリコン窒化膜５を形成するように
したが、多結晶シリコン膜３上に直接シリコン窒化膜５
を形成し、シリコン窒化膜５を多結晶シリコン膜３のキ
ャップ絶縁膜として利用するようにしてもよく、このこ
とによって多結晶シリコン膜３上のシリコン酸化膜４を
省略できる。
【００４１】
【発明の効果】本発明によれば、フィールドシールド素
子分離構造による素子分離領域の幅を従来よりも小さく
することができ、半導体装置のより一層の高集積化が可
能となる。
子分離構造による素子分離領域の幅を従来よりも小さく
することができ、半導体装置のより一層の高集積化が可
能となる。
【図１】本発明の一実施例によるフィールドシールド素
子分離構造を有する半導体装置の製造工程を示す概略断
面図である。
子分離構造を有する半導体装置の製造工程を示す概略断
面図である。
【図２】本発明の一実施例によるフィールドシールド素
子分離構造を有する半導体装置の製造工程を示す概略断
面図である。
子分離構造を有する半導体装置の製造工程を示す概略断
面図である。
【図３】本発明の一実施例によるフィールドシールド素
子分離構造を有する半導体装置の製造工程を示す概略断
面図である。
子分離構造を有する半導体装置の製造工程を示す概略断
面図である。
【図４】本発明の一実施例によるフィールドシールド素
子分離構造を有する半導体装置の製造工程を示す概略断
面図である。
子分離構造を有する半導体装置の製造工程を示す概略断
面図である。
【図５】本発明の一実施例によるフィールドシールド素
子分離構造を有する半導体装置の製造工程を示す概略断
面図である。
子分離構造を有する半導体装置の製造工程を示す概略断
面図である。
【図６】本発明の一実施例によるフィールドシールド素
子分離構造を有する半導体装置の製造工程を示す概略断
面図である。
子分離構造を有する半導体装置の製造工程を示す概略断
面図である。
【図７】本発明の一実施例によるフィールドシールド素
子分離構造を有する半導体装置の製造工程を示す概略断
面図である。
子分離構造を有する半導体装置の製造工程を示す概略断
面図である。
【図８】本発明の一実施例によるフィールドシールド素
子分離構造を有する半導体装置の製造工程を示す概略断
面図である。
子分離構造を有する半導体装置の製造工程を示す概略断
面図である。
【図９】従来のフィールドシールド素子分離構造を有す
る半導体装置の製造工程を示す概略断面図である。
る半導体装置の製造工程を示す概略断面図である。
【図１０】従来のフィールドシールド素子分離構造を有
する半導体装置の製造工程を示す概略断面図である。
する半導体装置の製造工程を示す概略断面図である。
【図１１】従来のフィールドシールド素子分離構造を有
する半導体装置の製造工程を示す概略断面図である。
する半導体装置の製造工程を示す概略断面図である。
【図１２】従来のフィールドシールド素子分離構造を有
する半導体装置の製造工程を示す概略断面図である。
する半導体装置の製造工程を示す概略断面図である。
【図１３】従来のフィールドシールド素子分離構造を有
する半導体装置の製造工程を示す概略断面図である。
する半導体装置の製造工程を示す概略断面図である。
【図１４】従来のフィールドシールド素子分離構造を有
する半導体装置の製造工程を示す概略断面図である。
する半導体装置の製造工程を示す概略断面図である。
【図１５】従来のフィールドシールド素子分離構造を有
する半導体装置の製造工程を示す概略断面図である。
する半導体装置の製造工程を示す概略断面図である。
【図１６】従来のフィールドシールド素子分離構造を有
する半導体装置の製造工程を示す概略断面図である。
する半導体装置の製造工程を示す概略断面図である。
【図１７】従来のフィールドシールド素子分離構造を有
する半導体装置の製造工程を示す概略断面図である。
する半導体装置の製造工程を示す概略断面図である。
１ シリコン基板 ３ 多結晶シリコン膜（フィールドシールド電極） ４、４′ シリコン酸化膜 ５ シリコン窒化膜 ６ シリコン酸化膜（ゲート絶縁膜） ７ 多結晶シリコン膜（ゲート電極） ９ シリコン酸化膜（サイドウォール絶縁膜） １２ 低濃度拡散層 １３ 高濃度拡散層
Claims (2)
- 【請求項１】 半導体基板の素子分離領域の上に絶縁膜
を介して導電膜を設け、この導電膜の電位を固定するこ
とにより、上記素子分離領域における上記半導体基板の
表面電位を固定するようにした半導体装置の製造方法に
おいて、 上記半導体基板の上に上記絶縁膜を介して多結晶または
アモルファスシリコン膜及びシリコン窒化膜を順次形成
する工程と、 上記素子分離領域以外の上記シリコン窒化膜及び上記多
結晶またはアモルファスシリコン膜をそれぞれ除去する
工程と、 しかる後、上記シリコン窒化膜をマスクとして上記多結
晶またはアモルファスシリコン膜の側面を熱酸化する工
程とを有することを特徴とする半導体装置の製造方法。 - 【請求項２】 上記多結晶またはアモルファスシリコン
膜を形成した後、その上にシリコン酸化膜を形成し、し
かる後、このシリコン酸化膜の上に上記シリコン窒化膜
を形成することを特徴とする請求項１に記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35187193A JPH07201967A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35187193A JPH07201967A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07201967A true JPH07201967A (ja) | 1995-08-04 |
Family
ID=18420186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35187193A Pending JPH07201967A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07201967A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5714787A (en) * | 1994-12-06 | 1998-02-03 | Nippon Steel Corporation | Semiconductor device with a reduced element isolation region |
| DE19805692A1 (de) * | 1997-06-27 | 1999-01-07 | Mitsubishi Electric Corp | Halbleitereinrichtung und Verfahren zur Herstellung derselben |
-
1993
- 1993-12-28 JP JP35187193A patent/JPH07201967A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5714787A (en) * | 1994-12-06 | 1998-02-03 | Nippon Steel Corporation | Semiconductor device with a reduced element isolation region |
| DE19805692A1 (de) * | 1997-06-27 | 1999-01-07 | Mitsubishi Electric Corp | Halbleitereinrichtung und Verfahren zur Herstellung derselben |
| US6191450B1 (en) | 1997-06-27 | 2001-02-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with field shield electrode |
| DE19805692C2 (de) * | 1997-06-27 | 2001-04-26 | Mitsubishi Electric Corp | Halbleitereinrichtung mit Feldabschirm-Isolationsstruktur und Verfahren zur Herstellung derselben |
| FR2803095A1 (fr) * | 1997-06-27 | 2001-06-29 | Mitsubishi Electric Corp | Dispositif a semiconducteurs avec une structure d'isolation et procede de fabrication |
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