JPH09129876A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09129876A JPH09129876A JP7303652A JP30365295A JPH09129876A JP H09129876 A JPH09129876 A JP H09129876A JP 7303652 A JP7303652 A JP 7303652A JP 30365295 A JP30365295 A JP 30365295A JP H09129876 A JPH09129876 A JP H09129876A
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- silicon oxide
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- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】ゲート電極側壁に形成されたサイドウォール絶
縁膜からの局所的なリーク電流を防止する。 【解決手段】６７５℃程度のＣＶＤ法で形成したシリコ
ン酸化膜４を９００℃以上の温度で熱処理した後、ゲー
ト電極のパターンを形成し、更に、ゲート電極３の側面
を８００〜９００℃の温度で熱酸化して熱酸化膜６を形
成する。これにより、ゲート電極の下パターンとシリコ
ン酸化膜４の幅を互いに整合させ、その後、サイドウォ
ール絶縁膜８を形成する。 【効果】シリコン酸化膜４を熱処理によって緻密構造と
しているため、その後の熱処理やエッチング処理におけ
るシリコン酸化膜４の寸法安定性が高くなり、その結
果、形状の良好なサイドウォール絶縁膜８を形成するこ
とが可能となる。
縁膜からの局所的なリーク電流を防止する。 【解決手段】６７５℃程度のＣＶＤ法で形成したシリコ
ン酸化膜４を９００℃以上の温度で熱処理した後、ゲー
ト電極のパターンを形成し、更に、ゲート電極３の側面
を８００〜９００℃の温度で熱酸化して熱酸化膜６を形
成する。これにより、ゲート電極の下パターンとシリコ
ン酸化膜４の幅を互いに整合させ、その後、サイドウォ
ール絶縁膜８を形成する。 【効果】シリコン酸化膜４を熱処理によって緻密構造と
しているため、その後の熱処理やエッチング処理におけ
るシリコン酸化膜４の寸法安定性が高くなり、その結
果、形状の良好なサイドウォール絶縁膜８を形成するこ
とが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、例えば、ゲート電極の側壁にサイドウォール
絶縁膜を有するＬＤＤ（Lightly Doped Drain)構造のＭ
ＯＳトランジスタの製造方法に適用して特に好適なもの
である。
法に関し、例えば、ゲート電極の側壁にサイドウォール
絶縁膜を有するＬＤＤ（Lightly Doped Drain)構造のＭ
ＯＳトランジスタの製造方法に適用して特に好適なもの
である。
【０００２】
【従来の技術】図２を参照して、従来のＬＤＤ構造のＭ
ＯＳトランジスタの製造方法を説明する。
ＯＳトランジスタの製造方法を説明する。
【０００３】まず、図２（ａ）に示すように、シリコン
基板１０１上にゲート酸化膜１０２を形成した後、その
ゲート酸化膜１０２上に、不純物を含有したポリシリコ
ン膜１０３及びＣＶＤ法によるシリコン酸化膜１０４を
順次形成し、それらをパターニングして、ポリシリコン
膜１０３をゲート電極の形状に加工する。
基板１０１上にゲート酸化膜１０２を形成した後、その
ゲート酸化膜１０２上に、不純物を含有したポリシリコ
ン膜１０３及びＣＶＤ法によるシリコン酸化膜１０４を
順次形成し、それらをパターニングして、ポリシリコン
膜１０３をゲート電極の形状に加工する。
【０００４】次に、ポリシリコン膜１０３からなるゲー
ト電極側面からのリーク電流を低減するために、前洗浄
を行った後、ゲート電極１０３の側面に熱酸化法による
シリコン酸化膜１１１を形成する。
ト電極側面からのリーク電流を低減するために、前洗浄
を行った後、ゲート電極１０３の側面に熱酸化法による
シリコン酸化膜１１１を形成する。
【０００５】その後、全面にＣＶＤ法によるシリコン酸
化膜１０８を形成し、これを異方性エッチングして、ゲ
ート電極１０３の側壁にシリコン酸化膜１０８からなる
サイドウォール酸化膜を形成する。
化膜１０８を形成し、これを異方性エッチングして、ゲ
ート電極１０３の側壁にシリコン酸化膜１０８からなる
サイドウォール酸化膜を形成する。
【０００６】なお、ＬＤＤ構造におけるシリコン基板１
０１への不純物導入工程は、その図示及び説明を省略し
た。
０１への不純物導入工程は、その図示及び説明を省略し
た。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た従来の製造方法では、ゲート電極１０３の側面にシリ
コン酸化膜１１１を形成する前に行う前洗浄によってシ
リコン酸化膜１０４が削られたり、或いは、シリコン酸
化膜１１１を熱酸化形成する際の熱によってシリコン酸
化膜１０４が収縮したり、更には、ゲート電極１０３の
側面にシリコン酸化膜１１１が過度に成長したりする等
の原因で、図２（ｂ）に示すように、ゲート電極１０３
のパターンとその上のシリコン酸化膜１０４との間に段
差が生じ、その結果、サイドウォール酸化膜１０８のＡ
の部分が薄くなって、その部分からのリーク電流が増加
するという問題があった。
た従来の製造方法では、ゲート電極１０３の側面にシリ
コン酸化膜１１１を形成する前に行う前洗浄によってシ
リコン酸化膜１０４が削られたり、或いは、シリコン酸
化膜１１１を熱酸化形成する際の熱によってシリコン酸
化膜１０４が収縮したり、更には、ゲート電極１０３の
側面にシリコン酸化膜１１１が過度に成長したりする等
の原因で、図２（ｂ）に示すように、ゲート電極１０３
のパターンとその上のシリコン酸化膜１０４との間に段
差が生じ、その結果、サイドウォール酸化膜１０８のＡ
の部分が薄くなって、その部分からのリーク電流が増加
するという問題があった。
【０００８】そこで、本発明の目的は、例えば、ゲート
電極の側壁にリーク電流を増大させない形状のサイドウ
ォール絶縁膜を形成することができる半導体装置の製造
方法を提供することである。
電極の側壁にリーク電流を増大させない形状のサイドウ
ォール絶縁膜を形成することができる半導体装置の製造
方法を提供することである。
【０００９】
【課題を解決するための手段】上述した課題を解決する
本発明の半導体装置の製造方法は、半導体基板上にゲー
ト絶縁膜を形成した後、前記ゲート絶縁膜上に導電膜を
形成する第１の工程と、前記導電膜上に第１の酸化膜を
形成する第２の工程と、前記第２の工程で前記第１の酸
化膜を形成した時の温度条件より高い温度条件で前記第
１の酸化膜を熱処理する第３の工程と、前記導電膜をゲ
ート電極の形状に加工する第４の工程と、前記第２の工
程で前記第１の酸化膜を形成した時の温度条件より高
く、且つ、前記第３の工程における熱処理の温度条件と
同等か若しくはそれより低い温度条件の熱酸化により、
前記ゲート電極の側面部に第２の酸化膜を形成する第５
の工程とを有する。
本発明の半導体装置の製造方法は、半導体基板上にゲー
ト絶縁膜を形成した後、前記ゲート絶縁膜上に導電膜を
形成する第１の工程と、前記導電膜上に第１の酸化膜を
形成する第２の工程と、前記第２の工程で前記第１の酸
化膜を形成した時の温度条件より高い温度条件で前記第
１の酸化膜を熱処理する第３の工程と、前記導電膜をゲ
ート電極の形状に加工する第４の工程と、前記第２の工
程で前記第１の酸化膜を形成した時の温度条件より高
く、且つ、前記第３の工程における熱処理の温度条件と
同等か若しくはそれより低い温度条件の熱酸化により、
前記ゲート電極の側面部に第２の酸化膜を形成する第５
の工程とを有する。
【００１０】
【作用】本発明の製造方法においては、ゲート電極上に
形成される第１の酸化膜を特定の温度条件で熱処理する
ので、その後に、ゲート電極側面に第２の酸化膜を熱酸
化形成する際の熱によってその第１の酸化膜が収縮する
ことがない。また、その熱処理によって第１の酸化膜が
緻密になり、例えば、ゲート電極側面の熱酸化前に行わ
れる前洗浄に通常使用されるＨＦに対するエッチングレ
ートが、熱処理前に比べ、約１／２になる。従って、そ
の前洗浄時に削られる第１の酸化膜の量を大幅に減らす
ことができる。即ち、後の熱処理やエッチング処理にお
ける第１の酸化膜の寸法安定性が高くなる。
形成される第１の酸化膜を特定の温度条件で熱処理する
ので、その後に、ゲート電極側面に第２の酸化膜を熱酸
化形成する際の熱によってその第１の酸化膜が収縮する
ことがない。また、その熱処理によって第１の酸化膜が
緻密になり、例えば、ゲート電極側面の熱酸化前に行わ
れる前洗浄に通常使用されるＨＦに対するエッチングレ
ートが、熱処理前に比べ、約１／２になる。従って、そ
の前洗浄時に削られる第１の酸化膜の量を大幅に減らす
ことができる。即ち、後の熱処理やエッチング処理にお
ける第１の酸化膜の寸法安定性が高くなる。
【００１１】
【発明の実施の形態】以下、本発明を好ましい実施の形
態に従い説明する。
態に従い説明する。
【００１２】図１に、本発明をＬＤＤ構造のＭＯＳトラ
ンジスタの製造方法に適用した例を示す。
ンジスタの製造方法に適用した例を示す。
【００１３】まず、図１（ａ）に示すように、シリコン
基板１上にゲート酸化膜２を形成した後、そのゲート酸
化膜２の上に、ＣＶＤ技術により、不純物をドープした
ポリシリコン膜３を約２０００Åの厚さに堆積させ、更
に、そのポリシリコン膜３の上に、温度条件が約６７５
℃のＣＶＤ法により、約２５００Å厚のシリコン酸化膜
４を堆積させる。
基板１上にゲート酸化膜２を形成した後、そのゲート酸
化膜２の上に、ＣＶＤ技術により、不純物をドープした
ポリシリコン膜３を約２０００Åの厚さに堆積させ、更
に、そのポリシリコン膜３の上に、温度条件が約６７５
℃のＣＶＤ法により、約２５００Å厚のシリコン酸化膜
４を堆積させる。
【００１４】次に、図１（ｂ）に示すように、酸化拡散
技術により、シリコン酸化膜４を、Ｏ2 雰囲気中で、９
００℃、３０分間熱処理する。この熱処理によってシリ
コン酸化膜４は緻密になり、後工程において９００℃以
下の温度ではこれ以上緻密にならない。即ち、収縮しな
い。また、この熱処理によって、シリコン酸化膜４のＨ
Ｆに対するエッチングレートは約１／２になる。
技術により、シリコン酸化膜４を、Ｏ2 雰囲気中で、９
００℃、３０分間熱処理する。この熱処理によってシリ
コン酸化膜４は緻密になり、後工程において９００℃以
下の温度ではこれ以上緻密にならない。即ち、収縮しな
い。また、この熱処理によって、シリコン酸化膜４のＨ
Ｆに対するエッチングレートは約１／２になる。
【００１５】次に、図１（ｃ）に示すように、フォトリ
ソグラフィ技術及びエッチング技術により、シリコン酸
化膜４をゲート電極のパターンに加工する。即ち、シリ
コン酸化膜４の上にパターン形成したレジスト５をマス
クとして、シリコン酸化膜４を選択的にエッチング除去
する。
ソグラフィ技術及びエッチング技術により、シリコン酸
化膜４をゲート電極のパターンに加工する。即ち、シリ
コン酸化膜４の上にパターン形成したレジスト５をマス
クとして、シリコン酸化膜４を選択的にエッチング除去
する。
【００１６】次に、図１（ｄ）に示すように、ポリシリ
コン膜３をゲート電極の形状に加工するが、その際、図
示の如く、シリコン酸化膜４に比較して約２１０Åのサ
イドエッチングを施す。なお、本例では、ゲート長を
０．５μｍとした。この時、ポリシリコン膜３の加工
は、レジスト５をマスクとした異方性エッチングにより
行うが、異方性ドライエッチングの選択性向上のため、
シリコン酸化膜４のエッチング後にレジスト５を除去し
てから、シリコン酸化膜４をマスクとしてポリシリコン
膜３をエッチングしても良い。
コン膜３をゲート電極の形状に加工するが、その際、図
示の如く、シリコン酸化膜４に比較して約２１０Åのサ
イドエッチングを施す。なお、本例では、ゲート長を
０．５μｍとした。この時、ポリシリコン膜３の加工
は、レジスト５をマスクとした異方性エッチングにより
行うが、異方性ドライエッチングの選択性向上のため、
シリコン酸化膜４のエッチング後にレジスト５を除去し
てから、シリコン酸化膜４をマスクとしてポリシリコン
膜３をエッチングしても良い。
【００１７】次に、図１（ｅ）に示すように、０．５％
ＨＦ溶液で１分間前洗浄を行うが、この前洗浄により、
シリコン酸化膜４は約１００Å削られる。
ＨＦ溶液で１分間前洗浄を行うが、この前洗浄により、
シリコン酸化膜４は約１００Å削られる。
【００１８】次に、図１（ｆ）に示すように、Ｏ2 雰囲
気中、８００〜９００℃の温度条件で３０分間の熱処理
を行い、ポリシリコン膜３からなるゲート電極の側面を
熱酸化する。この熱酸化により、ゲート電極３の側面に
約２００Åのシリコン熱酸化膜６が形成される。この結
果、ゲート電極３とシリコン熱酸化膜６とからなるゲー
ト電極パターンとその上のシリコン酸化膜４の幅がほぼ
整合し、それらの間に段差は生じない。
気中、８００〜９００℃の温度条件で３０分間の熱処理
を行い、ポリシリコン膜３からなるゲート電極の側面を
熱酸化する。この熱酸化により、ゲート電極３の側面に
約２００Åのシリコン熱酸化膜６が形成される。この結
果、ゲート電極３とシリコン熱酸化膜６とからなるゲー
ト電極パターンとその上のシリコン酸化膜４の幅がほぼ
整合し、それらの間に段差は生じない。
【００１９】その後、ゲート電極パターンの両側のシリ
コン基板１中に接合深さの浅い低濃度不純物拡散層（Ｌ
ＤＤ層）９を形成する。
コン基板１中に接合深さの浅い低濃度不純物拡散層（Ｌ
ＤＤ層）９を形成する。
【００２０】次に、図１（ｇ）に示すように、ＣＶＤ技
術により、全面に約２０００Å厚のシリコン酸化膜８を
堆積させる。
術により、全面に約２０００Å厚のシリコン酸化膜８を
堆積させる。
【００２１】次に、図１（ｈ）に示すように、シリコン
酸化膜８を異方性ドライエッチングし、ゲート電極パタ
ーンの側壁にシリコン酸化膜８からなるサイドウォール
酸化膜を形成する。この時、本例では、ゲート電極３及
びシリコン熱酸化膜６からなるゲート電極パターンとそ
の上のシリコン酸化膜４との間に段差が無いので、図２
（ｂ）にＡで示すように、サイドウォール酸化膜８に局
所的に膜厚の薄い箇所が形成されることがない。
酸化膜８を異方性ドライエッチングし、ゲート電極パタ
ーンの側壁にシリコン酸化膜８からなるサイドウォール
酸化膜を形成する。この時、本例では、ゲート電極３及
びシリコン熱酸化膜６からなるゲート電極パターンとそ
の上のシリコン酸化膜４との間に段差が無いので、図２
（ｂ）にＡで示すように、サイドウォール酸化膜８に局
所的に膜厚の薄い箇所が形成されることがない。
【００２２】その後、サイドウォール酸化膜８の両側の
シリコン基板１中に接合深さの深い高濃度不純物拡散層
１０を形成する。
シリコン基板１中に接合深さの深い高濃度不純物拡散層
１０を形成する。
【００２３】以上の工程により、ＬＤＤ構造を有するＭ
ＯＳトランジスタが形成される。
ＯＳトランジスタが形成される。
【００２４】なお、上に説明した例では、シリコン熱酸
化膜６を形成する温度条件を８００〜９００℃とした
が、この温度条件は、シリコン酸化膜４を形成する時の
温度条件より高く、且つ、図１（ｂ）で説明した熱処理
時の温度条件と同等若しくはそれより低いものであれば
良い。そのような温度条件であれば、シリコン熱酸化膜
６の形成時に、シリコン酸化膜４の収縮は起こらない。
化膜６を形成する温度条件を８００〜９００℃とした
が、この温度条件は、シリコン酸化膜４を形成する時の
温度条件より高く、且つ、図１（ｂ）で説明した熱処理
時の温度条件と同等若しくはそれより低いものであれば
良い。そのような温度条件であれば、シリコン熱酸化膜
６の形成時に、シリコン酸化膜４の収縮は起こらない。
【００２５】また、本発明は、ＭＯＳトランジスタの製
造方法に限られず、例えば、シールドゲート絶縁膜とシ
ールドゲート電極を有するフィールドシールド素子分離
構造の製造方法にも適用が可能である。
造方法に限られず、例えば、シールドゲート絶縁膜とシ
ールドゲート電極を有するフィールドシールド素子分離
構造の製造方法にも適用が可能である。
【００２６】
【発明の効果】本発明によれば、ゲート電極の両側に設
けるサイドウォール絶縁膜の形状を安定的に形成するこ
とができるので、そのサイドウォール絶縁膜を通じての
リーク電流を低減させることができ、半導体素子の特性
を向上させることができるとともに、半導体装置の消費
電力を低減させることができる。
けるサイドウォール絶縁膜の形状を安定的に形成するこ
とができるので、そのサイドウォール絶縁膜を通じての
リーク電流を低減させることができ、半導体素子の特性
を向上させることができるとともに、半導体装置の消費
電力を低減させることができる。
【図１】本発明の一実施形態によるＭＯＳトランジスタ
の製造方法を工程順に示す断面図である。
の製造方法を工程順に示す断面図である。
【図２】従来のＭＯＳトランジスタの製造方法を示す断
面図である。
面図である。
１ シリコン基板 ２ ゲート酸化膜 ３ ポリシリコン膜（ゲート電極） ４ シリコン酸化膜 ６ シリコン熱酸化膜 ８ シリコン酸化膜（サイドウォール酸化膜）
Claims (1)
- 【請求項１】 半導体基板上にゲート絶縁膜を形成した
後、前記ゲート絶縁膜上に導電膜を形成する第１の工程
と、 前記導電膜上に第１の酸化膜を形成する第２の工程と、 前記第２の工程で前記第１の酸化膜を形成した時の温度
条件より高い温度条件で前記第１の酸化膜を熱処理する
第３の工程と、 前記導電膜をゲート電極の形状に加工する第４の工程
と、 前記第２の工程で前記第１の酸化膜を形成した時の温度
条件より高く、且つ、前記第３の工程における熱処理の
温度条件と同等か若しくはそれより低い温度条件の熱酸
化により、前記ゲート電極の側面部に第２の酸化膜を形
成する第５の工程とを有することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7303652A JPH09129876A (ja) | 1995-10-27 | 1995-10-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7303652A JPH09129876A (ja) | 1995-10-27 | 1995-10-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09129876A true JPH09129876A (ja) | 1997-05-16 |
Family
ID=17923592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7303652A Withdrawn JPH09129876A (ja) | 1995-10-27 | 1995-10-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09129876A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086718A (ja) * | 2001-09-13 | 2003-03-20 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US7521316B2 (en) | 2004-09-09 | 2009-04-21 | Samsung Electronics Co., Ltd. | Methods of forming gate structures for semiconductor devices |
-
1995
- 1995-10-27 JP JP7303652A patent/JPH09129876A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086718A (ja) * | 2001-09-13 | 2003-03-20 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US7521316B2 (en) | 2004-09-09 | 2009-04-21 | Samsung Electronics Co., Ltd. | Methods of forming gate structures for semiconductor devices |
| US7772637B2 (en) | 2004-09-09 | 2010-08-10 | Samsung Electronics Co., Ltd. | Semiconductor devices including gate structures and leakage barrier oxides |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030107 |