JPH07201970A - 集積回路における浅溝分離 - Google Patents

集積回路における浅溝分離

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JPH07201970A
JPH07201970A JP6292982A JP29298294A JPH07201970A JP H07201970 A JPH07201970 A JP H07201970A JP 6292982 A JP6292982 A JP 6292982A JP 29298294 A JP29298294 A JP 29298294A JP H07201970 A JPH07201970 A JP H07201970A
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shallow
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アール．マクコーマック ステファン
Christine H Chiacchia
エイチ．チャッチア クリスティン
Patrick J Kelleher
ジェイ．ケルハー パトリック
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Abstract

(57)【要約】 【目的】 本発明は、溝形成方法を改良し、集積回路に
おいて均一な深さの浅溝を生じしめる溝形成方法を提供
する。 【構成】 実質的に何の処理段階も経ていない均一なド
ーピング状態のウエハーの表面に、エッチングにより網
目状の溝が形成される。このようなウエハーは、表面損
傷があったとしても、ごくわずかしかないものとなる。
（ａ）表面損傷と（ｂ）ドーピングの均一性とが、エッ
チング速度を左右する主要な２つの要因であり、こうし
たウエハーはこれらの要因を持たないため、いかなる部
分でもエッチングの深さが同じになる。その後、溝は酸
化膜によって満たされる。これらの溝が、素子（トラン
ジスタ等）を製作しうる状態となったアイランドを形成
する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は集積回路製造方法の改良
とそれに用いられる半導体製造用母材ウエハーに関す
る。
【０００２】
【発明の背景】図１は、ごく簡単な図であって、集積回
路（ＩＣ）内に９個のセルが内蔵されている様子を示
す。（セル間の相互接続部は図示されていない。）各セ
ルは、隣接のセルから電気的に絶縁されなけばならない
トランジスタ（図示せず）等の完成された素子を内蔵し
ている。素子間に位置するとともに、破線に示す格子体
３を形成する空白状態の空間部分が、この絶縁部を示し
ている。点Ａ、Ｂ、ＣおよびＤは、対応する位置を示
す。
【０００３】格子体３から、基板内に位置する空白状態
の空間部分が、絶縁部として利用されることがわかる。
しかし現実には、空間部分は実際に空白状態なのではな
く、絶縁が容易になる構造を内蔵している。（単に基板
を形成する珪素だけではなしに、こうした構造が用いら
れる理由のひとつは、珪素そのものよりもこの構造の方
が所定の利用面積に対して得られる絶縁値が高くなると
いう点にある。）数種類の異なる構造が用いられる。
【０００４】方法のひとつとして、図２に示すように、
接合分離による方法がある。Ｐ＋型領域とＮ型領域との
間に形成されたＰＮ接合は、逆バイヤス状態に保たれ
て、極めて高い抵抗、すなわち絶縁体の働きをする。
【０００５】図３に示す別な方法は、絶縁体の働きをす
る特定の誘電体によって満たされた溝を用いる方法であ
る。図１において、この溝は格子体３のパターンに構成
されている。図３の符号６に示す構造は、図のように、
さらに処理が行なわれて、完成された素子が形成されて
いる。
【０００６】また別な方法として、Ｖ溝を用いる方法が
図４に示されている。図５は、特定の種類のＶ溝法の順
序を示す。図５Ａにおいて、＜１００＞シリコンの表面
に深いＶ溝を食刻させている。Ｎ＋拡散処理を行ない、
続いて表面上に二酸化珪素の層を成長させて、図５Ｂに
示すＮ＋領域と二酸化珪素層とを形成させる。
【０００７】図５Ｂにおいて、二酸化珪素層の上に多結
晶シリコンの厚い層を蒸着させる。次に、ラッピング工
程において裏面（すなわち図５Ｂに示すウエハーの底
部）を削摩する。その後、ウエハーを裏返し、ラッピン
グ処理によってできた新しい面Ｓ上にトランジスタを設
けて、図５Ｃに示す構造にする。
【０００８】図３、４および５の従来技術による方法
は、深い溝（すなわち深さが１．０ミクロンを超える）
を形成させるものである。一部の製造工程においては、
非常に浅い分離溝（たとえば深さ０．１〜０．３マイク
ロメートル）が必要とされる。また、こうした浅溝は、
後に酸化膜により満たされるため、均一な深さを有する
ものでなければならず、酸化膜は、仕上がり状態におい
てウエハー表面と同じ高さにならなければならない。
【０００９】たとえば、概算として、所定の酸化段階に
おいて、所定のウエハー内にある全ての浅溝が、深さ
０．１ミクロンの同じ深さの酸化膜によって満たされる
と仮定する。溝が深すぎると、図６に示すように、酸化
膜がウエハーの表面に達しないことになる。他方、溝が
浅すぎると、図６に示すように酸化膜が表面より上に盛
り上がってしまう。いずれの場合も、酸化膜が表面と同
じ高さにならず、前記要件を満たすことができない。し
たがって、溝の深さが変動していると、酸化膜が表面と
同じ高さにならず、歩留りや信頼性の問題が起こること
になる。
【００１０】深さの変動は、溝形成に用いられる化学的
エッチング処理に影響する数多くの要因によって引き起
こされる。要因のひとつとして、エッチング領域におけ
る表面の損傷がある。粒子の打込みは表面の損傷を引き
起こす。
【００１１】したがって、大抵の場合、打込みが行なわ
れた領域と打込みが行なわれていない領域とでは、エッ
チング速度に差が生じる。その結果、前記２つの領域に
おいて、同じエッチング段階により、異なった深さの溝
が形成されることになるのである。
【００１２】これ以外の要因として、（１）エッチング
対象の材料の導電性、（２）エッチング対象の材料に打
ち込まれるドーパントの種類、（３）エッチング対象の
材料に打ち込まれるドーパントの濃度の３つがあげられ
る。異なる２つのウエハー領域において、これらの要因
のひとつ以上が相違していると、両領域は、異なった速
度でエッチされるることになる。この場合も、同じエッ
チング段階により、２つの領域に深さの異なる溝が形成
される。
【００１３】したがって、特定の例として、図７に示す
ように、エッチング処理により、Ｎ型領域とＰ型領域と
をともに有したウエハーに溝を刻むと、大抵の場合は、
前記のように、この２つの領域において溝の深さが相違
することになる。この深さの変動が浅溝分離の使用にと
って好ましくない。
【００１４】
【発明が解決すべき課題】本発明の目的は、溝形成方法
を改良することにある。
【００１５】本発明の別な目的は、集積回路において均
一な深さの浅溝を生じしめる溝形成方法を提供すること
にある。
【００１６】
【課題を解決するための手段】本発明の一形態におい
て、ウエハー上に作成される第１の構造は、後に酸化膜
により満たされる分離溝である。その後、前記分離溝に
よって区分されたセル内に素子が設けられる。
【００１７】
【実施例】周知の処理段階により、ウエハー上に二酸化
珪素の層と窒化珪素の層とを形成させる。図８に、前記
層を示してある。フォトレジストをパターン形成させ
る。フォトレジストにより、エッチング処理から保護さ
れた部分が形成される。すなわち、フォトレジストの各
アイランドＰＲによって、最終的に素子が内蔵されるセ
ルが被覆されるわけである。このようなセルを図１に示
してある。
【００１８】図８の構造９に、図に示す溝を有した構造
１０を生じしめるエッチング処理を施す。構造１０の溝
内においてフィールド酸化膜が成長して、構造１１を形
成する。フィールド酸化膜の成長は、従来技術において
周知である。
【００１９】構造１１において破線に示すように、フォ
トレジストのアイランドＰＲと窒化珪素層と二酸化珪素
層とを除去する。前記破線は、酸化膜成長の相対的な位
置を示す。アイランドと層との破線表示のない図８右下
の図に、結果的に得られる構造１１を示してある。
【００２０】一実施例において、セルは、均等に離間
し、したがってセル間に浅溝をはさんだ碁盤目状に配置
される。別な実施例では、セルの配置は、最終製品とな
る特定の集積回路によって異なり、浅溝の配置は碁盤目
状ではなく、セルの配置に見合う配置とされる。
【００２１】本発明の場合、エッチング処理を受ける基
板が均等な特性を有しているため、製作段階を経ず（洗
浄処理は行なわれる場合もある）に、均一な深さの図９
の溝組織を製作することができる。打込みによる損傷が
なくなるだけでなく、基板全体を通じてドーピングや導
電性の差も生じない。
【００２２】
【作用】
１．一般に、ＩＣ製造元では、供給元からウエハーを購
入しており、製造元が独自のウエハーを製作するという
ことはまずない。図９に、浅溝組織が製作されたウエハ
ーを示す。浅溝組織は、供給元から受領したウエハー上
に、他のあらゆる構造よりも前に製作される第１の構造
である。
【００２３】これらのウエハーは、供給元から到着した
時点では略欠陥のない状態にある。表面は高度に研磨さ
れ、ほとんど欠陥のない状態となっている。ＩＣ製造元
は、それ以上の前処理を行なわず（洗浄処理は行なわれ
る場合もある）に、こうしたウエハーを用いて直接ＩＣ
を製作している。
【００２４】このようなウエハーの品質は、「受入ウエ
ハー品質」と呼ばれている。本発明は、打込み以前かつ
ドーピング処理におけるその他の変化が起こる前にこの
ようなウエハーに対して実施される前記浅溝形成段階に
相当する。
【００２５】本発明の場合、打込みに先立って溝が形成
されることにより、打込み時に損傷を受ける表面のエッ
チング問題が解消される。その他のドーピング処理によ
る変化に先立って溝が形成させることにより、本発明で
は、（ａ）導電性や（ｂ）ドーパントの種類、（ｃ）ド
ーパントの濃度の異なる領域を含む表面のエッチング問
題が解消される。
【００２６】本発明に係る溝形成以前には、何の処理段
階も不要である。本発明は、窒化および酸化といった処
理と併用可能である。しかし、本発明の段階がウエハー
に適用されるまでは、ウエハーを摂氏９５０度を超える
温度にさらさないことが好ましい。さらに、もしウエハ
ーが９００度を超える温度にさらされる場合は、１時間
以内にとどめたほうがよい。
【００２７】２．導電性が均一かつドーピング状態が均
一な基板上に溝が形成される。ドーピング処理は、打込
みによる損傷がなくなるように、拡散法によって実施さ
れていた。ＩＣ製造元による拡散処理が不可能なわけで
はないが、このドーピング処理は一般にウエハーの供給
元で行なわれている。
【００２８】３．本発明により処理されたウエハーの表
面を説明するため、前記では「受入ウエハー品質」とい
う表現を用いている。この表面の品質を規定するパラメ
ータとしては、次のものがあげられる： Ａ．通常、検査手順において、または初期洗浄手順の一
環として、受入ウエハーまたは受入バッチ試料にエッチ
ング処理が施される。積層欠陥等の欠陥があれば、エッ
チング処理によって欠陥部分に金属膜が付着して、その
部分が突出するのである。許容される欠陥数の上限は、
１平方センチメートル当り１つとされている。
【００２９】大抵の場合は、それ以降の処理によって、
前記限度を超える数の欠陥が発生する。
【００３０】Ｂ．別なパラメータとして、打込みによっ
て好ましくない損傷が生じるという事実に基づくものが
ある。図９に示す浅溝は、実質的に全く打込みを受けた
ことのないウエハー内に形成される。
【００３１】打込みによる損傷は焼鈍除去可能である
が、完全に除去されるわけではない。したがって、図９
の浅溝は、打込みによる損傷を受けていない表面内、ま
たは少なくとも打込みによる実質的な損傷が残っていな
い表面内に製作されることが好ましい。
【００３２】Ｃ．また別なパラメータとして、前記
（Ａ）に記載の数を超える表面欠陥を生じしめる処理が
行なわれておらず、かつ引かき傷もついていないことが
求められる。
【００３３】Ｄ．受入ウエハーは、エピタキシアル珪素
層を含んでいることもある。この場合には、図８の均一
なドーピング状態の珪素が、エピタキシアル層を表す。
本発明の溝は、この層内に形成可能である。エピタキシ
アル層は、前記（Ａ）に記載の欠陥数制限を満たすもの
でなければならない。
【００３４】エピタキシアル蒸着は、前記（１）に記載
の時間・温度制限を超える高温処理となりうることに注
意されたい。エピタキシアル蒸着は、これらの制限につ
いての例外とする。
【００３５】また、エピタキシアル蒸着は製作段階であ
る。このため、エピタキシアル層を用いる場合には、浅
溝は、ウエハー上に製作される第１の構造とはならな
い。
【００３６】４．前記のように、本発明は、一般に深さ
が０．０５〜０．３ミクロンの範囲内かつ当然ながら
０．５ミクロン以下の浅溝に関する。これに対して、深
溝は技術上１．０ミクロンを超えるものと定義されてい
る。
【００３７】５．本発明の一形態は、図９に示す母材構
造である。この母材は、図１のセルに対応するアイラン
ドを内蔵している。後に、図９の各アイランド・セル内
に、全体の集積回路を構成するひとつ以上の素子（トラ
ンジスタ等）が設けられることになる。
【００３８】アイランドは、後の処理段階において酸化
膜（またはその他の絶縁体）により満たされる浅溝によ
って、互いに分離される。
【００３９】６．前記では、溝の深さを均一にするとい
う概念について述べた。深さ変動が１０％未満であれ
ば、深さは「均一」とみなされる。たとえば、公称深さ
０．１ミクロンの溝は、深さ０．１１ミクロン以下かつ
０．０９ミクロン以上でなければならない。
【００４０】７．本発明の背景において、酸化膜によっ
て溝を「満たす」という用語が用いられている。この用
語は、技術的な意味合いを持つものではなく、特定の酸
化膜形成方法を指すものではない。
【００４１】８．図９に示すアイランド内に配置される
素子の製作段階では、当然ながらマスキングが必要とな
ろう。「マスキング」という用語は、技術上周知であ
り、光や電子、その他何らかのエネルギー源に選択的に
露出させることによって材料またはレジストを選択的に
硬化させる段階が含まれる。硬化した部分は、エッチン
グ処理に対して耐性を有し、自身の下の材料を保護す
る。
【００４２】本発明は、このマスキングに先立って浅溝
組織を製作するものである。浅溝組織自体がマスキング
段階を伴うものだとしても、このマスキング段階は、他
のあらゆる段階に先行するものである。
【００４３】
【発明の効果】本発明によれば、溝形成方法を改良し、
集積回路において均一な深さの浅溝を生じしめる溝形成
方法を提供する。
【図面の簡単な説明】
【図１】 集積回路におけるセル間の分離を示す図であ
る。
【図２】 接合分離を示す図である。
【図３】 溝分離を示す図である。
【図４】 Ｖ溝分離を示す図である。
【図５】 特定の種類のＶ溝分離を示す図である。
【図６】 特定の種類のＶ溝分離を示す図である。
【図７】 特定の種類のＶ溝分離を示す図である。
【図８】 溝の深さの相違による酸化膜の形状の違いを
示す図である。
【図９】 Ｎ型領域とＰ型領域とのエッチング状態の相
違を示す図である。
【図１０】 本発明による処理段階の順序を示す図であ
る。
【図１１】 本発明によって形成される浅溝組織の図で
あり、前記溝は、その他の構造が何も形成されていない
ウエハー内に設けられる。
フロントページの続き (72)発明者 クリスティン エイチ．チャッチア アメリカ合衆国 コロラド州 80919 コ ロラド スプリングス、エデンデリー ド ライブ 2560 (72)発明者 パトリック ジェイ．ケルハー アメリカ合衆国 コロラド州 80132 モ ニュメント、ピー．オー．ボックス 570 （番地なし)

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 ａ）基板に何らかの実質的な打込みを行
    なう前に基板内に分離溝を形成させる段階からなる集積
    回路製造方法の改良。
  2. 【請求項２】 ａ）基板のアイランドを互いに分離させ
    る網状溝組織と ｂ）打込みによる損傷のないウエハーとからなる半導体
    製造用母材ウエハー。
JP6292982A 1993-12-01 1994-11-28 集積回路における浅溝分離 Pending JPH07201970A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16098393A 1993-12-01 1993-12-01
US08/160,983 1993-12-01

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ID=22579310

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JP6292982A Pending JPH07201970A (ja) 1993-12-01 1994-11-28 集積回路における浅溝分離

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EP (1) EP0656652B1 (ja)
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