JPS6189633A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6189633A JPS6189633A JP59212043A JP21204384A JPS6189633A JP S6189633 A JPS6189633 A JP S6189633A JP 59212043 A JP59212043 A JP 59212043A JP 21204384 A JP21204384 A JP 21204384A JP S6189633 A JPS6189633 A JP S6189633A
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- JP
- Japan
- Prior art keywords
- film
- alignment
- mask
- groove
- etched
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関するものであり、特
にマスク合せに使用するアライメントキーの形成方法に
関するものである。。
にマスク合せに使用するアライメントキーの形成方法に
関するものである。。
従来例の構成とその問題点
従来マスク合せは半導体基板上に形成されたアライメン
トキーとマスクに形成されているアライメントキーを顕
微鏡により見ながら人が位置合せを行なう方法により行
なわれていたが、近年では＃導体集積回路の高密度化に
ともないマスク合せ精度の向上のため自動でマスク合せ
を行なう方法が主流となっているが、集積回路プロセス
の複雑化に伴い、基板表面の変化が大きくアライメント
精度が劣化する。
トキーとマスクに形成されているアライメントキーを顕
微鏡により見ながら人が位置合せを行なう方法により行
なわれていたが、近年では＃導体集積回路の高密度化に
ともないマスク合せ精度の向上のため自動でマスク合せ
を行なう方法が主流となっているが、集積回路プロセス
の複雑化に伴い、基板表面の変化が大きくアライメント
精度が劣化する。
１例としてバードビークの生じないＬＯＣＯ５法により
分離領域を形成する際に同時にアライメントキーを形、
成する場合を第１図に示す。
分離領域を形成する際に同時にアライメントキーを形、
成する場合を第１図に示す。
まず半導体基板１に第１の５ｉｎ２膜、第１のＳｉ ３
Ｎ ４膜を形成したのち所定のフォトレジスしくターン
（図示せず）等をマスクとして、第１のＳ、ｉｏ、２膜
、第１のＳｉ、Ｎ４膜、半導体基板１をエツチングし第
１の５１０２パターン２、第１のｓｉ 、Ｎ ４パター
ン３および分離領域部の溝４を形成する。
Ｎ ４膜を形成したのち所定のフォトレジスしくターン
（図示せず）等をマスクとして、第１のＳ、ｉｏ、２膜
、第１のＳｉ、Ｎ４膜、半導体基板１をエツチングし第
１の５１０２パターン２、第１のｓｉ 、Ｎ ４パター
ン３および分離領域部の溝４を形成する。
この時通常は活性領域部６、およびアライメントキ一部
６が同時に形成される（第１図人）。
６が同時に形成される（第１図人）。
次に熱飯化法等により溝４の側壁および底面に第２の５
１０２膜７を形成したのち、減圧ｑＶＤ法等により全面
に第２のＳｉ 、Ｎ ４膜８を形成する（第２図Ｂ）。
１０２膜７を形成したのち、減圧ｑＶＤ法等により全面
に第２のＳｉ 、Ｎ ４膜８を形成する（第２図Ｂ）。
・次に異方性のドライエツチング法等により第２のＳｉ
、Ｎ ４膜８をエツチングし、溝４の低面のみＳｉ、
Ｎ４を除去する（第１図Ｃ）− その後例えば高圧酸化法等により溝４内に第３のＳｉ０
．、ｔｌａ９を形成し分離領域を形成したのちＳｉ３Ｎ
４膜および第１のＳｉＯ２パターン２を除去する（第１
図Ｄ）。
、Ｎ ４膜８をエツチングし、溝４の低面のみＳｉ、
Ｎ４を除去する（第１図Ｃ）− その後例えば高圧酸化法等により溝４内に第３のＳｉ０
．、ｔｌａ９を形成し分離領域を形成したのちＳｉ３Ｎ
４膜および第１のＳｉＯ２パターン２を除去する（第１
図Ｄ）。
このような方法を用いることによりバードビークにより
活性領域部５が小さくなることなく分離領域を形成する
ことができるが、分離領域のエツジ部に凹部１０か生じ
る。
活性領域部５が小さくなることなく分離領域を形成する
ことができるが、分離領域のエツジ部に凹部１０か生じ
る。
またこの四部はアライメントキ一部６に接している分離
領域のエツジ部にも同様に発生する。
領域のエツジ部にも同様に発生する。
このような方法で形成されたアライメントキーを用いて
自動でマスク合せを行なう場合の１例を第２図に示す。
自動でマスク合せを行なう場合の１例を第２図に示す。
半導体基板１上に形成されたアライメントキ一部６とマ
スク上のアライメントキー領域１１を可視光あるいは紫
外線光等を用いて自動的に整合させることにより行なわ
れる。
スク上のアライメントキー領域１１を可視光あるいは紫
外線光等を用いて自動的に整合させることにより行なわ
れる。
しかし分離領域のエツジに凹部１０があると、自動で位
置合ぜ・〒・行なう場合に誤動作を生じ、アライメント
精度の低Ｆあるいはアライメントが行なえないといつ状
；１４が生じ、半導体装：〔（ｔのブ、留ｉ）低下ある
いは装置の（微動率の低下という問題が発生する。
置合ぜ・〒・行なう場合に誤動作を生じ、アライメント
精度の低Ｆあるいはアライメントが行なえないといつ状
；１４が生じ、半導体装：〔（ｔのブ、留ｉ）低下ある
いは装置の（微動率の低下という問題が発生する。
またこの現象は上記にのべたようにｈ＋；虫のアライメ
ントキ一部６０周辺に余分ないくつかの線がある場合の
ほかに、基板上に形成されたアライメントキー祈じ６の
段；１．−が非常に小さい場合あるい、・は、基板のア
ライメントキ一部６が直線でなく凹凸が生じている場合
にも同様に発生する。
ントキ一部６０周辺に余分ないくつかの線がある場合の
ほかに、基板上に形成されたアライメントキー祈じ６の
段；１．−が非常に小さい場合あるい、・は、基板のア
ライメントキ一部６が直線でなく凹凸が生じている場合
にも同様に発生する。
発明の目的
本発明は所定のプロセスを行なう前に半導体基板をエツ
チングしアライメントキーを形成することにより、所定
のプロセス終了後においてもＥ１度のマスク合せを行な
うことができる半導体装置の製造方法を提供することを
目的としている。
チングしアライメントキーを形成することにより、所定
のプロセス終了後においてもＥ１度のマスク合せを行な
うことができる半導体装置の製造方法を提供することを
目的としている。
発明の構成
本発明は半導体装置製造プロセスを行なう前あるいは所
定のプロセスを行なう前に半導体基板をエツチングする
ことによりアライメントキーを形成し、プロセスにほと
んど影響されないで所定のプロセスを経たのちのアライ
メントを自動で高精度に行なうことができる半導体装置
の製造方法で本発明の半導体装置の製造方法の第１の実
施例を第３図Ａ−Ｄに示す。
定のプロセスを行なう前に半導体基板をエツチングする
ことによりアライメントキーを形成し、プロセスにほと
んど影響されないで所定のプロセスを経たのちのアライ
メントを自動で高精度に行なうことができる半導体装置
の製造方法で本発明の半導体装置の製造方法の第１の実
施例を第３図Ａ−Ｄに示す。
まず半導体基板１を所定の方法でエンチングしマスク合
せが可能な段差（例えば０．１〜０．３μｍ程度）を有
するアライメントキ一部６を形成する（第３図人）。
せが可能な段差（例えば０．１〜０．３μｍ程度）を有
するアライメントキ一部６を形成する（第３図人）。
次に第１のｓｉｏ、、膜、第１の５１５Ｎａ膜を形成し
たのち所定のフォトレジストパターン（図示せず）をマ
スクとして第１の５ｉｏ２＋原、第１のＳｉ３Ｎ４膜、
半導体基板１をエツチングし第１の８１０２パターン２
、第１の５１３Ｎ４バタ゛−ン３および分離領域部の溝
４を形成する。
たのち所定のフォトレジストパターン（図示せず）をマ
スクとして第１の５ｉｏ２＋原、第１のＳｉ３Ｎ４膜、
半導体基板１をエツチングし第１の８１０２パターン２
、第１の５１３Ｎ４バタ゛−ン３および分離領域部の溝
４を形成する。
その後熱酸化法等により溝４の側面お大び底面に第２の
ＳｉＯ２膜７を形成したのち、減圧ＣＶＤ法等により全
面に第２の５ｉ５Ｎ４膜８を形成する（第３図Ｂ）。
ＳｉＯ２膜７を形成したのち、減圧ＣＶＤ法等により全
面に第２の５ｉ５Ｎ４膜８を形成する（第３図Ｂ）。
次に異方性のドライエツチング法等により第２のＳｉ、
Ｎ４膜８をエツチングし溝４の底面のみＳｉ、Ｎ４膜を
除去する（第３図Ｃ）。
Ｎ４膜８をエツチングし溝４の底面のみＳｉ、Ｎ４膜を
除去する（第３図Ｃ）。
その後例えば高圧酸化法等により溝４内（・′、第３の
５１０２膜９を形成し絶縁分離領域を形成したのち５１
５Ｎ４膜および第１の５１０２ハターン２を除去する（
第３図Ｄ）。
５１０２膜９を形成し絶縁分離領域を形成したのち５１
５Ｎ４膜および第１の５１０２ハターン２を除去する（
第３図Ｄ）。
次に第２の実施１ｆ１１＜１：第４図Ａ−Ｄに示す。
まず半導体基板１を所定の方法：こよりエツチングしマ
スク合せかり能な段差（例えば０．１〜０．３μｍ程度
）を有するアライメントキ一部６を形成する（第４図人
）。
スク合せかり能な段差（例えば０．１〜０．３μｍ程度
）を有するアライメントキ一部６を形成する（第４図人
）。
次に叱導体基叛１に第１の８１０２膜、第１のＳｉ ５
Ｎ ４膜を形成したのち所定のフォトレジスト・くター
ン（図示せず）をマスクとして第１の８１０２膜、第１
のＳ ｉ ｓＮ ４Ｈｓ’＋ｔＨ，、半導体基板１をエ
ツチングし、第１の５１０２バクーン２、第１のＳｉ
３Ｎ ４ノぐター／（図示せず）、分離領域部の溝４を
形成する。
Ｎ ４膜を形成したのち所定のフォトレジスト・くター
ン（図示せず）をマスクとして第１の８１０２膜、第１
のＳ ｉ ｓＮ ４Ｈｓ’＋ｔＨ，、半導体基板１をエ
ツチングし、第１の５１０２バクーン２、第１のＳｉ
３Ｎ ４ノぐター／（図示せず）、分離領域部の溝４を
形成する。
次に溝４の夕１ｊ面および底面に熱酸化法等により第２
の５１０２膜７を形成したのち第１のＳｉ ３Ｎ ４パ
ターン（図示せず）を除去し、その後減圧ＣＶＤ法等に
より第２ ｔｙ） ５１３Ｎ４膜８つづいてＰｏ１ｙ
Ｓｉ膜１２を形成する。次にスピンコード去によりフォ
トレジスト膜１３を塗布すると溝４の部分のフォトレジ
スト膜厚は他の領域に比べ厚く形成される。この時アラ
イメントキ一部６０段差は小さいためほとんど厚くは形
成されない（第４１ＪＢ）。
の５１０２膜７を形成したのち第１のＳｉ ３Ｎ ４パ
ターン（図示せず）を除去し、その後減圧ＣＶＤ法等に
より第２ ｔｙ） ５１３Ｎ４膜８つづいてＰｏ１ｙ
Ｓｉ膜１２を形成する。次にスピンコード去によりフォ
トレジスト膜１３を塗布すると溝４の部分のフォトレジ
スト膜厚は他の領域に比べ厚く形成される。この時アラ
イメントキ一部６０段差は小さいためほとんど厚くは形
成されない（第４１ＪＢ）。
次にフォトレジスト膜１３を異方性のドライエツチング
法等により溝４の部分以外の７オトレジスト膜がなくな
るまでエツチングし溝４の部分にのみフォトレジスト模
１３′を残す。
法等により溝４の部分以外の７オトレジスト膜がなくな
るまでエツチングし溝４の部分にのみフォトレジスト模
１３′を残す。
次にこのフォトレジスト膜１３′をマスクとしてドライ
エツチング法等によりｐｏｌｙ Ｓｉ 膜１２をエツ
チングし溝４内にのみＰｏ１ｙ Ｓｉ 膜１２′を残
す（第４図Ｃ）。
エツチング法等によりｐｏｌｙ Ｓｉ 膜１２をエツ
チングし溝４内にのみＰｏ１ｙ Ｓｉ 膜１２′を残
す（第４図Ｃ）。
次にフォトレジスト膜１３′を除去しＰｏ１ｙ Ｓｉ膜
１２′を酸化し第３の５１０２膜１４を形成し絶縁分離
領域を形成したのち、露出している第２の５ｉ５Ｎ４膜
８および第１ノＳｉｏ２パター７２を除去する（第４図
Ｄ）。
１２′を酸化し第３の５１０２膜１４を形成し絶縁分離
領域を形成したのち、露出している第２の５ｉ５Ｎ４膜
８および第１ノＳｉｏ２パター７２を除去する（第４図
Ｄ）。
以上のような方法で行なうことによシ絶縁分離プロセス
を行なってもアライメントキーの周辺に凹部等が発生し
ない。
を行なってもアライメントキーの周辺に凹部等が発生し
ない。
以上のような方法で形成したアライメントキーを用いて
絶縁分離プロセス終了後に自動でマスク合せを行なう場
合の１例を示す。
絶縁分離プロセス終了後に自動でマスク合せを行なう場
合の１例を示す。
半導体基板上に形成されたアライメントキー領域６とマ
スク上のアライメントキー領域１１を可視光あるいは紫
外線光等を用いて自動的に位置合せを行ない完全に整合
させる。
スク上のアライメントキー領域１１を可視光あるいは紫
外線光等を用いて自動的に位置合せを行ない完全に整合
させる。
このとき半導体基板上に形成されたアライメントキー領
域６のまわりには誤動作の原因となるような余分な線あ
るいは凹凸等がないため、通常の場合と同様に高精度で
ス、ループツトの高いアライメントができる。
域６のまわりには誤動作の原因となるような余分な線あ
るいは凹凸等がないため、通常の場合と同様に高精度で
ス、ループツトの高いアライメントができる。
以上述べたように本発明の方法を用いることによりアラ
イメントキ一部のみを独立で形成することができるため
プロセスに関係なくアライメントキーのアスペクト比が
最も良くなるように任意にアライメントキー０幅および
深さを設定することができるとともに、半導体基板をエ
ツチングしているため通常のプロセスにおいてはほとん
どアラ、イ、メントキー〇形状が変化しないため、プロ
セスに関係なく高精度のマスク合せを行なうことができ
る。
イメントキ一部のみを独立で形成することができるため
プロセスに関係なくアライメントキーのアスペクト比が
最も良くなるように任意にアライメントキー０幅および
深さを設定することができるとともに、半導体基板をエ
ツチングしているため通常のプロセスにおいてはほとん
どアラ、イ、メントキー〇形状が変化しないため、プロ
セスに関係なく高精度のマスク合せを行なうことができ
る。
尚、第１の実施例、第２の実施例とも特に自動のアライ
メントを行なう際に大きな問題を生じやすい絶縁分離プ
ロセスを例にとって述べたが本発明の方法は絶縁分離プ
ロセスに限定するものではなく通常のプロセスにおいて
もアライメントキ一部の段差が非常に小さくなるような
プロセス、アライメントキーのパターン幅が木きく変化
するプロセス、溝を形成してキャパシタを形成するプロ
セス等に同様に使用可能である。
メントを行なう際に大きな問題を生じやすい絶縁分離プ
ロセスを例にとって述べたが本発明の方法は絶縁分離プ
ロセスに限定するものではなく通常のプロセスにおいて
もアライメントキ一部の段差が非常に小さくなるような
プロセス、アライメントキーのパターン幅が木きく変化
するプロセス、溝を形成してキャパシタを形成するプロ
セス等に同様に使用可能である。
また本実施例は半導体基板を直接エツチングする場合に
ついてのみ述べているが薄く５ｉ０２膜等を形成したの
ちその形成した４膜と半導体基板の両方をエツチングす
るような方法により形成しても良く、このようにするこ
とにより半導体基板上に直接フォトレジストを塗布しア
ライメントキーのパターンを珍成する場合に比べ汚染な
どでは有利となる。
ついてのみ述べているが薄く５ｉ０２膜等を形成したの
ちその形成した４膜と半導体基板の両方をエツチングす
るような方法により形成しても良く、このようにするこ
とにより半導体基板上に直接フォトレジストを塗布しア
ライメントキーのパターンを珍成する場合に比べ汚染な
どでは有利となる。
本実施例では１個のアライメントキ一部を形成する場合
についてのみ述べているがこれは同時に複数個形成しそ
れぞれ異なるレベルのマスク合せに使用しても良い。
についてのみ述べているがこれは同時に複数個形成しそ
れぞれ異なるレベルのマスク合せに使用しても良い。
更に、本実施例では分離領域形成後Ｓｉ、Ｎ４膜および
第１の５ｉ０２パターンを除去しているが、プロセスに
応じどちらも除去しないあるいはＳｉ、Ｈ４膜だけを除
去したのちマスク合せ工程を行なっても良い。
第１の５ｉ０２パターンを除去しているが、プロセスに
応じどちらも除去しないあるいはＳｉ、Ｈ４膜だけを除
去したのちマスク合せ工程を行なっても良い。
また本発明の方法は従来の光露光法のみでなくＸ線露光
、ＥＢ露露光−の場合のようにアライメントキーが必要
なアライメント方式のものには使用可能である。
、ＥＢ露露光−の場合のようにアライメントキーが必要
なアライメント方式のものには使用可能である。
また、第２の実施列のように溝の段差を利用し ゛
てフォトレジスト全セルファラインで残す必要があるよ
うな場合等には特に必要でありこの時には溝の深さに応
じアライメントキ一部の段差を調整し、アライメントキ
一部にはフ１トレジストが残らないような段差とするこ
とが容易に行なえる。
てフォトレジスト全セルファラインで残す必要があるよ
うな場合等には特に必要でありこの時には溝の深さに応
じアライメントキ一部の段差を調整し、アライメントキ
一部にはフ１トレジストが残らないような段差とするこ
とが容易に行なえる。
発明の効果
以上述べたように不発明の方法を用いることによりアラ
イメントキーが原因となるマスク合せ精度およびスルー
ブツトの低下を生じず、高精度・高スループツトでマス
ク合せを行なうことができその工業的価値は太きい。
イメントキーが原因となるマスク合せ精度およびスルー
ブツトの低下を生じず、高精度・高スループツトでマス
ク合せを行なうことができその工業的価値は太きい。
第１図Ａ〜Ｄは従来法の工程断面図、第２図は従来法で
形成したアライメントキーを用いて自動でマスク合せを
行なう状態を示す上面図、第３図Ａ−Ｄは本発明の第１
の実施例の工程断面図、第４図Ａ−Ｄは本発明の第２の
実施例の工程断面図、第５図は本発明の方法で形成した
アライメントキーを用いて自動でマスク合せを行なう状
態を示す上面図である。 １・・・・・・半導体基板、６・・・・・・アライメン
トキ一部、４・・・・・・溝、１１・・・・・・マスク
上のアライメントキー領域。 代理人の氏名 力）坤十 中 、尾 故 男 ほか１名
第１図 第１図 第２図 第３図 第 ３ 口 第４図 第４図 第 ５ 図
形成したアライメントキーを用いて自動でマスク合せを
行なう状態を示す上面図、第３図Ａ−Ｄは本発明の第１
の実施例の工程断面図、第４図Ａ−Ｄは本発明の第２の
実施例の工程断面図、第５図は本発明の方法で形成した
アライメントキーを用いて自動でマスク合せを行なう状
態を示す上面図である。 １・・・・・・半導体基板、６・・・・・・アライメン
トキ一部、４・・・・・・溝、１１・・・・・・マスク
上のアライメントキー領域。 代理人の氏名 力）坤十 中 、尾 故 男 ほか１名
第１図 第１図 第２図 第３図 第 ３ 口 第４図 第４図 第 ５ 図
Claims (1)
- 少なくとも半導体基板をエッチングし、１個あるいは
複数個のアライメントキーのみを形成する工程と、前記
アライメントキーを用いて位置合せを行なう工程とを有
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59212043A JPS6189633A (ja) | 1984-10-09 | 1984-10-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59212043A JPS6189633A (ja) | 1984-10-09 | 1984-10-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6189633A true JPS6189633A (ja) | 1986-05-07 |
Family
ID=16615919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59212043A Pending JPS6189633A (ja) | 1984-10-09 | 1984-10-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6189633A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5002902A (en) * | 1989-04-18 | 1991-03-26 | Fujitsu Limited | Method for fabricating a semiconductor device including the step of forming an alignment mark |
| US5677564A (en) * | 1993-12-01 | 1997-10-14 | At&T Global Information Solutions Company | Shallow trench isolation in integrated circuits |
-
1984
- 1984-10-09 JP JP59212043A patent/JPS6189633A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5002902A (en) * | 1989-04-18 | 1991-03-26 | Fujitsu Limited | Method for fabricating a semiconductor device including the step of forming an alignment mark |
| US5677564A (en) * | 1993-12-01 | 1997-10-14 | At&T Global Information Solutions Company | Shallow trench isolation in integrated circuits |
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