JPH07202006A - 半導体装置 - Google Patents

半導体装置

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JPH07202006A
JPH07202006A JP5352838A JP35283893A JPH07202006A JP H07202006 A JPH07202006 A JP H07202006A JP 5352838 A JP5352838 A JP 5352838A JP 35283893 A JP35283893 A JP 35283893A JP H07202006 A JPH07202006 A JP H07202006A
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resistor
vdd1
circuit
supply terminal
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Masaru Honna
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS

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Abstract

(57)【要約】 （修正有） 【目的】 最大定格を越える過電圧がＭＯＳ回路に印加
された場合の保護回路を備えたＭＯＳ回路を有する半導
体装置を提供する。 【構成】 ＮチャネルＭＯＳトランジスタＴｒ１のしき
い値電圧をＶth1 、電源電圧の最大定格をＶDDMAX 、Ｍ
ＯＳ回路を構成するＭＯＳトランジスタのブレークダウ
ン電圧をＢＶdss 、第１の抵抗の抵抗値をＲ１、第２の
抵抗の抵抗値をＲ２、前記電源端子に印加される電圧を
ＶDD1 とし、このＶDD1 がＶDDMAX より大きく、ＢＶds
s の絶対値より小さい場合において、Ｖth1 はＶDD1 ×
Ｒ２／（Ｒ１＋Ｒ２）に等しくする。電源端子に印加さ
れる電圧ＶDD1 が、この条件を満たしていれば例えば、
電源ノイズなどで一時的に過電圧が印加されようとした
ときにこの電圧ＶDD1 をこえる電圧は保護すべき内部の
ＭＯＳ回路中に印加されない。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ回路保護する回
路及びその回路を有する装置に関するものである。
【０００２】
【従来の技術】ＭＯＳＩＣやＭＯＳＬＳＩなどのＭＯＳ
回路は、半導体メモリ、インバータなどの論理回路等の
半導体装置に多用されている。ＭＯＳ回路は、絶縁され
たゲート電極を持つＭＯＳＦＥＴを集積したものである
ので、絶縁破壊に弱く、規定以上の電圧を印加すると容
易に破壊される。すなわち、ＣＭＯＳ回路やＢｉＣＭＯ
Ｓ回路などのＭＯＳ回路の入力端子に電源雑音などの過
電圧が印加されると過電流が流れ続け半導体素子破壊に
至る事がある。図９及び図１０を参照してＭＯＳ回路に
対する従来の保護回路を説明する。ＭＯＳ回路は、例え
ば、複数段のインバータＣ１、Ｃ２・・・からなり、各
インバータは、ＮＭＯＳトランジスタＴｎとＰＭＯＳト
ランジスタＴｐのドレイン同士を接続して直列に繋いで
構成されたＣＭＯＳ回路からなる。各インバータは、並
列に接続され、電源端子ＶDD及び接地端子ＶSSがそれぞ
れソースに接続されている。入力端子Ｖinは、インバー
タＣ１のゲートに接続されている。図９では、電源端子
ＶDD及び接地端子ＶSSとＭＯＳ回路の間にゲート／ソー
ス間を短絡したＮＭＯＳトランジスタＴｒ４を保護回路
として並列に挿入している。
【０００３】この保護回路付きのＭＯＳ回路の電源端子
ＶDDに、最大定格を越えるサージやノイズなどの過電圧
が加えられると、この過電圧が前記ＮＭＯＳトランジス
タＴｒ４のブレークダウン電圧ＢＶdss を越える場合に
おいて、このトランジスタはブレークダウンし、これ以
上の過電圧が内部回路に印加されないようになってい
た。図１０では、電源端子ＶDD及び接地端子ＶSSとＭＯ
Ｓ回路の間にダイオードＤ１を保護回路として並列に挿
入している。図９と同じ様にこの保護回路付きのＭＯＳ
回路の電源端子ＶDDに、最大定格を越えるサージやノイ
ズなどの過電圧が加えられると、この過電圧が前記ダイ
オードＤ１の逆方向耐圧を越えた場合にこのダイオード
Ｄ１はブレークダウンし、これ以上の過電圧が内部回路
に印加されない。また、ＭＯＳ回路に保護回路を設けな
い場合には、ＭＯＳ回路を構成するＣＭＯＳ素子自体が
過電圧によりブレークダウンしていた。
【０００４】
【発明が解決しようとする課題】前述した従来のＭＯＳ
回路の保護回路において、ＮＭＯＳトランジスタＴｒ４
やダイオードＤ１のブレークダウン電圧がＭＯＳ回路の
内部ＭＯＳ素子のブレークダウン電圧より大きい場合、
半導体装置が動作している間に、電源ノイズやその他の
理由により最大定格を越える電圧が電源端子ＶDDに印加
されると、内部ＭＯＳ素子のソース／ドレイン間に素子
の保証範囲を越える過電圧が印加されることになって、
素子の特性変動又はその破壊が発生する。また、ＮＭＯ
ＳトランジスタＴｒ４やダイオードＤ１のブレークダウ
ン電圧がＭＯＳ回路の内部ＭＯＳ素子のブレークダウン
電圧より小さい場合でもＮＭＯＳトランジスタＴｒ４や
ダイオードＤ１のブレークダウンが発生する電圧まで
は、ＭＯＳ回路の内部ＭＯＳ素子に過電圧が印加され、
素子の特性変動又は素子破壊が発生する。さらに、例え
ば、これらトランジスタＴｒ４やダイオードＤ１のブレ
ークダウン電圧が十分小さく、ＭＯＳ回路の内部ＭＯＳ
素子に特性変動や破壊を生じさせない値であっても、ト
ランジスタＴｒ４やダイオードＤ１自身はブレークダウ
ンするために保護回路そのものが破壊するか、或いは、
保護回路を破壊させないために保護回路の面積を大きく
する必要があった。本発明は、このような事情によって
成されたものであり、最大定格を越える過電圧がＭＯＳ
回路に印加された場合に内部のＭＯＳ素子が特性変動を
起こしたり素子破壊を起こすのを防ぐ保護回路を備えた
ＭＯＳ回路を有する半導体装置を提供することを目的に
している。
【０００５】
【課題を解決するための手段】本発明は、電源電圧の最
大定格を越える電圧がＭＯＳ回路の電源端子に加えられ
ると、その電源端子及び接地端子間に接続し、かつ、Ｍ
ＯＳ回路と並列に接続するＭＯＳトランジスタもしくは
バイポーラトランジスタがオン状態になって、両端子間
に電流を発生させてそれ以上の過電圧が内部のＭＯＳ回
路に印加されないようにすることを特徴としている。す
なわち、本発明の半導体装置は、少なくともＭＯＳ回路
が形成された半導体基板と、前記ＭＯＳ回路に接続され
た電源端子と、前記ＭＯＳ回路に接続された接地端子
と、前記半導体基板に形成されており、ドレインが前記
電源端子に接続されソースが前記接地端子に接続されて
いるＮチャネルＭＯＳトランジスタと、１端が前記電源
端子に接続された第１の抵抗と、１端が前記第１の抵抗
の他端に接続され、他端が前記接地端子に接続され、か
つ、前記第１の抵抗の接続点が前記ＮチャネルＭＯＳト
ランジスタのゲートに接続された第２の抵抗とを備え、
前記ＮチャネルＭＯＳトランジスタのしきい値電圧をＶ
th1 、電源電圧の最大定格をＶDDMAX 、前記のＭＯＳ回
路を構成するＭＯＳトランジスタのブレークダウン電圧
をＢＶdss 、前記第１の抵抗の抵抗値をＲ１、前記第２
の抵抗の抵抗値をＲ２、前記電源端子に印加される電圧
をＶDD1 とし、このＶDD1 が、ＶDDMAX より大きく、Ｂ
Ｖdss の絶対値より小さい場合において、Ｖth1 は、Ｖ
DD1 ×Ｒ２／（Ｒ１＋Ｒ２）に等しいことを第１の特徴
としている。
【０００６】また、少なくともＭＯＳ回路が形成された
半導体基板と、前記ＭＯＳ回路に接続された電源端子
と、前記ＭＯＳ回路に接続された接地端子と、前記半導
体基板に形成されており、ソースが前記電源端子に接続
され、ドレインが前記接地端子に接続されているＰチャ
ネルＭＯＳトランジスタと、１端が前記電源端子に接続
された第１の抵抗と、１端が前記第１の抵抗の他端に接
続され、他端が前記接地端子に接続され、かつ、前記第
１の抵抗の接続点が前記ＰチャネルＭＯＳトランジスタ
のゲートに接続された第２の抵抗とを備え、前記Ｐチャ
ネルＭＯＳトランジスタのしきい値電圧をＶth2 、電源
電圧の最大定格をＶDDMAX 、前記ＭＯＳ回路を構成する
ＭＯＳトランジスタのブレークダウン電圧をＢＶdss 、
前記第１の抵抗の抵抗値をＲ３、前記第２の抵抗の抵抗
値をＲ４、前記電源端子に印加される電圧をＶDD1 と
し、このＶDD1 が、ＶDDMAX より大きく、ＢＶdss の絶
対値より小さい場合において、このＶth2 の絶対値が、
ＶDD1 ×Ｒ４／（Ｒ３＋Ｒ４）に等しいことを第３の特
徴としている。さらに、少なくともＭＯＳ回路が形成さ
れた半導体基板と、前記ＭＯＳ回路に接続された電源端
子と、前記ＭＯＳ回路に接続された接地端子と、前記半
導体基板に形成されており、コレクタが前記電源端子に
接続され、エミッタが前記接地端子に接続されているバ
イポーラトランジスタと、１端が前記電源端子に接続さ
れた第１の抵抗と、１端が前記第１の抵抗の他端に接続
され、他端が前記接地端子に接続され、かつ、前記第１
の抵抗の接続点が前記バイポーラトランジスタのベース
に接続された第２の抵抗とを備え、前記バイポーラトラ
ンジスタのしきい値電圧をＶEB1 、電源電圧の最大定格
をＶDDMAX 、前記ＭＯＳ回路を構成するＭＯＳトランジ
スタのブレークダウン電圧をＢＶdss 、前記第１の抵抗
の抵抗値をＲ５、前記第２の抵抗の抵抗値をＲ６、前記
電源端子に印加される電圧をＶDD1とし、このＶDD1
が、ＶDDMAX より大きく、ＢＶdss の絶対値より小さい
場合において、このＶEB1 の絶対値が、ＶDD1 ×Ｒ６／
（Ｒ５＋Ｒ６）に等しいことを第３の特徴としている。
【０００７】
【作用】ＭＯＳトランジスタ又はバイポーラトランジス
タを保護回路として用いる場合において、電源端子に印
加される電圧ＶDD1 が、各請求項に示された条件を満た
していれば、例えば、電源ノイズなどで一時的に過電圧
が印加されようとしたときにこの電圧ＶDD1 をこえる電
圧は、保護すべき内部のＭＯＳ回路中に印加されない。
【０００８】
【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図１を参照して第１の実施例を説明する。
図は、保護回路を備えたＣＭＯＳ回路の回路図である。
ＣＭＯＳ回路は、例えば、複数段のインバータＣ１、Ｃ
２・・・からなり、各インバータは、ＮＭＯＳトランジ
スタＴｎとＰＭＯＳトランジスタＴｐのドレイン同士を
接続して直列に繋いで構成されている。したがって、複
数段のインバータは、ＮＭＯＳトランジスタＴｎ１、Ｔ
ｎ２、・・・及びＰＭＯＳトランジスタＴｐ１、Ｔｐ
２、・・・から構成されている。各インバータは、並列
に接続され、電源端子ＶDD及び接地端子ＶSSがそれぞれ
ソースに接続されている。入力端子Ｖinは、インバータ
Ｃ１のゲートに接続されている。インバータＣ１とＣ２
は、インバータＣ１のドレインとインバータＣ２のゲー
トが接続されている。以下、インバータＣ１、Ｃ２、・
・・は、この様に隣接のインバータ同士が接続されて複
数個つながって行く。そして、電源端子ＶDD及び接地端
子ＶSSとＣＭＯＳ回路の間にＮＭＯＳトランジスタＴｒ
１が並列に挿入されている。ＮＭＯＳトランジスタＴｒ
１のドレインが電源端子ＶDDに接続され、そのソースが
接地端子ＶSSに接続されている。
【０００９】また、ＮＭＯＳトランジスタＴｒ１と電源
端子／接地端子との間に第１の抵抗Ｒ１と第２の抵抗Ｒ
２とが接続されている。両者は、直列に接続されてお
り、第１の抵抗Ｒ１が電源端子ＶDDに接続され、第２の
抵抗Ｒ２が接地端子ＶSSに接続されている。第１の抵抗
Ｒ１と第２の抵抗Ｒ２の接続点と前記ＮＭＯＳトランジ
スタＴｒ１のゲートとは電気的に接続されている。ＮＭ
ＯＳトランジスタＴｒ１と第１及び第２の抵抗Ｒ１、Ｒ
２とで前記ＣＭＯＳ回路の保護回路を構成している。こ
の様な構成の保護回路及びその内部のＣＭＯＳ回路にお
いて前記ＮＭＯＳトランジスタＴｒ１のしきい値電圧を
Ｖth1 、電源電圧の最大定格をＶDDMAX 、前記ＣＭＯＳ
回路を構成するＴｎ１などのＭＯＳトランジスタのブレ
ークダウン電圧をＢＶdss 、前記第１の抵抗Ｒ１の抵抗
値をＲ１、前記第２の抵抗Ｒ２の抵抗値をＲ２、前記電
源端子ＶDDに印加される電圧をＶDD1 とする。この場
合、このＶDD1 が、ＶDDMAX ＜ＶDD1 ＜｜ＢＶdss ｜の
条件にある時に、Ｖth1 ＝ＶDD1 ×Ｒ２／（Ｒ１＋Ｒ
２）となるように設定する。この様に条件設定を行う
と、ＮＭＯＳトランジスタＴｒ１は、電源端子ＶDDに印
加される電源電圧がＶDDMAXより小さい場合には、オフ
状態であるが、電圧がこのＶDDMAX を越えてノイズを発
生し、ＶDD1 に達すると、オン状態になり、過電圧が内
部のＣＭＯＳ回路に加わらないようになる。
【００１０】図２は、第１の実施例の半導体装置を形成
した半導体基板の断面図であり、抵抗Ｒ１、Ｒ２に拡散
抵抗を用いている。半導体基板には、Ｐ型シリコン半導
体基板１を用いる。半導体基板１主面にはシリコン酸化
膜からなる厚いフィールド酸化膜２が素子分離領域とし
て形成されている。素子分離領域に囲まれた素子領域に
は、シリコン酸化膜などからなるゲート絶縁膜３を介し
て、例えば、ポリシリコンなどからなるゲート電極４が
形成されている。ゲート電極４に対向してその両端の半
導体基板１の表面領域にＮ＋ソース領域５及びＮ＋ドレ
イン領域６が形成されている。また、半導体基板１主面
には、高不純物濃度のＰ＋コンタクト領域７が形成され
ており、そこに接地端子ＶSSが形成される。ソース領域
５は前記接地端子ＶSSに電気的に接続されている。ドレ
イン領域６は、電源端子ＶDDに電気的に接続されてい
る。ゲート絶縁膜上のゲート電極４とソース／ドレイン
領域５、６とでＮＭＯＳトランジスタＴｒ１を構成す
る。他の素子領域には、抵抗Ｒ１用のＮウエル８と抵抗
Ｒ２用のＮウエル９が形成されており、各ウエルにはそ
れぞれＰ＋不純物拡散領域１０、１１が形成されてい
る。不純物拡散領域１０、１１はそれぞれ抵抗Ｒ１、Ｒ
２として用いられる。抵抗Ｒ１は、電源端子ＶDDに電気
的に接続され、抵抗Ｒ２は接地端子ＶSSに電気的に接続
されている。抵抗Ｒ１、Ｒ２は、配線で接続されてお
り、その接続点とゲート電極４は、電気的に接続してい
る。フィールド酸化膜２の低不純物濃度のＰ−領域１２
がチャネルストッパーとして形成されている。
【００１１】次に、図３を参照して前記拡散抵抗に代え
てポリシリコン抵抗を用いた例を説明する。半導体基板
には、Ｐ型シリコン半導体基板１を用いる。半導体基板
１主面のフィールド酸化膜２に囲まれた素子領域には、
ゲート酸化膜３を介して、ポリシリコンゲート４が形成
され、その両端の半導体基板１の表面領域にＮ＋ソース
領域５及びＮ＋ドレイン領域６が形成されている。ま
た、半導体基板１主面には、高不純物濃度のＰ＋コンタ
クト領域７が形成されており、そこに接地端子ＶSSが形
成される。ソース領域５は前記接地端子ＶSSに電気的に
接続されている。ドレイン領域６は、電源端子ＶDDに電
気的に接続されている。ゲート絶縁膜上のゲート電極４
とソース／ドレイン領域５、６とでＮＭＯＳトランジス
タＴｒ１を構成する。以上の構造は、図２と同じであ
る。フィールド酸化膜２上には、抵抗Ｒ１、Ｒ２用のポ
リシリコン膜１３、１４が形成されている。抵抗Ｒ１
は、電源端子ＶDDに電気的に接続され、抵抗Ｒ２は接地
端子ＶSSに電気的に接続されている。抵抗Ｒ１、Ｒ２
は、配線で接続されており、その接続点とゲート電極４
は、電気的に接続している。フィールド酸化膜２の下に
低不純物濃度のＰ−領域１２がチャネルストッパーとし
て形成されている。ポリシリコン抵抗Ｒ１、Ｒ２は、ポ
リシリコンゲートを形成したポリシリコン膜から形成す
る。それぞれ別のポリシリコン膜から形成することがで
きる。
【００１２】次に、図４を参照して第２の実施例を説明
する。図は、保護回路を備えたＣＭＯＳ回路の回路図で
ある。ＣＭＯＳ回路は、第１の実施例と同じ構成をして
いるので詳細な説明は省略する。ＣＭＯＳ回路の電源端
子ＶDD及び接地端子ＶSSがそれぞれインバータのソース
に接続されている。入力端子Ｖinは、インバータＣ１の
ゲートに接続されている。そして電源端子ＶDD及び接地
端子ＶSSとＣＭＯＳ回路の間にＰＭＯＳトランジスタＴ
ｒ２が並列に挿入されている。ＰＭＯＳトランジスタＴ
ｒ２のソースが電源端子ＶDDに接続され、そのドレイン
が接地端子ＶSSに接続されている。またＰＭＯＳトラン
ジスタＴｒ２と電源端子／接地端子との間に第１の抵抗
Ｒ３と第２の抵抗Ｒ４とが接続されている。両者は、直
列に接続されており、第１の抵抗Ｒ３が電源端子ＶDDに
接続され第２の抵抗Ｒ４が接地端子ＶSSに接続されてい
る。第１の抵抗Ｒ３と第２の抵抗Ｒ４の接続点と前記Ｐ
ＭＯＳトランジスタＴｒ２のゲートとは電気的に接続さ
れている。ＰＭＯＳトランジスタＴｒ２と第１及び第２
の抵抗Ｒ３、Ｒ４とで前記ＣＭＯＳ回路の保護回路を構
成している。この様な構成の保護回路及びその内部のＣ
ＭＯＳ回路において、前記ＰＭＯＳトランジスタＴｒ２
のしきい値電圧をＶth2 、電源電圧の最大定格をＶDDMA
X 、前記ＣＭＯＳ回路を構成するＴｎ１などのＭＯＳト
ランジスタのブレークダウン電圧をＢＶdss 、前記第１
の抵抗Ｒ３の抵抗値をＲ３、前記第２の抵抗Ｒ４の抵抗
値を、Ｒ４、前記電源端子ＶDDに印加される電圧をＶDD
1 とする。この場合、このＶDD1 が、ＶDDMAX ＜ＶDD1
＜｜ＢＶdss ｜の条件にある時に、｜Ｖth2 ｜＝ＶDD1
×Ｒ４／（Ｒ３＋Ｒ４）となるように設定する。この様
に条件設定を行うと、ＰＭＯＳトランジスタＴｒ２は、
電源端子ＶDDに印加される電源電圧がＶDDMAX より小さ
い場合には、オフ状態であるが、電圧がこのＶDDMAX を
越えてノイズを発生し、ＶDD1 に達すると、オン状態に
なり、過電圧が内部のＣＭＯＳ回路に加わらないように
なる。
【００１３】図５は、第２の実施例の半導体装置を形成
した半導体基板の断面図であり抵抗Ｒ３、Ｒ４にポリシ
リコン抵抗を用いている。半導体基板には、Ｐ型シリコ
ン半導体基板１を用いる。半導体基板１主面にはシリコ
ン酸化物のフィールド酸化膜２が素子分離領域として形
成されている。素子分離領域に囲まれたＰＭＯＳトラン
ジスタＴｒ２が形成される素子領域にはＮウエル１５が
形成されている。Ｎウエル１５にはシリコン酸化膜など
のゲート酸化膜１６を介して、ポリシリコンなどのゲー
ト電極１７が形成されている。ゲート電極１７に対向し
てその両端の半導体基板１の表面領域にＰ＋ソース領域
１８及びＰ＋ドレイン領域１９が形成されている。ま
た、Ｎウエル１５には、高不純物濃度のＰ＋領域２０が
形成されており、そこに電源端子ＶDDが形成される。ソ
ース領域１８は前記電源端子ＶDDに電気的に接続されて
いる。ドレイン領域１９は、接地端子ＶSSに電気的に接
続されている。ゲート酸化膜上のゲート電極１７とソー
ス／ドレイン領域１８、１９とで前記ＰＭＯＳトランジ
スタＴｒ２を構成する。フィールド酸化膜２上には、抵
抗Ｒ３、Ｒ４用のポリシリコン膜２１、２２が形成され
ている。抵抗Ｒ３は、電源端子ＶDDに電気的に接続さ
れ、抵抗Ｒ４は接地端子ＶSSに電気的に接続されてい
る。抵抗Ｒ３、Ｒ４は、配線で直列接続されており、そ
の接続点とゲート電極１７は、電気的に接続している。
フィールド酸化膜２の下に低不純物濃度のＰ−領域１２
がチャネルストッパーとして形成されている。また、ポ
リシリコン抵抗Ｒ３、Ｒ４は、ポリシリコンゲートを形
成したポリシリコン膜から形成する。それぞれ別のポリ
シリコン膜から形成することができる。この実施例で
は、Ｐ型半導体基板のＮウエル中にＰＭＯＳトランジス
タを形成しているが、Ｎ型半導体基板を用いても良い。
【００１４】次に、図６を参照して第３の実施例を説明
する。図は、保護回路を備えたＣＭＯＳ回路の回路図で
ある。ＣＭＯＳ回路は、第１の実施例と同じ構成をして
いるので詳細な説明は省略する。ＣＭＯＳ回路の電源端
子ＶDD及び接地端子ＶSSがそれぞれインバータのソース
に接続されている。入力端子Ｖinは、インバータＣ１の
ゲートに接続されている。そして、電源端子ＶDD及び接
地端子ＶSSとＣＭＯＳ回路の間にＮＰＮトランジスタＴ
ｒ３が並列に挿入されている。ＮＰＮトランジスタＴｒ
３のコレクタが電源端子ＶDDに接続されそのエミッタが
接地端子ＶSSに接続されている。また、ＮＰＮトランジ
スタＴｒ３と電源端子／接地端子との間に第１の抵抗Ｒ
５と第２の抵抗Ｒ６とが接続されている。両者は、直列
に接続されており、第１の抵抗Ｒ５が電源端子ＶDDに接
続され，第２の抵抗Ｒ６が接地端子ＶSSに接続されてい
る。第１の抵抗Ｒ５と第２の抵抗Ｒ６の接続点と前記Ｎ
ＰＮトランジスタＴｒ３のベースとは電気的に接続され
ている。このＮＰＮトランジスタＴｒ３のベース電位
は、ＶDD−ＶSS間電位を抵抗Ｒ５、Ｒ６で抵抗分割して
与えられる。ＮＰＮトランジスタＴｒ３と第１及び第２
の抵抗Ｒ５、Ｒ６とで前記ＣＭＯＳ回路の保護回路を構
成している。この様な構成の保護回路及びその内部のＣ
ＭＯＳ回路において前記ＮＰＮトランジスタＴｒ３のベ
ース／エミッタ間に順方向電流の流れるしきい値電圧を
ＶEB1 、電源電圧の最大定格をＶDDMAX 、前記ＣＭＯＳ
回路を構成するＴｎ１などのＭＯＳトランジスタのブレ
ークダウン電圧をＢＶdss 、前記第１の抵抗Ｒ５の抵抗
値をＲ５、前記第２の抵抗Ｒ６の抵抗値を、Ｒ６、前記
電源端子ＶDDに印加される電圧をＶDD1 とする。この場
合、このＶDD1 が、ＶDDMAX ＜ＶDD1 ＜｜ＢＶdss｜の
条件にある時に、ＶEB1 ＝ＶDD1 ×Ｒ６／（Ｒ５＋Ｒ
６）となるように設定する。この様に条件設定を行う
と、ＮＰＮトランジスタＴｒ３は、電源端子ＶDDに印加
される電源電圧がＶDDMAX より小さい場合には、オフ状
態であるが、電圧がこのＶDDMAX を越えてノイズを発生
し、ＶDD1 に達すると、オン状態になり、過電圧が内部
のＣＭＯＳ回路に加わらないようになる。
【００１５】図７は、第３の実施例の半導体装置を形成
した半導体基板の断面図であり抵抗Ｒ５、Ｒ６にはポリ
シリコン抵抗を用いている。半導体基板には、Ｐ型シリ
コン半導体基板１を用いる。半導体基板１上にはＮ型エ
ピタキシャル層３０が形成されており、その表面の素子
分離領域にフィールド酸化膜２が形成されている。Ｎ型
エピタキシャル層３０にはフィールド酸化膜２の下にＰ
ウエル３１が形成されておりそのフィールド酸化膜２の
下にチャネルストッパ１２が形成されている。また、Ｎ
エピタキシャル層３０と半導体基板１との間にはＮ＋埋
込み領域３２が形成され、Ｐウエル３１と半導体基板１
との間にはＰ＋埋込み領域３３が形成されている。この
ような半導体基板の素子領域にＮＰＮトランジスタＴｒ
３が形成されている。このトランジスタは、Ｐ−ベース
領域３４、ベース領域３４の表面領域に形成されたＰ＋
ベースコンタクト領域３５と、ベース領域３４に形成さ
れたＮ＋エミッタ領域３６と、表面からＮ＋埋込み領域
３２に達するコレクタ領域であるディープＮ＋領域３７
と、ディープＮ＋領域３７の表面領域に形成されたＮ＋
コレクタコンタクト領域３８を備えている。そして、フ
ィールド酸化膜２の上に、ポリシリコン抵抗（Ｒ５、Ｒ
６）４１、４２が形成されている。コンタクト領域３８
には電源端子ＶDD（ＶCC）が接続され、エミッタ領域３
６には接地端子ＶSSが形成されている。抵抗Ｒ５は、電
源端子ＶDDに接続され、抵抗Ｒ６は、接地端子ＶSSに接
続されている。抵抗Ｒ５、Ｒ６は、直列接続され、その
接続点はベースコンタクト領域３５に電気的に接続され
ている。
【００１６】次に、図８を参照して第３の実施例の他の
例を説明する。これは、半導体基板構造が前の例と異な
り、Ｐ型半導体基板１の上にＰ型エピタキシャル層４０
が形成されている。素子分離領域にフィールド酸化膜２
が形成されているＰ型エピタキシャル層４０にはフィー
ルド酸化膜２の下にＰ−チャネルストッパ１２が形成さ
れている。また、Ｐ型エピタキシャル層４０と半導体基
板１との間には素子領域が形成され、その素子領域のＰ
型エピタキシャル層４０にはＮウエル３９が形成されて
いる。Ｎウエル３９と半導体基板１の間にはＮ＋埋込み
領域３２が形成されている。このような半導体基板の素
子領域にＮＰＮトランジスタＴｒ３が形成されている。
このトランジスタは、Ｐ−ベース領域３４、ベース領域
３４の表面領域に形成されたＰ＋ベースコンタクト領域
３５と、ベース領域３４に形成されたＮ＋エミッタ領域
３６と、表面からＮ＋埋込み領域３２に達するコレクタ
領域であるディープＮ＋領域３７と、ディープＮ＋領域
３７の表面領域に形成されたＮ＋コレクタコンタクト領
域３８を備えている。そして、フィールド酸化膜２の上
に、ポリシリコン抵抗（Ｒ５、Ｒ６）４１、４２が形成
されている。コンタクト領域３８には電源端子ＶDD（Ｖ
CC）が接続されエミッタ領域３６には接地端子ＶSSが形
成されている。抵抗Ｒ５は、電源端子ＶDDに接続され、
抵抗Ｒ６は、接地端子接地に接続されている。抵抗Ｒ
５、Ｒ６は、直列接続され、その接続点はベースコンタ
クト領域３５に電気的に接続されている。
【００１７】以上、本発明において、通常動作保証範囲
が５．０±０．５Ｖの場合の電源絶対最大定格ＶDDMAX
は、７Ｖが一般的である。また、抵抗分割における抵抗
値については、例えば、電源電圧ＶDDが５．５Ｖのとき
に抵抗に流れる電流を１０μＡとすればＲ１＋Ｒ２＝５
５０ＫΩとなる。また、この発明は、例えば、３Ｖと５
Ｖのように複数の電源を備えた半導体装置にも適用する
ことができる。この例では、２電源系統になるので、そ
れぞれの電源系のＶDDMAX に対してＶth1 、Ｖth2 、Ｖ
EB1 を決定する。さらに、Ｖth1 にばらつきがあって
も、ＶDD1 は、ＶDDMAX より小さくならないように設定
する必要がある。例えば、ＶDDMAX が７Ｖの時にＶDD1
は、７．５Ｖとする。そして、電源電圧が５．５Ｖで１
０μＡｍの消費電流を必要とするときには、前述の様に
Ｒ１＋Ｒ２は、５５０ＫΩが必要であるが、その時のＲ
１とＲ２は、それぞれ１８３ＫΩ及び３６７ＫΩとな
る。また、前記実施例でＮＰＮバイポーラトランジスタ
を用いたが、本発明では、ＰＮＰトランジスタを用いて
もよい。その時の半導体基板は、Ｎ型でもＰ型半導体基
板のどちらを用いても良い。
【００１８】
【発明の効果】以上、本発明の半導体装置は、電源端子
に加えられる電圧を、保護回路が保護すべき内部回路の
ＭＯＳ回路の劣化、破壊に至らないように十分な値とす
れば、電源ノイズなどで一時的に過電圧が印加されよう
とする際にも過電圧は内部回路に印加されず、その素子
の劣化、破壊を防ぐことができる。また、従来の保護回
路の様に保護回路自身がブレークダウンすることがない
ので、ＶDD1 の設定が容易であり、保護回路の素子の大
きさを小さくすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体装置の回路図。
【図２】第１の実施例の半導体装置の断面図。
【図３】第１の実施例の半導体装置の断面図。
【図４】第２の実施例の半導体装置の回路図。
【図５】第２の実施例の半導体装置の断面図。
【図６】第３の実施例の半導体装置の回路図。
【図７】第３の実施例の半導体装置の断面図。
【図８】第３の実施例の半導体装置の断面図。
【図９】従来の実施例の半導体装置の回路図。
【図１０】従来の半導体装置の回路図。
【符号の説明】 １ 半導体基板 ２ フィールド酸化膜 ３、１６ ゲート絶縁膜 ４、１７ ゲート電極 ５、１８ ソース領域 ６、１９ ドレイン領域 ７、２０ コンタクト領域 ８、９、１５、３９ Ｎウエル １０、１１ 拡散抵抗 １２ チャネルストッパ １３、１４、２１、２２、４１、４２ ポリシリコ
ン抵抗 ３０ Ｎ型エピタキシャル層 ３１ Ｐウエル ３２ Ｎ＋埋込み領域 ３３ Ｐ＋埋込み領域 ３４ ベース領域 ３５ ベースコンタクト ３６ エミッタ領域 ３７ コレクタ領域 ３８ コレクタコンタクト ４０ Ｐ型エピタキシャル層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 少なくともＭＯＳ回路が形成された半導
    体基板と、 前記ＭＯＳ回路に接続された電源端子と、 前記ＭＯＳ回路に接続された接地端子と、 前記半導体基板に形成されており、ドレインが前記電源
    端子に接続され、ソースが前記接地端子に接続されてい
    るＮチャネルＭＯＳトランジスタと、 １端が前記電源端子に接続された第１の抵抗と、 １端が前記第１の抵抗の他端に接続され、他端が前記接
    地端子に接続され、かつ、前記第１の抵抗の接続点が前
    記ＮチャネルＭＯＳトランジスタのゲートに接続された
    第２の抵抗とを備え、 前記ＮチャネルＭＯＳトランジスタのしきい値電圧をＶ
    th1 、電源電圧の最大定格をＶDDMAX 、前記ＭＯＳ回路
    を構成するＭＯＳトランジスタのブレークダウン電圧を
    ＢＶdss 、前記第１の抵抗の抵抗値をＲ１、前記第２の
    抵抗の抵抗値をＲ２、前記電源端子に印加される電圧を
    ＶDD1 とし、このＶDD1 が、ＶDDMAX より大きく、ＢＶ
    dss の絶対値より小さい場合において、Ｖth1 は、ＶDD
    1 ×Ｒ２／（Ｒ１＋Ｒ２）に等しいことを特徴とする半
    導体装置。
  2. 【請求項２】 少なくともＭＯＳ回路が形成された半導
    体基板と、 前記ＭＯＳ回路に接続された電源端子と、 前記ＭＯＳ回路に接続された接地端子と、 前記半導体基板に形成されており、ソースが前記電源端
    子に接続され、ドレインが前記接地端子に接続されてい
    るＰチャネルＭＯＳトランジスタと、 １端が前記電源端子に接続された第１の抵抗と、 １端が前記第１の抵抗の他端に接続され、他端が前記接
    地端子に接続され、かつ、前記第１の抵抗の接続点が前
    記ＰチャネルＭＯＳトランジスタのゲートに接続された
    第２の抵抗とを備え、 前記ＰチャネルＭＯＳトランジスタのしきい値電圧をＶ
    th2 、電源電圧の最大定格をＶDDMAX 、前記ＭＯＳ回路
    を構成するＭＯＳトランジスタのブレークダウン電圧を
    ＢＶdss 、前記第１の抵抗の抵抗値をＲ３、前記第２の
    抵抗の抵抗値をＲ４、前記電源端子に印加される電圧を
    ＶDD1 とし、このＶDD1 が、ＶDDMAX より大きく、ＢＶ
    dss の絶対値より小さい場合において、このＶth2 の絶
    対値が、ＶDD1 ×Ｒ４／（Ｒ３＋Ｒ４）に等しいことを
    特徴とする半導体装置。
  3. 【請求項３】 少なくともＭＯＳ回路が形成された半導
    体基板と、 前記ＭＯＳ回路に接続された電源端子と、 前記ＭＯＳ回路に接続された接地端子と、 前記半導体基板に形成されており、コレクタが前記電源
    端子に接続され、エミッタが前記接地端子に接続されて
    いるバイポーラトランジスタと、 １端が前記電源端子に接続された第１の抵抗と、 １端が前記第１の抵抗の他端に接続され、他端が前記接
    地端子に接続され、かつ、前記第１の抵抗の接続点が前
    記バイポーラトランジスタのベースに接続された第２の
    抵抗とを備え、 前記バイポーラトランジスタのしきい値電圧をＶEB1 、
    電源電圧の最大定格をＶDDMAX 、前記ＭＯＳ回路を構成
    するＭＯＳトランジスタのブレークダウン電圧をＢＶds
    s 、前記第１の抵抗の抵抗値をＲ５、前記第２の抵抗の
    抵抗値をＲ６、前記電源端子に印加される電圧をＶDD1
    とし、このＶDD1 が、ＶDDMAX より大きく、ＢＶdss の
    絶対値より小さい場合において、このＶEB1 の絶対値
    が、ＶDD1×Ｒ６／（Ｒ５＋Ｒ６）に等しいことを特徴
    とする半導体装置。
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