JPH07202010A - デュアルゲート型ｃｍｏｓ半導体装置 - Google Patents
デュアルゲート型ｃｍｏｓ半導体装置Info
- Publication number
- JPH07202010A JPH07202010A JP5351801A JP35180193A JPH07202010A JP H07202010 A JPH07202010 A JP H07202010A JP 5351801 A JP5351801 A JP 5351801A JP 35180193 A JP35180193 A JP 35180193A JP H07202010 A JPH07202010 A JP H07202010A
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- JP
- Japan
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- gate
- pmosfet
- nmosfet
- semiconductor device
- cmos semiconductor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 デュアルゲートＣＭＯＳ半導体装置で、集積
度を高める。 【構成】 ＰＭＯＳＦＥＴのゲート長をＬｐ、ＮＭＯＳ
ＦＥＴのゲート長をＬｎとしたとき、Ｌｐ＜Ｌｎとし、
ＮＭＯＳＦＥＴのゲート幅をＷｎ、ＰＭＯＳＦＥＴのゲ
ート幅をＷｐとしたとき、Ｗｐ≦Ｗｎとする。
度を高める。 【構成】 ＰＭＯＳＦＥＴのゲート長をＬｐ、ＮＭＯＳ
ＦＥＴのゲート長をＬｎとしたとき、Ｌｐ＜Ｌｎとし、
ＮＭＯＳＦＥＴのゲート幅をＷｎ、ＰＭＯＳＦＥＴのゲ
ート幅をＷｐとしたとき、Ｗｐ≦Ｗｎとする。
Description
【０００１】
【産業上の利用分野】本発明はＮＭＯＳＦＥＴのゲート
電極にＮ型導電型ポリシリコンを用い、ＰＭＯＳＦＥＴ
のゲート電極にＰ型導電型ポリシリコンを用いたデュア
ルゲートＣＭＯＳ半導体装置に関するものである。
電極にＮ型導電型ポリシリコンを用い、ＰＭＯＳＦＥＴ
のゲート電極にＰ型導電型ポリシリコンを用いたデュア
ルゲートＣＭＯＳ半導体装置に関するものである。
【０００２】
【従来の技術】ＣＭＯＳを構成するＮＭＯＳＦＥＴとＰ
ＭＯＳＦＥＴのゲート電極にはＮ型導電型のポリシリコ
ンを共通に使用している。この場合、ＮＭＯＳＦＥＴは
表面チャネル構造であるが、ＰＭＯＳＦＥＴは埋込みチ
ャネル構造となる。しかし、ゲート長が０.３５μｍ以
下での微細化に対応していくためには、ＰＭＯＳＦＥＴ
のパンチスルーを抑制するために、ＰＭＯＳＦＥＴのゲ
ート電極をＰ型導電型にして表面チャネル構造へ移行す
ることが有効である。
ＭＯＳＦＥＴのゲート電極にはＮ型導電型のポリシリコ
ンを共通に使用している。この場合、ＮＭＯＳＦＥＴは
表面チャネル構造であるが、ＰＭＯＳＦＥＴは埋込みチ
ャネル構造となる。しかし、ゲート長が０.３５μｍ以
下での微細化に対応していくためには、ＰＭＯＳＦＥＴ
のパンチスルーを抑制するために、ＰＭＯＳＦＥＴのゲ
ート電極をＰ型導電型にして表面チャネル構造へ移行す
ることが有効である。
【０００３】埋込みチャネル構造のＰＭＯＳＦＥＴを用
いた従来のＣＭＯＳ半導体装置では、ＮＭＯＳＦＥＴの
ゲート長ＬｎとＰＭＯＳＦＥＴのゲート長Ｌｐに関し
て、デザインルールの最小寸法値によってＬｎ＝Ｌｐと
したり、またＰＭＯＳＦＥＴのパンチスルーを考慮して
Ｌｐ＞Ｌｎとすることが一般的である。そのため、同じ
ゲート幅ＷのＮＭＯＳＦＥＴとＰＭＯＳＦＥＴで構成し
たＣＭＯＳの場合にはＰＭＯＳＦＥＴの電流駆動能力が
低くなるため、回路スピードが遅くなり、波形鈍りが顕
著になるという問題がある。
いた従来のＣＭＯＳ半導体装置では、ＮＭＯＳＦＥＴの
ゲート長ＬｎとＰＭＯＳＦＥＴのゲート長Ｌｐに関し
て、デザインルールの最小寸法値によってＬｎ＝Ｌｐと
したり、またＰＭＯＳＦＥＴのパンチスルーを考慮して
Ｌｐ＞Ｌｎとすることが一般的である。そのため、同じ
ゲート幅ＷのＮＭＯＳＦＥＴとＰＭＯＳＦＥＴで構成し
たＣＭＯＳの場合にはＰＭＯＳＦＥＴの電流駆動能力が
低くなるため、回路スピードが遅くなり、波形鈍りが顕
著になるという問題がある。
【０００４】この問題の対策としてはＮＭＯＳＦＥＴと
ＰＭＯＳＦＥＴの電流駆動能力のレベルを合わせるため
にゲート幅ＷｎとＷｐを Ｗｐ＞Ｗｎ とすることも一般的に採用されているが、ゲート幅Ｗｐ
の増加に反比例して集積度が低下するという問題があ
る。
ＰＭＯＳＦＥＴの電流駆動能力のレベルを合わせるため
にゲート幅ＷｎとＷｐを Ｗｐ＞Ｗｎ とすることも一般的に採用されているが、ゲート幅Ｗｐ
の増加に反比例して集積度が低下するという問題があ
る。
【０００５】
【発明が解決しようとする課題】本発明はデュアルゲー
トＣＭＯＳ半導体装置で、集積度を高めることを目的と
するものである。
トＣＭＯＳ半導体装置で、集積度を高めることを目的と
するものである。
【０００６】
【課題を解決するための手段】本発明のデュアルゲート
ＣＭＯＳ半導体装置は、ゲート長に関しては、ＰＭＯＳ
ＦＥＴのゲート長をＬｐとし、ＮＭＯＳＦＥＴのゲート
長をＬｎとしたとき、 Ｌｐ＜Ｌｎ である。
ＣＭＯＳ半導体装置は、ゲート長に関しては、ＰＭＯＳ
ＦＥＴのゲート長をＬｐとし、ＮＭＯＳＦＥＴのゲート
長をＬｎとしたとき、 Ｌｐ＜Ｌｎ である。
【０００７】また、ゲート幅に関しては、ＰＭＯＳＦＥ
Ｔのゲート幅をＷｐとし、ＮＭＯＳＦＥＴのゲート幅を
Ｗｎとしたとき、 Ｗｐ≦Ｗｎ とするのが好ましい。さらに好ましくは、ゲート長Ｌ
ｎ，Ｌｐがともに０.３５μｍより小さく、ＮＭＯＳＦ
ＥＴとＰＭＯＳＦＥＴのソース／ドレイン領域に高融点
金属シリサイドが形成されている。
Ｔのゲート幅をＷｐとし、ＮＭＯＳＦＥＴのゲート幅を
Ｗｎとしたとき、 Ｗｐ≦Ｗｎ とするのが好ましい。さらに好ましくは、ゲート長Ｌ
ｎ，Ｌｐがともに０.３５μｍより小さく、ＮＭＯＳＦ
ＥＴとＰＭＯＳＦＥＴのソース／ドレイン領域に高融点
金属シリサイドが形成されている。
【０００８】
【作用】ＰＭＯＳＦＥＴを埋込みチャネル構造から表面
チャネル構造に変えることによってパンチスルーを大幅
に抑制することができる。図１はその例を示したもので
ある。▲印はＰＭＯＳＦＥＴでゲート電極としてＮ型ポ
リシリコンを用いた場合であり、横軸のチャネル長Ｌ
（図１はマスク寸法で示している）が短かくなると急激
にしきい値電圧Ｖｔｈが減少している。それに対し、●
印で示したデータはＰＭＯＳＦＥＴでゲート電極として
Ｐ型ポリシリコンを用いた場合であり、これは表面チャ
ネル構造となる。表面チャネル構造の場合はチャネル長
が減少しても急激なしきい値電圧の減少はなく、パンチ
スルーを抑制できることを示している。
チャネル構造に変えることによってパンチスルーを大幅
に抑制することができる。図１はその例を示したもので
ある。▲印はＰＭＯＳＦＥＴでゲート電極としてＮ型ポ
リシリコンを用いた場合であり、横軸のチャネル長Ｌ
（図１はマスク寸法で示している）が短かくなると急激
にしきい値電圧Ｖｔｈが減少している。それに対し、●
印で示したデータはＰＭＯＳＦＥＴでゲート電極として
Ｐ型ポリシリコンを用いた場合であり、これは表面チャ
ネル構造となる。表面チャネル構造の場合はチャネル長
が減少しても急激なしきい値電圧の減少はなく、パンチ
スルーを抑制できることを示している。
【０００９】表面チャネル構造の場合はしきい値電圧が
低くなっても短チャネル効果が抑制でき、結果として短
かいゲート長Ｌになってもオフリークを十分に低く抑え
ることができる。この効果は、特にゲート長が０.３５
μｍ以下の寸法になるとより顕著になる。このためＣＭ
ＯＳ半導体装置をさらに縮小化するに際して、ＮＭＯＳ
ＦＥＴ及びＰＭＯＳＦＥＴのゲート長に関して新たな組
合わせが実現可能になってくる。
低くなっても短チャネル効果が抑制でき、結果として短
かいゲート長Ｌになってもオフリークを十分に低く抑え
ることができる。この効果は、特にゲート長が０.３５
μｍ以下の寸法になるとより顕著になる。このためＣＭ
ＯＳ半導体装置をさらに縮小化するに際して、ＮＭＯＳ
ＦＥＴ及びＰＭＯＳＦＥＴのゲート長に関して新たな組
合わせが実現可能になってくる。
【００１０】図２はＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴ
をともに表面チャネル構造にした場合のＣＭＯＳ素子の
断面図である。シリコン基板２の表面にＰウエル４とＮ
ウエル６が形成され、両ウエルが素子分離用フィールド
酸化膜８で分離されている。
をともに表面チャネル構造にした場合のＣＭＯＳ素子の
断面図である。シリコン基板２の表面にＰウエル４とＮ
ウエル６が形成され、両ウエルが素子分離用フィールド
酸化膜８で分離されている。
【００１１】Ｐウエル４にはＮＭＯＳＦＥＴが形成され
ている。ソース／ドレイン領域１０，１０に挾まれた領
域上にはゲート酸化膜１４を介してＮ型導電型ポリシリ
コン電極１６が形成されている。ＮＭＯＳＦＥＴにはホ
ットキャリア劣化抑制のための低濃度Ｎ型層１２が必要
であり、このＮ型層１２のチャネル長方向の長さは０.
１μｍ程度が現実的な寸法である。１８はＮ型層１２と
ソース／ドレイン領域１０を形成するのに用いた絶縁物
のサイドウォール、２０は高融点金属シリサイド層であ
る。
ている。ソース／ドレイン領域１０，１０に挾まれた領
域上にはゲート酸化膜１４を介してＮ型導電型ポリシリ
コン電極１６が形成されている。ＮＭＯＳＦＥＴにはホ
ットキャリア劣化抑制のための低濃度Ｎ型層１２が必要
であり、このＮ型層１２のチャネル長方向の長さは０.
１μｍ程度が現実的な寸法である。１８はＮ型層１２と
ソース／ドレイン領域１０を形成するのに用いた絶縁物
のサイドウォール、２０は高融点金属シリサイド層であ
る。
【００１２】一方、Ｎウエル６にはＰＭＯＳＦＥＴが形
成されている。ＰＭＯＳＦＥＴで２２はソース／ドレイ
ン領域、２４はゲート電極、２６はゲート電極上に形成
されたＰ型導電型ポリシリコン電極、２８はサイドウォ
ール、３０は高融点金属シリサイド層である。ＰＭＯＳ
ＦＥＴは、ＮＭＯＳＦＥＴほどにはホットキャリアによ
る劣化がないため、実効チャネル長を長くすることがで
き、ゲート長の縮小に関してはより有利である。そのた
め、ＰＭＯＳＦＥＴのゲート長をＬｐ、ＮＭＯＳＦＥＴ
のゲート長をＬｎとしたとき、Ｌｐ＜Ｌｎとすることが
可能になり、ＣＭＯＳ素子としての電流駆動能力バラン
スを向上させることができる。
成されている。ＰＭＯＳＦＥＴで２２はソース／ドレイ
ン領域、２４はゲート電極、２６はゲート電極上に形成
されたＰ型導電型ポリシリコン電極、２８はサイドウォ
ール、３０は高融点金属シリサイド層である。ＰＭＯＳ
ＦＥＴは、ＮＭＯＳＦＥＴほどにはホットキャリアによ
る劣化がないため、実効チャネル長を長くすることがで
き、ゲート長の縮小に関してはより有利である。そのた
め、ＰＭＯＳＦＥＴのゲート長をＬｐ、ＮＭＯＳＦＥＴ
のゲート長をＬｎとしたとき、Ｌｐ＜Ｌｎとすることが
可能になり、ＣＭＯＳ素子としての電流駆動能力バラン
スを向上させることができる。
【００１３】さらに、ゲート長の組合わせを適正に選択
することによって、ＮＭＯＳＦＥＴのゲート幅Ｗｎ、Ｐ
ＭＯＳＦＥＴのゲート幅Ｗｐに関しても、 Ｗｐ≦Ｗｎ となるＣＭＯＳ素子の設計が可能となり、従来よりも集
積度を高くできるようになる。
することによって、ＮＭＯＳＦＥＴのゲート幅Ｗｎ、Ｐ
ＭＯＳＦＥＴのゲート幅Ｗｐに関しても、 Ｗｐ≦Ｗｎ となるＣＭＯＳ素子の設計が可能となり、従来よりも集
積度を高くできるようになる。
【００１４】ソース／ドレイン領域及びコンタクト部を
含めた寄生抵抗は、通常、ＰＭＯＳＦＥＴの方が大きく
なる。しかし、ソース／ドレイン領域に高融点金属のシ
リサイドを形成すると、寄生抵抗が大幅に低くなるとと
もに、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで寄生抵抗の
大きさに違いがなくなる。この点からＰＭＯＳＦＥＴの
ゲート幅Ｗｐを大きくしなくてもすむようになる。その
ため、Ｌｐ＜Ｌｎ及びＷｐ≦ＷｎとするＣＭＯＳ素子の
設計にはより有利である。
含めた寄生抵抗は、通常、ＰＭＯＳＦＥＴの方が大きく
なる。しかし、ソース／ドレイン領域に高融点金属のシ
リサイドを形成すると、寄生抵抗が大幅に低くなるとと
もに、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで寄生抵抗の
大きさに違いがなくなる。この点からＰＭＯＳＦＥＴの
ゲート幅Ｗｐを大きくしなくてもすむようになる。その
ため、Ｌｐ＜Ｌｎ及びＷｐ≦ＷｎとするＣＭＯＳ素子の
設計にはより有利である。
【００１５】
（実施例１）ＮＭＯＳＦＥＴのゲート電極をＮ型ポリシ
リコン、ＰＭＯＳＦＥＴのゲート電極をＰ型ポリシリコ
ンとして、両ＭＯＳＦＥＴを表面チャネル型としたＣＭ
ＯＳ素子を作成し、その電流駆動能力を調べた結果を図
３に示す。図３は両ＭＯＳＦＥＴの飽和電流値Ｉdsatを
比較したものである。このときのドレイン電圧Ｖｄ＝
３.３Ｖとした。飽和電流値は単位ゲート幅当りの電流
で表わしている。しきい値電圧はＮＭＯＳＦＥＴで０.
６２Ｖ、ＰＭＯＳＦＥＴで０.５１であった。
リコン、ＰＭＯＳＦＥＴのゲート電極をＰ型ポリシリコ
ンとして、両ＭＯＳＦＥＴを表面チャネル型としたＣＭ
ＯＳ素子を作成し、その電流駆動能力を調べた結果を図
３に示す。図３は両ＭＯＳＦＥＴの飽和電流値Ｉdsatを
比較したものである。このときのドレイン電圧Ｖｄ＝
３.３Ｖとした。飽和電流値は単位ゲート幅当りの電流
で表わしている。しきい値電圧はＮＭＯＳＦＥＴで０.
６２Ｖ、ＰＭＯＳＦＥＴで０.５１であった。
【００１６】図３の結果から、ゲート長０.３５μｍの
ＮＭＯＳＦＥＴと同じレベルの飽和電流値は、ゲート長
０.２５μｍのＰＭＯＳＦＥＴで得られることが分か
る。図１から、ゲート長０.２５μｍのＰＭＯＳＦＥＴ
では短チャネル効果の問題はなく、実用可能である。し
たがって、このようなゲート長の組合わせを用いれば、
ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの電流駆動能力バラン
スのよいＣＭＯＳを作成することができる。この例のよ
うに、ＮＭＯＳＦＥＴのゲート長を０.３５μｍ、ＰＭ
ＯＳＦＥＴのゲート長を０.２５μｍとすれば、両ＭＯ
ＳＦＥＴで同じ飽和電流値となり、ゲート幅Ｗｐ＝Ｗｎ
として電流駆動能力バランスのよいＣＭＯＳ素子を作成
することができる。そして、同時にＰＭＯＳＦＥＴのゲ
ート幅ＷｐをＮＭＯＳＦＥＴのゲート幅Ｗｎと同じ値に
できるため、集積度を高くすることができる。
ＮＭＯＳＦＥＴと同じレベルの飽和電流値は、ゲート長
０.２５μｍのＰＭＯＳＦＥＴで得られることが分か
る。図１から、ゲート長０.２５μｍのＰＭＯＳＦＥＴ
では短チャネル効果の問題はなく、実用可能である。し
たがって、このようなゲート長の組合わせを用いれば、
ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの電流駆動能力バラン
スのよいＣＭＯＳを作成することができる。この例のよ
うに、ＮＭＯＳＦＥＴのゲート長を０.３５μｍ、ＰＭ
ＯＳＦＥＴのゲート長を０.２５μｍとすれば、両ＭＯ
ＳＦＥＴで同じ飽和電流値となり、ゲート幅Ｗｐ＝Ｗｎ
として電流駆動能力バランスのよいＣＭＯＳ素子を作成
することができる。そして、同時にＰＭＯＳＦＥＴのゲ
ート幅ＷｐをＮＭＯＳＦＥＴのゲート幅Ｗｎと同じ値に
できるため、集積度を高くすることができる。
【００１７】図３の例で、ＮＭＯＳＦＥＴのゲート長Ｌ
ｎを０.３５μｍとし、ＰのＭＯＳＦＥＴのゲート長Ｌ
ｐを０.２５μｍより小さくすれば、ゲート幅はＷｐ＜
Ｗｎとすることができる。これにより、集積度をより高
くすることができる。
ｎを０.３５μｍとし、ＰのＭＯＳＦＥＴのゲート長Ｌ
ｐを０.２５μｍより小さくすれば、ゲート幅はＷｐ＜
Ｗｎとすることができる。これにより、集積度をより高
くすることができる。
【００１８】（実施例２）サリサイドプロセス、すなわ
ちチタンの２ステップアニール及び選択エッチングによ
るプロセスによって、図２に示されるようにＮＭＯＳＦ
ＥＴとＰＭＯＳＦＥＴのソース／ドレイン領域にチタン
シリサイド層２０を形成した。そして、この素子のソー
ス／ドレイン領域及びコンタクト部を含めた寄生抵抗を
評価した。この素子へのメタルコンタクトの方式とし
て、ソース／ドレイン領域のコーナー部のみに１個のコ
ンタクトを配置するコーナーコンタクトを用いた。コン
タクト径は０.８μｍとした。
ちチタンの２ステップアニール及び選択エッチングによ
るプロセスによって、図２に示されるようにＮＭＯＳＦ
ＥＴとＰＭＯＳＦＥＴのソース／ドレイン領域にチタン
シリサイド層２０を形成した。そして、この素子のソー
ス／ドレイン領域及びコンタクト部を含めた寄生抵抗を
評価した。この素子へのメタルコンタクトの方式とし
て、ソース／ドレイン領域のコーナー部のみに１個のコ
ンタクトを配置するコーナーコンタクトを用いた。コン
タクト径は０.８μｍとした。
【００１９】チタンシリサイド層がない場合の寄生抵抗
はＰＭＯＳＦＥＴで８４０Ω、ＮＭＯＳＦＥＴで２７０
Ωであり、ＰＭＯＳＦＥＴの寄生抵抗がＮＭＯＳＦＥＴ
の寄生抵抗の３〜４倍である。しかし、チタンシリサイ
ド層を形成すると、寄生抵抗はＰＭＯＳＦＥＴで１００
Ω、ＮＭＯＳＦＥＴで６０Ωであり、両ＭＯＳＦＥＴの
寄生抵抗が大幅に低下するとともに、その差も小さくな
っている。ゲート幅が１０μｍのＭＯＳＦＥＴのチャネ
ル抵抗が１ｋΩ程度であるので、殆んど無視できるよう
になる。
はＰＭＯＳＦＥＴで８４０Ω、ＮＭＯＳＦＥＴで２７０
Ωであり、ＰＭＯＳＦＥＴの寄生抵抗がＮＭＯＳＦＥＴ
の寄生抵抗の３〜４倍である。しかし、チタンシリサイ
ド層を形成すると、寄生抵抗はＰＭＯＳＦＥＴで１００
Ω、ＮＭＯＳＦＥＴで６０Ωであり、両ＭＯＳＦＥＴの
寄生抵抗が大幅に低下するとともに、その差も小さくな
っている。ゲート幅が１０μｍのＭＯＳＦＥＴのチャネ
ル抵抗が１ｋΩ程度であるので、殆んど無視できるよう
になる。
【００２０】以上のことから、ソース／ドレイン領域に
チタンシリサイド層を形成することによって、また実施
例１に示したゲート長と組合わせることによっても、Ｎ
ＭＯＳＦＥＴとＰＭＯＳＦＥＴの電流駆動能力バランス
を一層よくしたＣＭＯＳ素子を作成することができる。
また、実施例１に示したゲート長との組合わせによっ
て、ＰＭＯＳＦＥＴのゲート幅をＮＭＯＳＦＥＴのゲー
ト幅と同じ値にもできるため、集積度を高くすることが
できる。
チタンシリサイド層を形成することによって、また実施
例１に示したゲート長と組合わせることによっても、Ｎ
ＭＯＳＦＥＴとＰＭＯＳＦＥＴの電流駆動能力バランス
を一層よくしたＣＭＯＳ素子を作成することができる。
また、実施例１に示したゲート長との組合わせによっ
て、ＰＭＯＳＦＥＴのゲート幅をＮＭＯＳＦＥＴのゲー
ト幅と同じ値にもできるため、集積度を高くすることが
できる。
【００２１】
【発明の効果】本発明のデュアルゲートＣＭＯＳ半導体
装置では、ＰＭＯＳＦＥＴのゲート長ＬｐとＮＭＯＳＦ
ＥＴのゲート長Ｌｎに関してＬｐ＜Ｌｎとしたので、電
流駆動能力バランスがよくなる。また、ＰＭＯＳＦＥＴ
のゲート幅ＷｐとＮＭＯＳＦＥＴのゲート幅Ｗｎに関し
てＷｐ≦Ｗｎとすれば、集積度の高いＣＭＯＳを提供す
ることができる。
装置では、ＰＭＯＳＦＥＴのゲート長ＬｐとＮＭＯＳＦ
ＥＴのゲート長Ｌｎに関してＬｐ＜Ｌｎとしたので、電
流駆動能力バランスがよくなる。また、ＰＭＯＳＦＥＴ
のゲート幅ＷｐとＮＭＯＳＦＥＴのゲート幅Ｗｎに関し
てＷｐ≦Ｗｎとすれば、集積度の高いＣＭＯＳを提供す
ることができる。
【図１】ＰＭＯＳＦＥＴの表面チャネル型と埋込みチャ
ネル型のチャネル長に対するしきい値電圧変化を示す図
である。
ネル型のチャネル長に対するしきい値電圧変化を示す図
である。
【図２】一実施例のＣＭＯＳ素子を示す断面図である。
【図３】図２の実施例におけるゲート長と飽和電流値を
示す図である。
示す図である。
１０，２２ ソース／ドレイン領域 １２ 低濃度Ｎ型拡散層 １４，２４ ゲート酸化膜 １６ Ｎ型導電型ポリシリコン電極 ２０ チタンシリサイド層 ２６ Ｐ型導電型ポリシリコン電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｃ
Claims (7)
- 【請求項１】 ＮＭＯＳＦＥＴのゲート電極にＮ型導電
型ポリシリコンを用い、ＰＭＯＳＦＥＴのゲート電極に
Ｐ型導電型ポリシリコンを用いたＣＭＯＳ半導体装置に
おいて、ＰＭＯＳＦＥＴのゲート長をＬｐとし、ＮＭＯ
ＳＦＥＴのゲート長をＬｎとしたとき、 Ｌｐ＜Ｌｎ であることを特徴とするＣＭＯＳ半導体装置。 - 【請求項２】 ゲート長Ｌｎ，Ｌｐがともに０.３５μ
ｍより小さい請求項１に記載のＣＭＯＳ半導体装置。 - 【請求項３】 ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴのソー
ス／ドレイン領域に高融点金属シリサイドが形成されて
いる請求項１に記載のＣＭＯＳ半導体装置。 - 【請求項４】 ＮＭＯＳＦＥＴのゲート電極にＮ型導電
型ポリシリコンを用い、ＰＭＯＳＦＥＴのゲート電極に
Ｐ型導電型ポリシリコンを用いたＣＭＯＳ半導体装置に
おいて、ＰＭＯＳＦＥＴのゲート幅をＷｐとし、ＮＭＯ
ＳＦＥＴのゲート幅をＷｎとしたとき、 Ｗｐ≦Ｗｎ であることを特徴とするＣＭＯＳ半導体装置。 - 【請求項５】 ゲート長Ｌｎ，Ｌｐがともに０.３５μ
ｍより小さい請求項４に記載のＣＭＯＳ半導体装置。 - 【請求項６】 ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴのソー
ス／ドレイン領域に高融点金属シリサイドが形成されて
いる請求項５に記載のＣＭＯＳ半導体装置。 - 【請求項７】 ＮＭＯＳＦＥＴのゲート電極にＮ型導電
型ポリシリコンを用い、ＰＭＯＳＦＥＴのゲート電極に
Ｐ型導電型ポリシリコンを用いたＣＭＯＳ半導体装置に
おいて、ＰＭＯＳＦＥＴのゲート長をＬｐとし、ＮＭＯ
ＳＦＥＴのゲート長をＬｎとしたとき、 Ｌｐ＜Ｌｎ であり、ゲート長Ｌｎ，Ｌｐがともに０.３５μｍより
小さく、ＰＭＯＳＦＥＴのゲート幅をＷｐとし、ＮＭＯ
ＳＦＥＴのゲート幅をＷｎとしたとき、 Ｗｐ≦Ｗｎ であり、かつ、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴのソー
ス／ドレイン領域に高融点金属シリサイドが形成されて
いることを特徴とするＣＭＯＳ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35180193A JP3244581B2 (ja) | 1993-12-29 | 1993-12-29 | デュアルゲート型ｃｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35180193A JP3244581B2 (ja) | 1993-12-29 | 1993-12-29 | デュアルゲート型ｃｍｏｓ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202010A true JPH07202010A (ja) | 1995-08-04 |
| JP3244581B2 JP3244581B2 (ja) | 2002-01-07 |
Family
ID=18419704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35180193A Expired - Fee Related JP3244581B2 (ja) | 1993-12-29 | 1993-12-29 | デュアルゲート型ｃｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3244581B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6175136B1 (en) | 1997-03-14 | 2001-01-16 | Nec Corporation | Method of forming CMOS device with improved lightly doped drain structure |
| JP2001036079A (ja) * | 1999-07-23 | 2001-02-09 | Telecommunication Advancement Organization Of Japan | 半導体装置及びその製造方法 |
| US6222710B1 (en) | 1997-09-12 | 2001-04-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6274908B1 (en) | 1997-10-09 | 2001-08-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having input-output protection circuit |
| WO2023105679A1 (ja) * | 2021-12-08 | 2023-06-15 | 株式会社ソシオネクスト | Ｅｓｄ保護回路 |
-
1993
- 1993-12-29 JP JP35180193A patent/JP3244581B2/ja not_active Expired - Fee Related
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