JPH07202014A - 電界効果トランジスタ及びその製造方法 - Google Patents

電界効果トランジスタ及びその製造方法

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JPH07202014A
JPH07202014A JP6302386A JP30238694A JPH07202014A JP H07202014 A JPH07202014 A JP H07202014A JP 6302386 A JP6302386 A JP 6302386A JP 30238694 A JP30238694 A JP 30238694A JP H07202014 A JPH07202014 A JP H07202014A
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gate
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effect transistor
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シュヴァルケ ウード
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Abstract

(57)【要約】 【目的】 電界効果トランジスタ及びその製造方法を提
供する。 【構成】 ＣＭＯＳデバイスを製造する際に、改良され
た短絡チャネル効果、減少したゲート誘導ドレーンリー
ク及び向上した信頼性をを有する変形ｐ形ＦＥＴを製造
するためにｎ+形ゲートに部分的にカウンタードーピン
グする。シリコン又は酸化珪素基板上にドーピングされ
たポリシリコン層を形成し、ゲート電極のｎ形特性を実
質的に変化せずに仕事関数を調整するためにホウ素を約
１×１０13／ｃｍ2〜約５×１０16／ｃｍ2のレベルまで
カウンタードーピングする。ＣＭＯＳデバイスを製造す
るためには、類似した方法で、但しｎ形とｐ形ドーパン
トを逆転して交互のｎ形及びｐ形デバイスを製造する。 【効果】 低コストでサブミクロンデバイスにとって改
良された結果をもたらす。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、改良された相補的金属
酸化物半導体（ＭＯＳ）電界効果トランジスタ（ＦＥ
Ｔ）に関する。詳言すれば、本発明は改良された低電
力、低スレッシュホールド電圧ＭＯＳＦＥＴ及びその製
造方法に関する。
【０００２】
【従来の技術】交互のｐ形及びｎ形ＭＯＳＦＥＴは、Ｄ
ＲＡＭＳ及びマイクロプロセッサのようなメモリー及び
ロジックアプリケーションのための相補的金属酸化物
（ＣＭＯＳ）デバイスを製造するために使用される。ｐ
形ＭＯＳデバイスは、ＰＦＥＴを埋込みチャネルデバイ
スに変形するホウ素チャネル注入を必要とする。このよ
うなデバイスは、公知のように、表面チャネルデバイス
よりも一層、チャネル効果を短くする、例えばスレッシ
ュホールド電圧の低下する傾向がある。半導体デバイス
益々小さくなり、かつ工業は、１ミクロン設計基準を使
用する超大規模集積回路（ＶＬＳＩ）、更に０．５ミク
ロン設計基準を使用する極超大規模集積回路（ＵＬＳ
Ｉ）に移行しているので、これらの短絡チャネル効果
は、一層顕著になる。というのもチャネル注入量を増大
せねばならないからである。更に、ｎ+ゲートｐ形ＦＥ
Ｔは、チャネル長さが短くなりかつゲート酸化物厚さが
減少すると増大する大きな仕事関数差に基づきゲート誘
導ドレーンリーク問題を有する。若干の点でこのことが
ｐ形埋込みチャネルＦＥＴをＣＭＯＳ製造のために使用
することを制限する。
【０００３】これらの問題を軽減するために、多種多様
な研究が行われた。極浅いチャネルイオン注入及び浅い
ソース／ドレーン接合が、短絡チャネル特性を改良する
ために試みられたが、これらの浅いイオン注入を実施す
るための技術的困難性の増大及びこのようなデバイスに
負荷される低いポストイオン注入操作温度が、これらの
製造コストに加算された。いずれにせよ実際問題とし
て、このアプローチは、約０．５ミクロン未満のゲート
長さのためには使用されなかった。
【０００４】従って、他の研究者は、スレッシュホール
ド電圧を増大する問題に立ち向かった。補償チャネル注
入量の減少はスレッシュホールドを高めるための１つの
手段であるが、このアプローチは供給電圧ＶDD＝５Ｖに
対して最大１ボルトのスレッシュホールド電圧に制限さ
れ、かつ低下したＶDD＝３Ｖを使用せんとする０．５ミ
クロンＣＭＯＳ技術のためには全く使用することができ
ない。更に、前記提案のいずれも、ゲート誘導ドレーン
リークを減少しないか又はゲート仕事関数差に関連する
ゲート酸化物領域を減少しない。
【０００５】また、ｎ形ゲートの代わりにホウ素をドー
ピングしたｐ形ゲートを使用して、埋込みチャネルｐ形
ＦＥＴの限界を克服するために、表面チャネルｐ形ＦＥ
Ｔを使用することが提案された。ＣＭＯＳはもちろんｐ
+形ゲート及びｎ+ゲートの両者を製造することを必要と
する。しかしながら、ゲート酸化物内へのホウ素侵入を
惹起することができるドーピングしたｐ+形ゲートを達
成するためには、約１×１０20／ｃｍ3の極く高いホウ
素濃度が必要である。このことはまた、処理中に極めて
低い温度を維持しなければ、ｎ+又はｐ+ゲートスタック
内での横方向のドーパント拡散に起因して、スレッシュ
ホールド電圧シフト、酸化物縮退作用及びゲート空乏効
果を惹起する。更に、高ドーピングしたｐ+ゲートは極
少量の水素又は弗素への曝露には耐えられないが、これ
らの元素の存在は排除又は制御することは困難である。
それというのも、これらは酸化珪素及び窒化珪素層内に
存在するからである。
【０００６】
【発明が解決しようとする課題】従って、本発明の課題
は、サブミクロン埋込みチャネルＰＦＥＴの短絡チャネ
ル特性を改良する手段を見出すことであった。
【０００７】
【課題を解決するための手段】前記課題は、本発明によ
り解決された。
【０００８】本発明によれば、ゲート仕事関数差を変更
することにより埋込みチャネルＦＥＴにおいて、改良さ
れた短絡チャネル効果が得られる。本発明によれば、ｐ
形ＭＯＳＦＥＴのためのｎ+ゲートが、変形ｐ形ＦＥＴ
を製造するために、部分的にホウ素がカウンタードーピ
ングされている。本発明のｐ形ＦＥＴは、改良された短
絡チャネル効果、低下したスレッシュホールド電圧、減
少したゲート誘導ドレーンリーク及び減少したゲート酸
化物領域を有し、それによりこれらのデバイスの信頼性
が向上せしめられる。効果において、ゲート仕事関数差
はホウ素で調整されているが、但しゲートの本質的ｎ形
特性は変化しない。
【０００９】本発明の方法によれば、プレドーピングし
たｎ+形ポリシリコン層を基板に析出させ、その上に酸
化珪素又は窒化珪素の薄い犠牲層を析出させ、ゲートの
仕事関数を変化させるためにホウ素をイオン注入し、か
つゲートのフォーメーチョンを完了する前に犠牲層を除
去することによりカウンタードーピングしたポリシリシ
ドゲート層が得られる。
【００１０】
【実施例】次に図面を参照して本発明を詳細に説明す
る。
【００１１】ＣＭＯＳ法における本発明のカウンタード
ーピングしたＣＭＯＳデバイスの製造方法を、図１を参
照して説明する。
【００１２】ｐ井戸２４及びｎ井戸２５を公知方法で結
晶質シリコンウエーハ２１に注入する。その上にフィー
ルド・オキシド（ＬＯＣＯＳ）層２２を成長させかつパ
ターン化して、それぞれｐ井戸２４及びｎ井戸２５領域
の一部を露出させる。
【００１３】薄いゲート酸化物層２３を公知方法で露出
した領域に析出させ、その上にポリシリコン層２６を析
出させる。該ポリシリコン層２６にヒ素又は燐を約１×
１０20／ｃｍ3〜約１×１０21／ｃｍ3の範囲内のレベル
までドーピングする。ポリシリコン層２６は所望のイオ
ンを同時析出させることによりプレドーピングされてい
てもよく、又はポリシリコン層２６に予め選択したドー
パントレベルまで析出した後にイオン注入することもで
きる。
【００１４】次いで、次の工程中のチャンネリング効果
を減少させるためにポリシリコン層２６上に薄い犠牲酸
化珪素又は窒化珪素層２７を析出させる。この犠牲層は
また、ポリシリコン層２６の汚染を防止するために及び
例えばポリシリコン層２６内のドーパントイオンを活性
化するための、引き続いてのアニーリング中のポリシリ
コン層２６からの拡散によるイオンの損失を防止するた
めに働く。得られた構造は、図１のＡに示されている。
【００１５】ホトレジスト層２８を析出させ、かつｎ井
戸２５上のポリシリコン層２６を解放するためにパター
ン化する。ポリシリコン層２６にホウ素を適当に約１×
１０13／ｃｍ2〜約５×１０16／ｃｍ2の範囲内のレベル
までイオン注入する。従って、露出したポリシリコン３
０はカウンタードーピングされ、一方該層の初期のｎ形
特性は維持される。使用するホウ素カウンタードーピン
グのレベルは、ポリシリコン層２６、ポリシリコングレ
イン構造及び同種のもの中に存在するｎ+形ドーパン
ト、即ちヒ素又は燐の量に依存する。ホウ素は、ｎ形ド
ーパントのようにはポリシリコンのグレイン境界で偏析
しないので、カウンタードーピング効果は極めて十分に
なる。この構造は図１のＢに示されている。
【００１６】ホトレジスト層２８及び犠牲酸化珪素／窒
化珪素層２７をエッチング除去し、かつ珪化物層３１を
ポリシリコン層２６上に析出させる。この珪化物層３１
は、ゲートの導電性を強化する。好ましくは、Ｔｉ，Ｃ
ｏ，Ｍｏ，Ｔａ，Ｗ又はＰｔのような金属層を析出しか
つ相応する珪化物を形成するために加熱する。選択的
に、金属珪化物を直接ポリシリコン層２６及び３０に析
出することができる。ソース及びドレイン領域を形成す
るために使用される引き続いてのイオン注入からゲート
を保護するために、珪化物層３１上に酸化珪素又は窒化
珪素の層３２を析出する。生じる構造は図１のＣに示さ
れている。
【００１７】ｐ形ＦＥＴを制御するために（ｎ+／ｐ）
カウンタードーピングしたゲートスタック３４を形成す
るために通常のホトリソグラフィー技術によってゲート
を形成する。相応するｎ+ポリシリコンゲートスタック
３３を類似した方法で、但し反対ドープピング注入によ
り、ゲートカウンタードーピング工程を排除して製造す
る。これは相補的ｎ形ＦＥＴのためのゲート電極を提供
する。該ゲートスタック３３及び３４を、酸化珪素中に
封入し、公知方法でパターン化する。得られた構造は図
２のＡに示されている。
【００１８】ホトエジスト３６を析出させ、ゲート３３
のどちらの側にｐ井戸領域を解放する範囲を決め、注入
してｎ−ＤＤＤソースのｎ部分及びドレイン接合３７を
形成する。該構造は図２のＢに示されている。
【００１９】ホトエジスト層３６を除去しかつ通常の方
法でゲート側壁スペーサ３８を形成する。ホトエジスト
マスク層３９を析出させ、ｎ形ＦＥＴ領域を解放する範
囲を決め、図２のＣに示されているように、ｎ形ＬＤＤ
接合４０を完成させるために高用量のｎ+イオン注入を
行う。
【００２０】ホトエジスト層３９を除去し、別のホトエ
ジスト層４１を析出させ、図３のＡに示されているよう
に、ｐ形ＦＥＴ領域を露出する範囲を決める。ｐ+ソー
ス及びドレイン領域のイオン注入を実施して、ｐ+／ド
レイン接合４２を形成する。ホトエジスト４１の除去後
に、不動態層４４，例えばホウ燐珪酸ガラス層を析出さ
せ、表面を平坦化するためにリフローさせる。このリフ
ロー工程は、９５０℃未満の温度で実施する。表面の平
坦化に加えて、このリフロー工程は、また、注入された
ｎ形ＦＥＴ接合４０を活性化するためにも役立ち、その
際ドーパントを基板内に駆動し、図３のＢに示されてい
るように、ｐ形ＦＥＴ接合４５及びｎ形ＦＥＴ接合４６
を形成する。
【００２１】本発明に基づき、ｎ形ゲートに部分的カウ
ンタードーピングすることは、ゲート仕事関数差を縮小
させ、このことはｐ形ＦＥＴのスレッシュホールド電圧
を低下させる。従って、ホウ素ドーパントの使用量を調
整することにより、ゲート仕事関数を特殊なデバイスの
最適化のために変更することができる。短絡チャネル特
性を劣化させずにスレッシュホールド電圧を低下させる
ことができ、又は短絡チャネル特性を改良するために補
償チャネル注入を減少しながら、スレッシュホールド電
圧を一定に保持することができる。
【００２２】該装置は、通常の方法でコンタクト領域を
エッチングしかつその内部に金属接点を析出させること
により完成する。
【００２３】図２は、本発明によって得られたスレッシ
ュホールド電圧における改良を説明する、本発明のデバ
イスと従来の技術のデバイスとのゲート長さ（ミクロ
ン）に対するスレッシュホールド電圧を比較するグラフ
である。曲線Ａは、スレッシュホールド電圧約０．８Ｖ
及びロールオフ約４７０ｍＶを有する通常のｐ形ＦＥＴ
のグラフである。チャネルドーピングを減少させると、
ロールオフを約３２０ｍＶに改善することができる（曲
線Ｂ参照）が、スレッシュホールド電圧は殆ど１．１０
Ｖに増大し、このことは認容されない。本発明のデバイ
スのスレッシュホールド電圧（曲線Ｃ参照）は、所望の
０．８Ｖに調整され、かつロールオフ３４０ｍＶを有
し、これは殆ど３０％の改良である。
【００２４】図５は、本発明のデバイスのサブスレッシ
ュホールド特性を示す。図５に示されているように、サ
ブスレッシュホールド電圧曲線(Ｓ)は９６ｍＶ／ｄｅｃ
（曲線Ａ）から本発明のデバイスに関して８８ｍＶ／ｄ
ｅｃ（曲線Ｂ）に改良する。改良されたサブスレッシュ
ホールド電圧もまた低いＶ−ロールオフ両者はオフリー
クを改良する、このことは低い電力適用にために重要で
ある。例えば０．４ミクロンのゲート長さで、デバイス
リークは約１０分の１に減少せしめられる。
【００２５】図６は、ゲート長さに対するリーク電流の
グラフであり、これは０．４ミクロンのゲート長さに関
して、リーク電流が＋０．５５０ｅＶの仕事関数を有す
る通常のｎ+形ＭＯＳゲート電極（曲線Ａ）と、−０．
２７５ｅＶの仕事関数を有する本発明のカウンタードー
ピングされたゲート電極を有するデバイスとの間で１０
分の１に減少せしめられることを示す。
【００２６】図７は、本発明のデバイス（曲線Ｂ）は、
低い仕事関数でによって惹起される移動度低下に基づき
駆動電流の僅かな低下を有することを示す。しかしなが
ら、この損失は短絡チャネル特性によって補償されるよ
りも大きい。オフリークを等しくするために標準化する
と、本発明のデバイスは、飽和電流が０．４ミクロンの
ゲート長さに関して１０％よりも大きい利得を得る。
【００２７】埋込まれたチャネルｎ形ＦＥＴを製造する
際には、前記のｐ形ＦＥＴのｎ形とｐ形を逆転させるこ
とを除き前記に詳細に記載したと同じ処理工程を使用す
ることができる。
【００２８】前記に詳述した低下した仕事関数差は、ゲ
ート誘導ドレーンリーク及びオフ状態酸化物領域を減少
する、それによりデバイスの信頼性を向上させる。更
に、本発明の方法は、非クリティカルマスクを使用する
１回だけの付加的イオン注入を必要とするにすぎず、そ
れにより本発明のデバイスの付加的製造時間及びコスト
は不必要である。
【００２９】前記方法の種々の変更が可能であること
は、当業者にとって明らかである。ホウ素カウンタード
ーピングは珪化物の析出後に加熱することにより活性化
することができ、又はホウ素ドーパントを活性化するた
めに後加熱又はアニーリング工程を実施することができ
る。製造工程の別の変更も、当業者に自明であるように
実施することができ、かつ本発明に包含されるものと見
なされるべきである。本発明は特許請求の範囲によって
のみ制限されるものである。
【図面の簡単な説明】
【図１】Ａ，Ｂ及びＣは、それぞれ本発明のＣＭＯＳデ
バイスを製造するための工程を説明する半導体基板の断
面図である。
【図２】Ａ，Ｂ及びＣは、それぞれ図１のＣに引き続い
た本発明のＣＭＯＳデバイスを製造するための工程を説
明する半導体基板の断面図である。
【図３】Ａ及びＢは、それぞれ図２のＣに引き続いた本
発明のＣＭＯＳデバイスを製造するための工程を説明す
る半導体基板の断面図である。
【図４】従来の技術によるデバイスと本発明のデバイス
を比較するゲート長さに対するスレッシュホールド電圧
のグラフを示す図である。
【図５】従来の技術によるデバイスと本発明のデバイス
を比較するゲート長さに対するドレーン電流のグラフを
示す図である。
【図６】本発明のデバイスの改良されたサブスレッシュ
ホールド電圧特性を示す、ゲート長さに対するリーク電
流のグラフを示す図である。
【図７】本発明のデバイスの短絡チャネル特性における
ゲインを示す、ゲート長さに対するリーク電流のグラフ
を示す図である。
【符号の説明】
２１ 結晶質シリコンウエーハ、 ２２ フィールド酸
化物（ＬＯＣＯＳ）層、 ２３ 薄いゲート酸化物層、
２４ ｐ井戸、 ２５ ｎ井戸、 ２６ ポリシリコ
ン層、 ２７ 薄い犠牲酸化珪素又は窒化珪素層、 ２
８ ホトレジスト層、 ３０ ポリシリコン

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 ｐ形金属酸化物半導体電界効果トランジ
    スタのｎ+ゲートにおいて、スレッシュホールド電圧を
    低下させかつ短絡チャネル効果を向上させるために、ホ
    ウ素が部分的にカウンタードーピングされたｎ+ゲート
    からなることを特徴とする電界効果トランジスタ。
  2. 【請求項２】 ゲートのカウンタードーピングがホウ素
    約１×１０13／ｃｍ2〜約５×１０16／ｃｍ2である、請
    求項１記載の電界効果トランジスタ。
  3. 【請求項３】 ｎ+イオンがゲート内に約１×１０20／
    ｃｍ3〜約１×１０21／ｃｍ3のレベルで存在する、請求
    項２記載の電界効果トランジスタ。
  4. 【請求項４】 プレドーピングしたｎ+形ポリシリコン
    層を基板に析出させることによりｐ形金属酸化物電界効
    果トランジスタを製造する方法において、 酸化珪素又は窒化珪素の犠牲層をポリシリコン層上に析
    出させ、 ポリシリコン層中にホウ素を約１×１０13／ｃｍ2〜約
    ５×１０16／ｃｍ2のレベルまでイオン注入し、 酸化珪素又は窒化珪素の犠牲層を除去することを特徴と
    する電界効果トランジスタの製造方法。
  5. 【請求項５】 ポリシリコンにヒ素又は燐を約１×１０
    20／ｃｍ3〜約１×１０21／ｃｍ3のレベルでドーピング
    する、請求項４記載の製造方法。
  6. 【請求項６】 ｎ形金属酸化物半導体電界効果トランジ
    スタのｐ+ゲートにおいて、スレッシュホールド電圧を
    低下させかつ短絡チャネル効果を向上させるために、ｎ
    +イオンが部分的にカウンタードーピングされたｐ+ゲー
    トからなることを特徴とする電界効果トランジスタ。
  7. 【請求項７】 プレドーピングしたｐ+形ポリシリコン
    層を基板に析出させることによりｎ形金属酸化物電界効
    果トランジスタを製造する方法において、 酸化珪素又は窒化珪素の犠牲層をポリシリコン層上に析
    出させ、 ポリシリコン層中に正のドーパントイオンを約１×１０
    13／ｃｍ2〜約５×１０16／ｃｍ2のレベルまでイオン注
    入し、 酸化珪素又は窒化珪素の犠牲層を除去することを特徴と
    する電界効果トランジスタの製造方法。
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