JPH06151579A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH06151579A JPH06151579A JP4303360A JP30336092A JPH06151579A JP H06151579 A JPH06151579 A JP H06151579A JP 4303360 A JP4303360 A JP 4303360A JP 30336092 A JP30336092 A JP 30336092A JP H06151579 A JPH06151579 A JP H06151579A
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Abstract
(57)【要約】
【目的】 素子分離端において転位欠陥層と注入欠陥層
の重なる領域のない、即ち欠陥層に起因する接合リーク
電流のない半導体装置及びその製造方法を提供する。 【構成】 ＬＯＣＯＳ法により形成された分離領域を有
するＬＤＤ構造ｎ型ＭＯＳＦＥＴの構造において、ソー
ス／ドレイン領域７となる高濃度不純物拡散層が、分離
端で重ならないように構成されている。即ち、素子分離
形成時に発生する転位欠陥層とソース／ドレイン領域形
成時に発生する注入欠陥層が分断されていることによっ
て、従来の半導体装置において欠陥層がつながることに
より形成されていたリーク電流の流れやすい経路が分断
され、欠陥層に起因するリーク電流はなくなる。
の重なる領域のない、即ち欠陥層に起因する接合リーク
電流のない半導体装置及びその製造方法を提供する。 【構成】 ＬＯＣＯＳ法により形成された分離領域を有
するＬＤＤ構造ｎ型ＭＯＳＦＥＴの構造において、ソー
ス／ドレイン領域７となる高濃度不純物拡散層が、分離
端で重ならないように構成されている。即ち、素子分離
形成時に発生する転位欠陥層とソース／ドレイン領域形
成時に発生する注入欠陥層が分断されていることによっ
て、従来の半導体装置において欠陥層がつながることに
より形成されていたリーク電流の流れやすい経路が分断
され、欠陥層に起因するリーク電流はなくなる。
Description
【０００１】
【産業上の利用分野】本発明は、選択酸化法（以下ＬＯ
ＣＯＳ法と記す）により形成された素子分離と高濃度不
純物拡散層を有する半導体装置及びその製造方法に関す
るものである。
ＣＯＳ法と記す）により形成された素子分離と高濃度不
純物拡散層を有する半導体装置及びその製造方法に関す
るものである。
【０００２】
【従来の技術】近年、半導体装置は微細化及び高速化と
ともに、より低消費電力化が要求されている。消費電力
の低減を阻害する要因として素子分離端でのリーク電流
があげられるが、この原因としては、ＬＯＣＯＳ法によ
り素子分離を形成した場合にストレスにより発生する転
位欠陥と、ソース／ドレイン領域のような高濃度不純物
拡散層をイオン注入により形成する場合に発生する注入
欠陥が主たるものである。
ともに、より低消費電力化が要求されている。消費電力
の低減を阻害する要因として素子分離端でのリーク電流
があげられるが、この原因としては、ＬＯＣＯＳ法によ
り素子分離を形成した場合にストレスにより発生する転
位欠陥と、ソース／ドレイン領域のような高濃度不純物
拡散層をイオン注入により形成する場合に発生する注入
欠陥が主たるものである。
【０００３】図３（ａ）〜（ｄ）を用いて、従来のＬＤ
Ｄ構造ｎ型ＭＯＳＦＥＴの製造方法を説明する。
Ｄ構造ｎ型ＭＯＳＦＥＴの製造方法を説明する。
【０００４】シリコン基板上のｐウェル領域３１に保護
酸化膜３０１を例えば２０ｎｍ形成した後、続いて酸化
防止膜となるシリコン窒化膜３０２を例えばＣＶＤ法に
より１６０ｎｍ堆積する。次に素子分離を形成する領域
のみ開口するようにリソグラフィ技術によりレジストを
パターニングした後、例えばＲＩＥ（反応性イオンエッ
チング）法を用いて異方性エッチングを施し前記レジス
ト開口領域のシリコン窒化膜３０２を選択的に除去す
る。チャネルストッパ３２を形成するためにｎ型の不純
物（ここではホウ素を加速エネルギー８０ｋｅＶで１.
５ｘ１０13ｃｍ-2）をイオン注入する。前記レジストを
除去した後、シリコン窒化膜３０２をマスクとして前記
シリコン基板に対して５００ｎｍ膜厚の酸化を施し、例
えば熱燐酸等を用いてシリコン窒化膜３０２を除去して
ＬＯＣＯＳ分離領域３３が形成できる。ＬＯＣＯＳ酸化
時の熱処理により前記イオン注入したホウ素は拡散し、
ＬＯＣＯＳ分離領域３３の下部を覆いチャネルストップ
３２を形成する（図３（ａ））。
酸化膜３０１を例えば２０ｎｍ形成した後、続いて酸化
防止膜となるシリコン窒化膜３０２を例えばＣＶＤ法に
より１６０ｎｍ堆積する。次に素子分離を形成する領域
のみ開口するようにリソグラフィ技術によりレジストを
パターニングした後、例えばＲＩＥ（反応性イオンエッ
チング）法を用いて異方性エッチングを施し前記レジス
ト開口領域のシリコン窒化膜３０２を選択的に除去す
る。チャネルストッパ３２を形成するためにｎ型の不純
物（ここではホウ素を加速エネルギー８０ｋｅＶで１.
５ｘ１０13ｃｍ-2）をイオン注入する。前記レジストを
除去した後、シリコン窒化膜３０２をマスクとして前記
シリコン基板に対して５００ｎｍ膜厚の酸化を施し、例
えば熱燐酸等を用いてシリコン窒化膜３０２を除去して
ＬＯＣＯＳ分離領域３３が形成できる。ＬＯＣＯＳ酸化
時の熱処理により前記イオン注入したホウ素は拡散し、
ＬＯＣＯＳ分離領域３３の下部を覆いチャネルストップ
３２を形成する（図３（ａ））。
【０００５】このとき前記保護酸化膜３０１はシリコン
窒化膜３０２の端部に発生するストレスを緩和する役割
を果たすが、一方でシリコン窒化膜マスク端からシリコ
ン窒化膜の下部に、シリコン基板表面に沿ってストレス
が緩和するように酸化膜があたかも鳥のくちばし状には
いりこむ。これは一般にバーズビークと言われる。この
ときシリコン窒化膜のマスク端で過剰なストレスがかか
ることにより、図２（ａ）のようにシリコン基板の素子
分離端に対してストレスによる転位欠陥層Ａが入る。
窒化膜３０２の端部に発生するストレスを緩和する役割
を果たすが、一方でシリコン窒化膜マスク端からシリコ
ン窒化膜の下部に、シリコン基板表面に沿ってストレス
が緩和するように酸化膜があたかも鳥のくちばし状には
いりこむ。これは一般にバーズビークと言われる。この
ときシリコン窒化膜のマスク端で過剰なストレスがかか
ることにより、図２（ａ）のようにシリコン基板の素子
分離端に対してストレスによる転位欠陥層Ａが入る。
【０００６】続いて、周知の方法によりゲート酸化膜及
びゲート電極３４を形成する。ここではゲート酸化膜厚
を１６ｎｍとし、ゲート電極をＣＶＤ法により３５０ｎ
ｍ膜厚のポリシリコンを堆積し、ＰＯＣｌ3雰囲気中で
熱拡散したものを用いた。次にｎ型ＬＤＤ領域３６を形
成するために、ｎ型領域を開口するようにレジスト３０
３をパターニングし、ここではリン３０４を４０ｋｅＶ
で１.６ｘ１０13ｃｍ- 2イオン注入する（図３
（ｂ））。レジスト３０３を除去後、２００ｎｍ幅の酸
化膜側壁３５を形成するために、ＣＶＤ酸化膜（ここで
はＨＴＯ）を２００ｎｍ堆積した後、例えばＲＩＥ（反
応性イオンエッチング）法を用いて異方性エッチングを
施し前記形成したゲート電極の両側にのみ酸化膜側壁３
５を残存させる。続いてｎ型高濃度不純物拡散層即ちｎ
型ソース／ドレイン領域３７を形成するために、ｎ型領
域を開口するようにレジスト３０５をパターニングし、
ここではヒ素３０６を加速エネルギー４０ｋｅＶで４.
０ｘ１０15ｃｍー2の高濃度でイオン注入する。これによ
り、レジスト及びゲート電極にマスクされた領域を除い
てｎ型高濃度不純物拡散層３７が形成される（図３
（ｃ））。
びゲート電極３４を形成する。ここではゲート酸化膜厚
を１６ｎｍとし、ゲート電極をＣＶＤ法により３５０ｎ
ｍ膜厚のポリシリコンを堆積し、ＰＯＣｌ3雰囲気中で
熱拡散したものを用いた。次にｎ型ＬＤＤ領域３６を形
成するために、ｎ型領域を開口するようにレジスト３０
３をパターニングし、ここではリン３０４を４０ｋｅＶ
で１.６ｘ１０13ｃｍ- 2イオン注入する（図３
（ｂ））。レジスト３０３を除去後、２００ｎｍ幅の酸
化膜側壁３５を形成するために、ＣＶＤ酸化膜（ここで
はＨＴＯ）を２００ｎｍ堆積した後、例えばＲＩＥ（反
応性イオンエッチング）法を用いて異方性エッチングを
施し前記形成したゲート電極の両側にのみ酸化膜側壁３
５を残存させる。続いてｎ型高濃度不純物拡散層即ちｎ
型ソース／ドレイン領域３７を形成するために、ｎ型領
域を開口するようにレジスト３０５をパターニングし、
ここではヒ素３０６を加速エネルギー４０ｋｅＶで４.
０ｘ１０15ｃｍー2の高濃度でイオン注入する。これによ
り、レジスト及びゲート電極にマスクされた領域を除い
てｎ型高濃度不純物拡散層３７が形成される（図３
（ｃ））。
【０００７】イオン注入法によりシリコン基板に不純物
拡散層を形成する場合、一般に注入ドーズ量を１.０ｘ
１０14ｃｍー2以上の高濃度（例えば、ＭＯＳＦＥＴのソ
ース／ドレイン領域）で行うと後の熱処理等によっても
回復不可能な欠陥が発生しやすくなることがよく知られ
ている。本従来例では、ヒ素イオンの飛程は加速エネル
ギーが４０ｋｅＶであるため、シリコン基板表面から約
２７ｎｍとなり、この付近に注入欠陥層が形成されるこ
とになる。
拡散層を形成する場合、一般に注入ドーズ量を１.０ｘ
１０14ｃｍー2以上の高濃度（例えば、ＭＯＳＦＥＴのソ
ース／ドレイン領域）で行うと後の熱処理等によっても
回復不可能な欠陥が発生しやすくなることがよく知られ
ている。本従来例では、ヒ素イオンの飛程は加速エネル
ギーが４０ｋｅＶであるため、シリコン基板表面から約
２７ｎｍとなり、この付近に注入欠陥層が形成されるこ
とになる。
【０００８】レジスト３０５を除去後、ｐ型高濃度不純
物拡散層即ちｐウェル電位をとる領域３８を形成するた
めに、ｐ型領域を開口するようにレジスト３０７をパタ
ーニングし、ここではＢＦ2３０８を加速エネルギー４
０ｋｅＶで６.０ｘ１０15ｃｍ ー2の高濃度でイオン注入
する（図３（ｄ））。このあと周知の方法により、層間
絶縁膜形成、コンタクト窓形成、及び金属配線形成を経
て従来のＬＤＤ構造ｎ型ＭＯＳＦＥＴが形成される。
物拡散層即ちｐウェル電位をとる領域３８を形成するた
めに、ｐ型領域を開口するようにレジスト３０７をパタ
ーニングし、ここではＢＦ2３０８を加速エネルギー４
０ｋｅＶで６.０ｘ１０15ｃｍ ー2の高濃度でイオン注入
する（図３（ｄ））。このあと周知の方法により、層間
絶縁膜形成、コンタクト窓形成、及び金属配線形成を経
て従来のＬＤＤ構造ｎ型ＭＯＳＦＥＴが形成される。
【０００９】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、前記説明したように、図２（ｂ）に示す
ように、素子分離端においてＬＯＣＯＳ酸化にともなう
転位欠陥層Ａと高濃度不純物イオン注入にともなう注入
欠陥層Ｂが重なる領域ができることにより、リーク電流
の流れやすい経路ができてしまうために、消費電力の低
減ができないという問題点を有していた。
うな構成では、前記説明したように、図２（ｂ）に示す
ように、素子分離端においてＬＯＣＯＳ酸化にともなう
転位欠陥層Ａと高濃度不純物イオン注入にともなう注入
欠陥層Ｂが重なる領域ができることにより、リーク電流
の流れやすい経路ができてしまうために、消費電力の低
減ができないという問題点を有していた。
【００１０】本発明は上記問題点に鑑み、素子分離端に
おいて転位欠陥層と注入欠陥層の重なる接合リーク電流
の経路のない、即ち欠陥層に起因するリーク電流のない
半導体装置及びその製造方法を提供するものである。
おいて転位欠陥層と注入欠陥層の重なる接合リーク電流
の経路のない、即ち欠陥層に起因するリーク電流のない
半導体装置及びその製造方法を提供するものである。
【００１１】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体装置は、ＬＯＣＯＳ法で形成された
素子分離領域によって囲まれた素子領域において、少な
くともソース／ドレイン領域となる高濃度不純物拡散層
が前記素子分離領域の端部に接しないように前記素子領
域内に形成されているという構成を備えたものである。
めに本発明の半導体装置は、ＬＯＣＯＳ法で形成された
素子分離領域によって囲まれた素子領域において、少な
くともソース／ドレイン領域となる高濃度不純物拡散層
が前記素子分離領域の端部に接しないように前記素子領
域内に形成されているという構成を備えたものである。
【００１２】
【作用】本発明は上記した構成によって、素子分離形成
時のＬＯＣＯＳ酸化によって発生する転位欠陥層と、高
濃度不純物拡散層形成時のイオン注入によって発生する
注入欠陥層が、素子分離端において接することがないた
め、リーク電流の流れる経路が分断される。
時のＬＯＣＯＳ酸化によって発生する転位欠陥層と、高
濃度不純物拡散層形成時のイオン注入によって発生する
注入欠陥層が、素子分離端において接することがないた
め、リーク電流の流れる経路が分断される。
【００１３】
【実施例】以下本発明の一実施例の半導体装置につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００１４】（実施例１）図１は本発明の実施例におけ
るＬＤＤ構造ｎ型ＭＯＳＦＥＴの構造を示す断面図であ
る。図１において、１はｐウェル、３はＬＯＣＯＳ分
離、４はゲート電極、７はｎ型ソース／ドレイン領域、
８はｐウェル電位用拡散層である。図１に示したように
ソース／ドレイン領域７となる高濃度不純物拡散層は、
ＬＯＣＯＳ分離３の端部で重なる領域がないように構成
されている。即ち、図２（ｃ）に示すように素子分離形
成時に発生する転位欠陥層Ａとソース／ドレイン領域形
成時に発生する注入欠陥層Ｂは分断されている。従っ
て、従来の半導体装置において両欠陥層がつながること
により形成されていたリーク電流の流れやすい経路が分
断され、欠陥層に起因するリーク電流はなくなる。一
方、ｐウェル電位用拡散層８は素子分離端と重なり合っ
ているが、この高濃度不純物拡散層はｐウェルの電位を
とるためのもので、同じ導電型（ここではｐ型）である
ため接合リーク電流には寄与しないため本発明の構造を
とる必要はない。
るＬＤＤ構造ｎ型ＭＯＳＦＥＴの構造を示す断面図であ
る。図１において、１はｐウェル、３はＬＯＣＯＳ分
離、４はゲート電極、７はｎ型ソース／ドレイン領域、
８はｐウェル電位用拡散層である。図１に示したように
ソース／ドレイン領域７となる高濃度不純物拡散層は、
ＬＯＣＯＳ分離３の端部で重なる領域がないように構成
されている。即ち、図２（ｃ）に示すように素子分離形
成時に発生する転位欠陥層Ａとソース／ドレイン領域形
成時に発生する注入欠陥層Ｂは分断されている。従っ
て、従来の半導体装置において両欠陥層がつながること
により形成されていたリーク電流の流れやすい経路が分
断され、欠陥層に起因するリーク電流はなくなる。一
方、ｐウェル電位用拡散層８は素子分離端と重なり合っ
ているが、この高濃度不純物拡散層はｐウェルの電位を
とるためのもので、同じ導電型（ここではｐ型）である
ため接合リーク電流には寄与しないため本発明の構造を
とる必要はない。
【００１５】なお、本実施例ではＬＤＤ構造ｎ型ＭＯＳ
ＦＥＴについて説明したが、ｐ型ＭＯＳＦＥＴにおいて
も導電型をｎｐ逆転するのみで同様の効果が得られる。
またＬＤＤ構造でなくとも適用できることはいうまでも
ない。
ＦＥＴについて説明したが、ｐ型ＭＯＳＦＥＴにおいて
も導電型をｎｐ逆転するのみで同様の効果が得られる。
またＬＤＤ構造でなくとも適用できることはいうまでも
ない。
【００１６】また本実施例ではＭＯＳＦＥＴのソース／
ドレイン領域と素子分離端の関係について説明したが、
もちろんｐｎ接合でも同様の効果が得られることはいう
までもない。
ドレイン領域と素子分離端の関係について説明したが、
もちろんｐｎ接合でも同様の効果が得られることはいう
までもない。
【００１７】（実施例２）つぎに本発明の半導体装置
（ＬＤＤ構造ｎ型ＭＯＳＦＥＴ）の製造方法の第１の実
施例を図４（ａ）〜（ｃ）を用いて説明する。
（ＬＤＤ構造ｎ型ＭＯＳＦＥＴ）の製造方法の第１の実
施例を図４（ａ）〜（ｃ）を用いて説明する。
【００１８】まずｐウェル４１を有するシリコン基板上
に従来例で説明したと同様のＬＯＣＯＳ分離法にて素子
分離領域４３、ゲート酸化膜及びゲート電極４４を形成
する。次にｎ型ＬＤＤ領域４６を形成するために、ｎ型
領域を開口するようにレジスト４０３をパターニング
し、ここではリン４０４を４０ｋｅＶで１.６ｘ１０13
ｃｍ-2イオン注入する（図４（ａ））。レジスト４０３
を除去後、２００ｎｍ幅の酸化膜側壁４５を形成するた
めに、ＨＴＯ酸化膜を２００ｎｍ堆積した後、異方性エ
ッチングを施し前記形成したゲート電極の両側にのみ酸
化膜側壁４５を残存させる。続いてｎ型ソース／ドレイ
ン領域４７を形成するために、ｎ型領域を形成すべき領
域で前記素子分離領域に重ならないように開口したレジ
スト４０５をパターニングし、ヒ素４０６を加速エネル
ギー４０ｋｅＶで４.０ｘ１０15ｃｍー2の高濃度でイオ
ン注入する。これにより、レジスト４０５及び酸化膜側
壁４５を有するゲート電極４４にマスクされた領域を除
いてｎ型高濃度不純物拡散層４７が形成される（図４
（ｂ））。この時、前記注入マスクのパターンは、素子
分離領域を規定する端部、即ちＬＯＣＯＳ酸化するとき
の前記酸化防止膜（シリコン窒化膜）端から、ＬＯＣＯ
Ｓ酸化時に発生するバーズビーク長Ｃと、マスク重ね合
わせ時に生ずると見込まれるズレ量Ｄを加えた長さより
も、少なくとも長い分Ｅだけ素子領域側に重なるように
形成する必要がある。例えば、ここで説明したＬＯＣＯ
Ｓ法ではバーズビークＣが素子領域側に約０.１０μｍ
侵入する。さらにフォトリソグラフィに用いる露光装置
のマスク重ね合わせ精度Ｄが例えば０.１５μｍとすれ
ば、レジストマスクは前記酸化防止膜端から少なくとも
Ｅ＝０.２５μｍ以上（ＬＯＣＯＳ形成後ではバーズビ
ーク端から少なくとも０.１５μｍ以上）素子領域側に
重なるようにパターニングされなければならない。これ
によって素子分離端においてＬＯＣＯＳ酸化にともなう
転位欠陥層と高濃度注入にともなう欠陥層の重なる領域
を防止、即ちリーク電流経路を分断できる。
に従来例で説明したと同様のＬＯＣＯＳ分離法にて素子
分離領域４３、ゲート酸化膜及びゲート電極４４を形成
する。次にｎ型ＬＤＤ領域４６を形成するために、ｎ型
領域を開口するようにレジスト４０３をパターニング
し、ここではリン４０４を４０ｋｅＶで１.６ｘ１０13
ｃｍ-2イオン注入する（図４（ａ））。レジスト４０３
を除去後、２００ｎｍ幅の酸化膜側壁４５を形成するた
めに、ＨＴＯ酸化膜を２００ｎｍ堆積した後、異方性エ
ッチングを施し前記形成したゲート電極の両側にのみ酸
化膜側壁４５を残存させる。続いてｎ型ソース／ドレイ
ン領域４７を形成するために、ｎ型領域を形成すべき領
域で前記素子分離領域に重ならないように開口したレジ
スト４０５をパターニングし、ヒ素４０６を加速エネル
ギー４０ｋｅＶで４.０ｘ１０15ｃｍー2の高濃度でイオ
ン注入する。これにより、レジスト４０５及び酸化膜側
壁４５を有するゲート電極４４にマスクされた領域を除
いてｎ型高濃度不純物拡散層４７が形成される（図４
（ｂ））。この時、前記注入マスクのパターンは、素子
分離領域を規定する端部、即ちＬＯＣＯＳ酸化するとき
の前記酸化防止膜（シリコン窒化膜）端から、ＬＯＣＯ
Ｓ酸化時に発生するバーズビーク長Ｃと、マスク重ね合
わせ時に生ずると見込まれるズレ量Ｄを加えた長さより
も、少なくとも長い分Ｅだけ素子領域側に重なるように
形成する必要がある。例えば、ここで説明したＬＯＣＯ
Ｓ法ではバーズビークＣが素子領域側に約０.１０μｍ
侵入する。さらにフォトリソグラフィに用いる露光装置
のマスク重ね合わせ精度Ｄが例えば０.１５μｍとすれ
ば、レジストマスクは前記酸化防止膜端から少なくとも
Ｅ＝０.２５μｍ以上（ＬＯＣＯＳ形成後ではバーズビ
ーク端から少なくとも０.１５μｍ以上）素子領域側に
重なるようにパターニングされなければならない。これ
によって素子分離端においてＬＯＣＯＳ酸化にともなう
転位欠陥層と高濃度注入にともなう欠陥層の重なる領域
を防止、即ちリーク電流経路を分断できる。
【００１９】つぎにレジスト４０５を除去後、ｐウェル
電位をとる領域４８を形成するために、ｐ型領域を開口
するようにレジスト４０７をパターニングし、ここでは
ＢＦ 2４０８を加速エネルギー４０ｋｅＶで６.０ｘ１０
15ｃｍー2の高濃度でイオン注入する（図４（ｃ））。こ
のあと周知の方法により、層間絶縁膜形成、コンタクト
窓形成、及び金属配線形成を経て、本発明によるところ
の図１に示すＬＤＤ構造ｎ型ＭＯＳＦＥＴが形成され
る。
電位をとる領域４８を形成するために、ｐ型領域を開口
するようにレジスト４０７をパターニングし、ここでは
ＢＦ 2４０８を加速エネルギー４０ｋｅＶで６.０ｘ１０
15ｃｍー2の高濃度でイオン注入する（図４（ｃ））。こ
のあと周知の方法により、層間絶縁膜形成、コンタクト
窓形成、及び金属配線形成を経て、本発明によるところ
の図１に示すＬＤＤ構造ｎ型ＭＯＳＦＥＴが形成され
る。
【００２０】なお、本実施例において、ＬＤＤ領域形成
時のレジストマスク４０３は図４（ａ）ではｎ型ソース
／ドレイン領域を形成するレジストマスク４０５と同じ
パターンを用いているが、ＬＤＤ形成のイオン注入では
ドーズ量はたかだか１０13ｃｍ-2オーダーで、注入によ
る欠陥層は後の熱処理で十分回復できるため、マスク領
域を特に規定する必要性はない。
時のレジストマスク４０３は図４（ａ）ではｎ型ソース
／ドレイン領域を形成するレジストマスク４０５と同じ
パターンを用いているが、ＬＤＤ形成のイオン注入では
ドーズ量はたかだか１０13ｃｍ-2オーダーで、注入によ
る欠陥層は後の熱処理で十分回復できるため、マスク領
域を特に規定する必要性はない。
【００２１】またｐ型ウェル電位用拡散層４８はＬＯＣ
ＯＳ分離４３の端部と重なり合っているが、同電位をと
る場所でありリーク電流を考慮する必要がないためマス
ク領域を規定する必要はない。
ＯＳ分離４３の端部と重なり合っているが、同電位をと
る場所でありリーク電流を考慮する必要がないためマス
ク領域を規定する必要はない。
【００２２】なお、本実施例ではＬＤＤ構造ｎ型ＭＯＳ
ＦＥＴについて説明したが、ｐ型ＭＯＳＦＥＴにおいて
も導電型をｎｐ逆転するのみで同様の効果が得られる。
またＬＤＤ構造でなくとも適用できることはいうまでも
ない。
ＦＥＴについて説明したが、ｐ型ＭＯＳＦＥＴにおいて
も導電型をｎｐ逆転するのみで同様の効果が得られる。
またＬＤＤ構造でなくとも適用できることはいうまでも
ない。
【００２３】また本実施例ではＭＯＳＦＥＴのソース／
ドレイン領域と素子分離端の関係について説明したが、
もちろんｐｎ接合でもゲート電極を形成しないだけで同
様の製造方法で、同等の効果が得られることはいうまで
もない。
ドレイン領域と素子分離端の関係について説明したが、
もちろんｐｎ接合でもゲート電極を形成しないだけで同
様の製造方法で、同等の効果が得られることはいうまで
もない。
【００２４】（実施例３）次に、本発明の半導体装置
（ＬＤＤ構造ｎ型ＭＯＳＦＥＴ）の製造方法の第２の実
施例について、図５（ａ）〜（ｅ）を用いて説明する。
（ＬＤＤ構造ｎ型ＭＯＳＦＥＴ）の製造方法の第２の実
施例について、図５（ａ）〜（ｅ）を用いて説明する。
【００２５】まずｐウェルを有するシリコン基板上に従
来例で説明したと同様のＬＯＣＯＳ分離法にて素子分離
領域５３、ゲート酸化膜及びゲート電極５４を形成す
る。次にｎ型ＬＤＤ領域５６を同様の方法にて形成（図
５（ａ））した後、２００ｎｍ幅の酸化膜側壁を形成す
るために、ＨＴＯ酸化膜５１５を２００ｎｍ堆積する
（図５（ｂ））。
来例で説明したと同様のＬＯＣＯＳ分離法にて素子分離
領域５３、ゲート酸化膜及びゲート電極５４を形成す
る。次にｎ型ＬＤＤ領域５６を同様の方法にて形成（図
５（ａ））した後、２００ｎｍ幅の酸化膜側壁を形成す
るために、ＨＴＯ酸化膜５１５を２００ｎｍ堆積する
（図５（ｂ））。
【００２６】続いてｎ型領域を形成すべき領域で前記素
子分離領域に重ならないように開口したレジスト５０５
をパターニングし、異方性エッチングを用いて前記形成
したゲート電極の両側に酸化膜側壁５５を残存させると
同時に、ｎ型ソース／ドレイン領域のみＨＴＯ酸化膜５
１５に対して開口部を形成する。続いてｎ型ソース／ド
レイン領域５７を形成するために、ヒ素５０６を加速エ
ネルギー４０ｋｅＶで４.０ｘ１０15ｃｍー2の高濃度で
イオン注入する（図５（ｃ））。これにより、レジスト
５０５に覆われた酸化膜５１５及び酸化膜側壁５５を有
するゲート電極５４にマスクされた領域を除いてｎ型高
濃度不純物拡散層５７が形成される。この時、前記エッ
チングマスクのレジストパターン５０５は、素子分離領
域を規定する端部、即ちＬＯＣＯＳ酸化するときの前記
酸化防止膜（シリコン窒化膜）端から、ＬＯＣＯＳ酸化
時に発生するバーズビーク長Ｆと、マスク重ね合わせ時
に生ずると見込まれるズレ量Ｇを加えた長さよりも、少
なくとも長い分Ｈだけ素子領域側に重なるように形成す
る必要がある。例えば、ここで説明したＬＯＣＯＳ法で
はバーズビークＦが素子領域側に約０.１０μｍ侵入す
る。さらにフォトリソグラフィに用いる露光装置のマス
ク重ね合わせ精度Ｇが例えば０.１５μｍとすれば、レ
ジストマスクは前記酸化防止膜端から少なくともＨ＝
０.２５μｍ以上（ＬＯＣＯＳ形成後ではバーズビーク
端から少なくとも０.１５μｍ以上）素子領域側に重な
るようにパターニングされなければならない。これによ
って素子分離端においてＬＯＣＯＳ酸化にともなう転位
欠陥層と高濃度注入にともなう欠陥層の重なる領域を防
止、即ちリーク電流経路を分断できる。
子分離領域に重ならないように開口したレジスト５０５
をパターニングし、異方性エッチングを用いて前記形成
したゲート電極の両側に酸化膜側壁５５を残存させると
同時に、ｎ型ソース／ドレイン領域のみＨＴＯ酸化膜５
１５に対して開口部を形成する。続いてｎ型ソース／ド
レイン領域５７を形成するために、ヒ素５０６を加速エ
ネルギー４０ｋｅＶで４.０ｘ１０15ｃｍー2の高濃度で
イオン注入する（図５（ｃ））。これにより、レジスト
５０５に覆われた酸化膜５１５及び酸化膜側壁５５を有
するゲート電極５４にマスクされた領域を除いてｎ型高
濃度不純物拡散層５７が形成される。この時、前記エッ
チングマスクのレジストパターン５０５は、素子分離領
域を規定する端部、即ちＬＯＣＯＳ酸化するときの前記
酸化防止膜（シリコン窒化膜）端から、ＬＯＣＯＳ酸化
時に発生するバーズビーク長Ｆと、マスク重ね合わせ時
に生ずると見込まれるズレ量Ｇを加えた長さよりも、少
なくとも長い分Ｈだけ素子領域側に重なるように形成す
る必要がある。例えば、ここで説明したＬＯＣＯＳ法で
はバーズビークＦが素子領域側に約０.１０μｍ侵入す
る。さらにフォトリソグラフィに用いる露光装置のマス
ク重ね合わせ精度Ｇが例えば０.１５μｍとすれば、レ
ジストマスクは前記酸化防止膜端から少なくともＨ＝
０.２５μｍ以上（ＬＯＣＯＳ形成後ではバーズビーク
端から少なくとも０.１５μｍ以上）素子領域側に重な
るようにパターニングされなければならない。これによ
って素子分離端においてＬＯＣＯＳ酸化にともなう転位
欠陥層と高濃度注入にともなう欠陥層の重なる領域を防
止、即ちリーク電流経路を分断できる。
【００２７】つぎにレジスト５０５を除去後、ｐウェル
電位をとる領域５８を形成するために、ｐ型領域を開口
するようにレジスト５０７をパターニングした後、異方
性エッチングを用いてＨＴＯ酸化膜５１５に対して開口
部を形成する。続いてＢＦ2５０８を加速エネルギー４
０ｋｅＶで６.０ｘ１０15ｃｍー2の高濃度でイオン注入
する（図５（ｄ））。このあと周知の方法により、層間
絶縁膜５９形成、コンタクト窓形成、及び金属配線６０
形成を経て本発明によるところの半導体装置と同等のＬ
ＤＤ構造ｎ型ＭＯＳＦＥＴが形成される（図５
（ｅ））。
電位をとる領域５８を形成するために、ｐ型領域を開口
するようにレジスト５０７をパターニングした後、異方
性エッチングを用いてＨＴＯ酸化膜５１５に対して開口
部を形成する。続いてＢＦ2５０８を加速エネルギー４
０ｋｅＶで６.０ｘ１０15ｃｍー2の高濃度でイオン注入
する（図５（ｄ））。このあと周知の方法により、層間
絶縁膜５９形成、コンタクト窓形成、及び金属配線６０
形成を経て本発明によるところの半導体装置と同等のＬ
ＤＤ構造ｎ型ＭＯＳＦＥＴが形成される（図５
（ｅ））。
【００２８】なお、本実施例において、ＬＤＤ領域形成
時のレジストマスク５０３は図５（ａ）ではｎ型ソース
／ドレイン領域を形成するレジストマスク５０５と同じ
パターンを用いているが、ＬＤＤ形成のイオン注入では
ドーズ量はたかだか１０13ｃｍ-2オーダーで、注入によ
る欠陥層は後の熱処理で十分回復できるため、マスク領
域を特に規定する必要性はない。
時のレジストマスク５０３は図５（ａ）ではｎ型ソース
／ドレイン領域を形成するレジストマスク５０５と同じ
パターンを用いているが、ＬＤＤ形成のイオン注入では
ドーズ量はたかだか１０13ｃｍ-2オーダーで、注入によ
る欠陥層は後の熱処理で十分回復できるため、マスク領
域を特に規定する必要性はない。
【００２９】またｐ型ウェル電位用拡散層５８は素子分
離５３端部と重なり合っているが、同電位であるためリ
ーク電流には寄与せず、従ってマスク領域を規定する必
要はない。
離５３端部と重なり合っているが、同電位であるためリ
ーク電流には寄与せず、従ってマスク領域を規定する必
要はない。
【００３０】なお、本実施例ではＬＤＤ構造ｎ型ＭＯＳ
ＦＥＴについて説明したが、ｐ型ＭＯＳＦＥＴにおいて
も導電型をｎｐ逆転するのみで同様の効果が得られる。
またＬＤＤ構造でなくとも適用できることはいうまでも
ない。
ＦＥＴについて説明したが、ｐ型ＭＯＳＦＥＴにおいて
も導電型をｎｐ逆転するのみで同様の効果が得られる。
またＬＤＤ構造でなくとも適用できることはいうまでも
ない。
【００３１】また本実施例ではＭＯＳＦＥＴのソース／
ドレイン領域と素子分離端の関係について説明したが、
もちろんｐｎ接合でもゲート電極を形成しないだけで同
様の製造方法で、同等の効果が得られることはいうまで
もない。
ドレイン領域と素子分離端の関係について説明したが、
もちろんｐｎ接合でもゲート電極を形成しないだけで同
様の製造方法で、同等の効果が得られることはいうまで
もない。
【００３２】また本実施例２,３ではウェルに選択酸化
法を用いて素子分離領域４３,５３を形成したが、半導
体基板に直接形成しても良いことは言うまでもない。
法を用いて素子分離領域４３,５３を形成したが、半導
体基板に直接形成しても良いことは言うまでもない。
【００３３】
【発明の効果】以上のように本発明はＬＯＣＯＳ法で形
成された素子分離領域によって囲まれた素子領域におい
て、少なくともソース／ドレイン領域となる高濃度不純
物拡散層が前記素子分離領域の端部に接しないように前
記素子領域内に形成されているという構成を備えること
により、素子分離端において転位欠陥層と注入欠陥層の
重なる領域のない、即ち欠陥層に起因するリーク電流の
ない半導体装置を製造することができる。
成された素子分離領域によって囲まれた素子領域におい
て、少なくともソース／ドレイン領域となる高濃度不純
物拡散層が前記素子分離領域の端部に接しないように前
記素子領域内に形成されているという構成を備えること
により、素子分離端において転位欠陥層と注入欠陥層の
重なる領域のない、即ち欠陥層に起因するリーク電流の
ない半導体装置を製造することができる。
【図１】本発明の第１の実施例における半導体装置の構
造断面図
造断面図
【図２】従来及び本発明において形成される分離端での
欠陥層の位置関係を説明する構造断面図
欠陥層の位置関係を説明する構造断面図
【図３】従来のＬＤＤ構造ｎ型ＭＯＳＦＥＴの製造方法
を説明する工程順断面図
を説明する工程順断面図
【図４】本発明のＬＤＤ構造ｎ型ＭＯＳＦＥＴにおける
第１の実施例である製造方法を説明する工程順断面図
第１の実施例である製造方法を説明する工程順断面図
【図５】本発明のＬＤＤ構造ｎ型ＭＯＳＦＥＴにおける
第２の実施例である製造方法を説明する工程順断面図
第２の実施例である製造方法を説明する工程順断面図
１ ｐウェル ３ ＬＯＣＯＳ分離 ４ ゲート電極 ５ サイドウオール ７ ｎ型ソース／ドレイン領域
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 7377−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｒ
Claims (9)
- 【請求項１】選択酸化（ＬＯＣＯＳ）法で形成された素
子分離領域によって囲まれた素子領域において、高濃度
不純物拡散層が前記素子分離領域の端部に接しないよう
に前記素子領域内に形成されていることを特徴とする半
導体装置。 - 【請求項２】請求項１記載の高濃度不純物拡散層を形成
すべき前記素子領域の導電型と、前記高濃度不純物拡散
層の導電型が、少なくとも異なる導電型であることを特
徴とする半導体装置。 - 【請求項３】請求項１記載の高濃度不純物拡散層が、Ｍ
ＯＳＦＥＴのソース／ドレイン領域であることを特徴と
する半導体装置。 - 【請求項４】第１の導電型の半導体基板またはウェル
に、選択酸化（ＬＯＣＯＳ）法を用いて素子分離領域を
形成する工程と、 ゲート酸化膜及びゲート電極を形成する工程と、 前記素子分離領域に重ならないようにパターニングされ
たマスクを用いてイオン注入により第２の導電型の高濃
度不純物拡散層を形成する工程を含むことを特徴とする
半導体装置の製造方法。 - 【請求項５】請求項４記載のゲート電極及び前記素子分
離領域に重ならないようにパターニングされたマスクを
用いてイオン注入により第２の導電型の高濃度不純物拡
散層を形成する工程を含むことを特徴とする半導体装置
の製造方法。 - 【請求項６】請求項４記載の注入マスクのパターンが、
素子分離領域端部から、マスク重ね合わせ時に生ずると
見込まれるズレ量よりも長く素子領域側に重なっている
ことを特徴とする半導体装置の製造方法。 - 【請求項７】第１の導電型の半導体基板またはウェル
に、選択酸化（ＬＯＣＯＳ）法を用いて素子分離領域を
形成する工程と、 ゲート酸化膜及びゲート電極を形成する工程と、 絶縁膜をＣＶＤ法により全面に堆積する工程と、 前記素子分離領域に重ならないようにパターニングされ
たマスクを用いて前記絶縁膜を異方性エッチングにより
選択的に除去する工程と、 前記絶縁膜が選択的にエッチング除去されて開口された
領域にイオン注入により第２の導電型の高濃度不純物拡
散層を形成する工程を含むことを特徴とする半導体装置
の製造方法。 - 【請求項８】請求項７記載の絶縁膜のエッチングを行う
際に、ゲート電極の側面に絶縁膜側壁を形成する工程
と、前記絶縁膜側壁を有するゲート電極及び前記エッチ
ングマスクを用いてイオン注入により第２の導電型の高
濃度不純物拡散層を形成する工程を含むことを特徴とす
る半導体装置の製造方法。 - 【請求項９】請求項７記載の絶縁膜のエッチングマスク
のパターンが、素子分離領域端部から、マスク重ね合わ
せ時に生ずると見込まれるズレ量よりも長く素子領域側
に重なっていることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4303360A JPH06151579A (ja) | 1992-11-13 | 1992-11-13 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4303360A JPH06151579A (ja) | 1992-11-13 | 1992-11-13 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06151579A true JPH06151579A (ja) | 1994-05-31 |
Family
ID=17920051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4303360A Pending JPH06151579A (ja) | 1992-11-13 | 1992-11-13 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06151579A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281533B1 (en) | 1996-09-19 | 2001-08-28 | Kabushiki Kaisha Toshiba | Solid state imaging apparatus, and video system using such solid state imaging apparatus |
| JP2013191767A (ja) * | 2012-03-14 | 2013-09-26 | Sharp Corp | Ｅｓｄ保護トランジスタ素子 |
-
1992
- 1992-11-13 JP JP4303360A patent/JPH06151579A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281533B1 (en) | 1996-09-19 | 2001-08-28 | Kabushiki Kaisha Toshiba | Solid state imaging apparatus, and video system using such solid state imaging apparatus |
| US6528342B2 (en) | 1996-09-19 | 2003-03-04 | Kabushiki Kaisha Toshiba | Solid state imaging apparatus, method of manufacturing the same and video system using such solid state imaging apparatus |
| JP2013191767A (ja) * | 2012-03-14 | 2013-09-26 | Sharp Corp | Ｅｓｄ保護トランジスタ素子 |
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