JPH07202023A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH07202023A JPH07202023A JP5351872A JP35187293A JPH07202023A JP H07202023 A JPH07202023 A JP H07202023A JP 5351872 A JP5351872 A JP 5351872A JP 35187293 A JP35187293 A JP 35187293A JP H07202023 A JPH07202023 A JP H07202023A
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Abstract
(57)【要約】
【目的】 セル面積当りのキャパシタ容量が大きいＤＲ
ＡＭメモリセルを得る。 【構成】 メモリセル２３のキャパシタ部２５の容量電
極１９が、ポリシリコン膜８と、その上面に異方性エッ
チングによる側壁形成技術により形成された高さ数１０
０ｎｍのポリシリコン環状突出部１２、１６、１８とか
ら構成され、且つ、環状突出部１２〜１８を含む容量電
極１９の表面に、直径が２０〜３０ｎｍのポリシリコン
半球状グレイン２０が密に形成されている。
ＡＭメモリセルを得る。 【構成】 メモリセル２３のキャパシタ部２５の容量電
極１９が、ポリシリコン膜８と、その上面に異方性エッ
チングによる側壁形成技術により形成された高さ数１０
０ｎｍのポリシリコン環状突出部１２、１６、１８とか
ら構成され、且つ、環状突出部１２〜１８を含む容量電
極１９の表面に、直径が２０〜３０ｎｍのポリシリコン
半球状グレイン２０が密に形成されている。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭ（Dynamic Ra
ndom Access Memory）等の半導体記憶装置及びその製造
方法に関する。
ndom Access Memory）等の半導体記憶装置及びその製造
方法に関する。
【０００２】
【従来の技術】近年、ＤＲＡＭ等の半導体記憶装置で
は、記憶容量の大容量化及び高集積化に伴い、記憶素子
１個当たりの平面積が小さくなってきた。この結果、例
えば１トランジスタ／１キャパシタ型ＤＲＡＭメモリセ
ルでは、記憶保持に必要なキャパシタ容量を確保するた
めに、キャパシタをスタック型にすることが行われてい
る。
は、記憶容量の大容量化及び高集積化に伴い、記憶素子
１個当たりの平面積が小さくなってきた。この結果、例
えば１トランジスタ／１キャパシタ型ＤＲＡＭメモリセ
ルでは、記憶保持に必要なキャパシタ容量を確保するた
めに、キャパシタをスタック型にすることが行われてい
る。
【０００３】このスタック型のキャパシタを有するＤＲ
ＡＭメモリセルを、その製造方法に従って図７を参照し
て説明する。
ＡＭメモリセルを、その製造方法に従って図７を参照し
て説明する。
【０００４】まず、図７（ａ）に示すように、ｐ型シリ
コン基板１０１にＬＯＣＯＳ法によりフィールド酸化膜
１０２を形成する。しかる後、ゲート酸化膜１０３及び
ゲート電極１０４をパターン形成した後、ＬＤＤ（Ligh
tly Doped Drain)構造のｎ型不純物拡散層１０５を形成
する。
コン基板１０１にＬＯＣＯＳ法によりフィールド酸化膜
１０２を形成する。しかる後、ゲート酸化膜１０３及び
ゲート電極１０４をパターン形成した後、ＬＤＤ（Ligh
tly Doped Drain)構造のｎ型不純物拡散層１０５を形成
する。
【０００５】次に、図７（ｂ）に示すように、ＣＶＤ法
により全面に層間絶縁膜１０６を形成した後、フォトレ
ジスト（図示せず）をマスクとしたエッチングにより層
間絶縁膜１０６に拡散層１０５に達するコンタクト孔１
０７を開孔する。
により全面に層間絶縁膜１０６を形成した後、フォトレ
ジスト（図示せず）をマスクとしたエッチングにより層
間絶縁膜１０６に拡散層１０５に達するコンタクト孔１
０７を開孔する。
【０００６】次に、図７（ｃ）に示すように、コンタク
ト孔１０７を含む全面にＣＶＤ法によりポリシリコン膜
を堆積させた後、このポリシリコン膜に砒素（ＡS ）を
イオン注入する。しかる後、フォトレジスト（図示せ
ず）をマスクとしてポリシリコン膜をエッチングし、キ
ャパシタの下部電極（容量電極）１０８を形成する。
ト孔１０７を含む全面にＣＶＤ法によりポリシリコン膜
を堆積させた後、このポリシリコン膜に砒素（ＡS ）を
イオン注入する。しかる後、フォトレジスト（図示せ
ず）をマスクとしてポリシリコン膜をエッチングし、キ
ャパシタの下部電極（容量電極）１０８を形成する。
【０００７】次に、図７（ｄ）に示すように、ＣＶＤ法
により全面にシリコン窒化膜を形成した後にウェット酸
化を行ってＯＮＯ膜（又はＯＮ膜）１０９を形成する。
しかる後、ＣＶＤ法により全面にポリシリコン膜１１０
を堆積させた後、オキシ塩化リン雰囲気でポリシリコン
膜１１０中にリン拡散を行う。
により全面にシリコン窒化膜を形成した後にウェット酸
化を行ってＯＮＯ膜（又はＯＮ膜）１０９を形成する。
しかる後、ＣＶＤ法により全面にポリシリコン膜１１０
を堆積させた後、オキシ塩化リン雰囲気でポリシリコン
膜１１０中にリン拡散を行う。
【０００８】次に、図７（ｅ）に示すように、フォトレ
ジスト（図示せず）をマスクとしたエッチングによりＯ
ＮＯ膜１０９及びポリシリコン膜１１０をそれぞれパタ
ーニングし、キャパシタ誘電体膜１１１及びキャパシタ
の上部電極（セルプレート）１１２を形成する。
ジスト（図示せず）をマスクとしたエッチングによりＯ
ＮＯ膜１０９及びポリシリコン膜１１０をそれぞれパタ
ーニングし、キャパシタ誘電体膜１１１及びキャパシタ
の上部電極（セルプレート）１１２を形成する。
【０００９】以上の工程により、キャパシタ下部電極１
０８、キャパシタ誘電体膜１１１及びキャパシタ上部電
極１１２からなるスタック型のキャパシタを有するメモ
リセルが形成される。
０８、キャパシタ誘電体膜１１１及びキャパシタ上部電
極１１２からなるスタック型のキャパシタを有するメモ
リセルが形成される。
【００１０】しかしながら、近年のＤＲＡＭの大容量化
の要求によれば、図７に示したような従来のスタック型
キャパシタでも、記憶保持に必要なキャパシタ容量を確
保することができなくなってきた。そこで、キャパシタ
をスタック型にするとともに、容量電極の構造をさらに
立体化してキャパシタの表面積を増加させ、記憶保持に
必要なキャパシタ容量を確保するようにしたＤＲＡＭメ
モリセルが提案されている（ＳＳＤＭ `９３ Ｓ−ＩＶ
−１３）。
の要求によれば、図７に示したような従来のスタック型
キャパシタでも、記憶保持に必要なキャパシタ容量を確
保することができなくなってきた。そこで、キャパシタ
をスタック型にするとともに、容量電極の構造をさらに
立体化してキャパシタの表面積を増加させ、記憶保持に
必要なキャパシタ容量を確保するようにしたＤＲＡＭメ
モリセルが提案されている（ＳＳＤＭ `９３ Ｓ−ＩＶ
−１３）。
【００１１】このＤＲＡＭメモリセルを、その製造方法
に従って図８を参照して説明する。
に従って図８を参照して説明する。
【００１２】まず、図８（ａ）に示すように、ｐ型シリ
コン基板２０１にＬＯＣＯＳ法によりフィールド酸化膜
２０２を形成する。しかる後、図示はしないが、シリコ
ン基板２０１の素子形成領域に、ゲート酸化膜及びゲー
ト電極をパターン形成した後、ソース／ドレインとなる
ｎ型不純物拡散層（図では省略されている。）を形成す
る。なお、２０３は、ゲート電極と共通のゲート配線で
ある。しかる後、ＣＶＤ法により全面に層間絶縁膜２０
４を形成し、フォトレジスト（図示せず）をマスクとし
たエッチングによりシリコン基板２０１の拡散層に達す
るコンタクト孔２０５を層間絶縁膜２０４に開孔する。
コン基板２０１にＬＯＣＯＳ法によりフィールド酸化膜
２０２を形成する。しかる後、図示はしないが、シリコ
ン基板２０１の素子形成領域に、ゲート酸化膜及びゲー
ト電極をパターン形成した後、ソース／ドレインとなる
ｎ型不純物拡散層（図では省略されている。）を形成す
る。なお、２０３は、ゲート電極と共通のゲート配線で
ある。しかる後、ＣＶＤ法により全面に層間絶縁膜２０
４を形成し、フォトレジスト（図示せず）をマスクとし
たエッチングによりシリコン基板２０１の拡散層に達す
るコンタクト孔２０５を層間絶縁膜２０４に開孔する。
【００１３】しかる後、コンタクト孔２０５を含む全面
にＣＶＤ法によりポリシリコン膜２０６を形成した後、
このポリシリコン膜２０６に砒素（ＡS ）をイオン注入
する。さらに、ポリシリコン膜２０６上の全面にシリコ
ン酸化膜２０７を形成した後、シリコン酸化膜２０７上
にポリシリコンの半球状グレイン（ＨＳＧ）２０８を形
成する。しかる後、シリコン酸化膜２０７上にフォトレ
ジスト２０９をパターン形成した後、プラズマ酸化膜を
全面に堆積させて、ＲＩＥ法によりエッチバックし、フ
ォトレジスト２０９の周囲にプラズマ酸化膜の側壁２１
０を形成する。そして、フォトレジスト２０９及びプラ
ズマ酸化膜の側壁２１０をマスクとして、シリコン酸化
膜２０７及びポリシリコン膜２０６を図示の形状に加工
する。
にＣＶＤ法によりポリシリコン膜２０６を形成した後、
このポリシリコン膜２０６に砒素（ＡS ）をイオン注入
する。さらに、ポリシリコン膜２０６上の全面にシリコ
ン酸化膜２０７を形成した後、シリコン酸化膜２０７上
にポリシリコンの半球状グレイン（ＨＳＧ）２０８を形
成する。しかる後、シリコン酸化膜２０７上にフォトレ
ジスト２０９をパターン形成した後、プラズマ酸化膜を
全面に堆積させて、ＲＩＥ法によりエッチバックし、フ
ォトレジスト２０９の周囲にプラズマ酸化膜の側壁２１
０を形成する。そして、フォトレジスト２０９及びプラ
ズマ酸化膜の側壁２１０をマスクとして、シリコン酸化
膜２０７及びポリシリコン膜２０６を図示の形状に加工
する。
【００１４】次に、図８（ｂ）に示すように、フォトレ
ジスト２０９を除去する。
ジスト２０９を除去する。
【００１５】次に、図８（ｃ）に示すように、ＨＳＧ２
０８をマスクとしてシリコン酸化膜２０７のエッチング
を行い、次に、残ったシリコン酸化膜２０７及びプラズ
マ酸化膜の側壁２１０をマスクとしてＲＩＥ法によりポ
リシリコン膜２０６を異方性エッチングすると、ＨＳＧ
２０８が存在した部分の下にポリシリコン膜２０６及び
シリコン酸化膜２０７からなる支柱２１１及びプラズマ
酸化膜の側壁２１０の下に周囲壁２１２がそれぞれ形成
される。
０８をマスクとしてシリコン酸化膜２０７のエッチング
を行い、次に、残ったシリコン酸化膜２０７及びプラズ
マ酸化膜の側壁２１０をマスクとしてＲＩＥ法によりポ
リシリコン膜２０６を異方性エッチングすると、ＨＳＧ
２０８が存在した部分の下にポリシリコン膜２０６及び
シリコン酸化膜２０７からなる支柱２１１及びプラズマ
酸化膜の側壁２１０の下に周囲壁２１２がそれぞれ形成
される。
【００１６】以上の工程により、立体的な構造を有する
キャパシタの容量電極２１３が形成される。図８（ｄ）
は、図８（ｃ）の容量電極２１３の部分を側壁２１０を
取り除いて斜め上方から見た状態を示した図である。同
図から明らかなように、容量電極２１３は、その外周を
なす周囲壁２１２の内側に複数の支柱２１１が形成され
た構造を有している。
キャパシタの容量電極２１３が形成される。図８（ｄ）
は、図８（ｃ）の容量電極２１３の部分を側壁２１０を
取り除いて斜め上方から見た状態を示した図である。同
図から明らかなように、容量電極２１３は、その外周を
なす周囲壁２１２の内側に複数の支柱２１１が形成され
た構造を有している。
【００１７】
【発明が解決しようとする課題】しかし、近年のＤＲＡ
Ｍの大容量化及び微細化の要求は、上述の容量電極を立
体化したＤＲＡＭメモリセルでも、その支柱２１１等を
相当長くしなければ、充分なキャパシタ容量を確保する
ことができなくなる程、厳しくなってきている。ところ
が、容量電極の高さを大きくすれば、メモリセル部分と
それ以外の部分とで著しく大きな段差が生じるため、次
工程以降における平坦化が困難になるという問題があ
る。
Ｍの大容量化及び微細化の要求は、上述の容量電極を立
体化したＤＲＡＭメモリセルでも、その支柱２１１等を
相当長くしなければ、充分なキャパシタ容量を確保する
ことができなくなる程、厳しくなってきている。ところ
が、容量電極の高さを大きくすれば、メモリセル部分と
それ以外の部分とで著しく大きな段差が生じるため、次
工程以降における平坦化が困難になるという問題があ
る。
【００１８】また、誘電体膜をＯＮＯ膜から誘電率のよ
り高いタンタル酸化膜やＰＺＴ膜に代替することによっ
てキャパシタ容量を確保することも考えられているが、
リーク電流や従来のプロセスとの整合性等の点で実用化
が困難である。
り高いタンタル酸化膜やＰＺＴ膜に代替することによっ
てキャパシタ容量を確保することも考えられているが、
リーク電流や従来のプロセスとの整合性等の点で実用化
が困難である。
【００１９】そこで、本発明の目的は、小さな平面積で
も大きなキャパシタ容量を確保することができる半導体
記憶装置及びその製造方法を提供することである。
も大きなキャパシタ容量を確保することができる半導体
記憶装置及びその製造方法を提供することである。
【００２０】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、トランジスタとキャパシタとからなる
メモリセルを有する半導体記憶装置であって、上記キャ
パシタが、実質的に半導体基板と平行な方向に延びるキ
ャパシタ下部電極とキャパシタ誘電体膜を介してこのキ
ャパシタ下部電極に対向するキャパシタ上部電極とを有
する半導体記憶装置において、上記キャパシタ下部電極
が、その上面に、上記半導体基板に対して実質的に垂直
な方向に突出する少なくとも１個の突出部を有し、且
つ、この突出部の表面に多数の凹凸部が形成されてい
る。
に、本発明では、トランジスタとキャパシタとからなる
メモリセルを有する半導体記憶装置であって、上記キャ
パシタが、実質的に半導体基板と平行な方向に延びるキ
ャパシタ下部電極とキャパシタ誘電体膜を介してこのキ
ャパシタ下部電極に対向するキャパシタ上部電極とを有
する半導体記憶装置において、上記キャパシタ下部電極
が、その上面に、上記半導体基板に対して実質的に垂直
な方向に突出する少なくとも１個の突出部を有し、且
つ、この突出部の表面に多数の凹凸部が形成されてい
る。
【００２１】本発明の半導体記憶装置の製造方法は、メ
モリセルを構成するトランジスタを半導体基板に形成し
た後、全面に絶縁膜を形成し、この絶縁膜に、上記トラ
ンジスタの一方の不純物拡散層に達するコンタクト孔を
形成する工程と、全面に第１の多結晶シリコン膜を形成
した後、これをパターニングして、上記不純物拡散層に
接続するキャパシタ下部電極の本体部を形成する工程
と、全面にシリコン酸化膜を形成する工程と、上記キャ
パシタ下部電極の上記本体部の上の部分の上記シリコン
酸化膜に開口を形成する工程と、全面に第２の多結晶シ
リコン膜を形成する工程と、上記第２の多結晶シリコン
膜を異方性エッチングして、上記シリコン酸化膜の上記
開口の内壁部に上記第２の多結晶シリコン膜を側壁状に
残し、キャパシタ下部電極の突出部を形成する工程と、
上記シリコン酸化膜を除去する工程と、減圧ＣＶＤ法に
より、上記キャパシタ下部電極の上記本体部及び上記突
出部の表面に多結晶シリコンの半球状グレインを付着さ
せる工程と、上記キャパシタ下部電極の上にキャパシタ
誘電体膜を形成した後、このキャパシタ誘電体膜の上に
キャパシタ上部電極をパターン形成する工程とを有す
る。
モリセルを構成するトランジスタを半導体基板に形成し
た後、全面に絶縁膜を形成し、この絶縁膜に、上記トラ
ンジスタの一方の不純物拡散層に達するコンタクト孔を
形成する工程と、全面に第１の多結晶シリコン膜を形成
した後、これをパターニングして、上記不純物拡散層に
接続するキャパシタ下部電極の本体部を形成する工程
と、全面にシリコン酸化膜を形成する工程と、上記キャ
パシタ下部電極の上記本体部の上の部分の上記シリコン
酸化膜に開口を形成する工程と、全面に第２の多結晶シ
リコン膜を形成する工程と、上記第２の多結晶シリコン
膜を異方性エッチングして、上記シリコン酸化膜の上記
開口の内壁部に上記第２の多結晶シリコン膜を側壁状に
残し、キャパシタ下部電極の突出部を形成する工程と、
上記シリコン酸化膜を除去する工程と、減圧ＣＶＤ法に
より、上記キャパシタ下部電極の上記本体部及び上記突
出部の表面に多結晶シリコンの半球状グレインを付着さ
せる工程と、上記キャパシタ下部電極の上にキャパシタ
誘電体膜を形成した後、このキャパシタ誘電体膜の上に
キャパシタ上部電極をパターン形成する工程とを有す
る。
【００２２】また、本発明の一態様による半導体記憶装
置の製造方法は、メモリセルを構成するトランジスタを
半導体基板に形成した後、全面に絶縁膜を形成し、この
絶縁膜に、上記トランジスタの一方の不純物拡散層に達
するコンタクト孔を形成する工程と、全面に第１の多結
晶シリコン膜を形成した後、これをパターニングして、
上記不純物拡散層に接続するキャパシタ下部電極の本体
部を形成する工程と、全面に第１のシリコン酸化膜を形
成する工程と、上記キャパシタ下部電極の上記本体部の
上の部分の上記第１のシリコン酸化膜に開口を形成する
工程と、全面に第２の多結晶シリコン膜を形成する工程
と、上記第２の多結晶シリコン膜を異方性エッチングし
て、上記第１のシリコン酸化膜の上記開口の内壁部に上
記第２の多結晶シリコン膜を側壁状に残し、キャパシタ
下部電極の第１の突出部を形成する工程と、全面に第２
のシリコン酸化膜を形成する工程と、上記第２のシリコ
ン酸化膜を異方性エッチングして、上記第１の突出部の
内壁部に上記第２のシリコン酸化膜を側壁状に残す工程
と、全面に第３の多結晶シリコン膜を形成する工程と、
上記第３の多結晶シリコン膜を異方性エッチングして、
側壁状の上記第２のシリコン酸化膜の内壁部に上記第３
の多結晶シリコン膜を側壁状に残し、キャパシタ下部電
極の第２の突出部を形成する工程と、上記第１及び第２
のシリコン酸化膜を除去する工程と、減圧ＣＶＤ法によ
り、上記キャパシタ下部電極の上記本体部及び上記第１
及び第２の突出部の表面に多結晶シリコンの半球状グレ
インを付着させる工程と、上記キャパシタ下部電極の上
にキャパシタ誘電体膜を形成した後、このキャパシタ誘
電体膜の上にキャパシタ上部電極をパターン形成する工
程とを有する。
置の製造方法は、メモリセルを構成するトランジスタを
半導体基板に形成した後、全面に絶縁膜を形成し、この
絶縁膜に、上記トランジスタの一方の不純物拡散層に達
するコンタクト孔を形成する工程と、全面に第１の多結
晶シリコン膜を形成した後、これをパターニングして、
上記不純物拡散層に接続するキャパシタ下部電極の本体
部を形成する工程と、全面に第１のシリコン酸化膜を形
成する工程と、上記キャパシタ下部電極の上記本体部の
上の部分の上記第１のシリコン酸化膜に開口を形成する
工程と、全面に第２の多結晶シリコン膜を形成する工程
と、上記第２の多結晶シリコン膜を異方性エッチングし
て、上記第１のシリコン酸化膜の上記開口の内壁部に上
記第２の多結晶シリコン膜を側壁状に残し、キャパシタ
下部電極の第１の突出部を形成する工程と、全面に第２
のシリコン酸化膜を形成する工程と、上記第２のシリコ
ン酸化膜を異方性エッチングして、上記第１の突出部の
内壁部に上記第２のシリコン酸化膜を側壁状に残す工程
と、全面に第３の多結晶シリコン膜を形成する工程と、
上記第３の多結晶シリコン膜を異方性エッチングして、
側壁状の上記第２のシリコン酸化膜の内壁部に上記第３
の多結晶シリコン膜を側壁状に残し、キャパシタ下部電
極の第２の突出部を形成する工程と、上記第１及び第２
のシリコン酸化膜を除去する工程と、減圧ＣＶＤ法によ
り、上記キャパシタ下部電極の上記本体部及び上記第１
及び第２の突出部の表面に多結晶シリコンの半球状グレ
インを付着させる工程と、上記キャパシタ下部電極の上
にキャパシタ誘電体膜を形成した後、このキャパシタ誘
電体膜の上にキャパシタ上部電極をパターン形成する工
程とを有する。
【００２３】また、本発明の一態様による半導体記憶装
置の製造方法は、メモリセルを構成するトランジスタを
半導体基板に形成した後、全面に絶縁膜を形成し、この
絶縁膜に、上記トランジスタの一方の不純物拡散層に達
するコンタクト孔を形成する工程と、全面に第１の多結
晶シリコン膜を形成した後、これをパターニングして、
上記不純物拡散層に接続するキャパシタ下部電極の本体
部を形成する工程と、全面にシリコン酸化膜を形成する
工程と、上記シリコン酸化膜の上にシリコン窒化膜を形
成する工程と、上記キャパシタ下部電極の上記本体部の
上の部分の上記シリコン窒化膜に開口を形成する工程
と、上記シリコン窒化膜の上記開口に連続する開口を上
記シリコン酸化膜に形成する工程と、全面に第２の多結
晶シリコン膜を形成する工程と、上記第２の多結晶シリ
コン膜を異方性エッチングして、上記シリコン酸化膜の
上記開口の内壁部に上記第２の多結晶シリコン膜を側壁
状に残し、キャパシタ下部電極の突出部を形成する工程
と、減圧ＣＶＤ法により、上記キャパシタ下部電極の上
記本体部及び上記突出部の露出表面に多結晶シリコンの
半球状グレインを付着させる工程と、上記キャパシタ下
部電極の上にキャパシタ誘電体膜を形成した後、このキ
ャパシタ誘電体膜の上にキャパシタ上部電極をパターン
形成する工程とを有する。
置の製造方法は、メモリセルを構成するトランジスタを
半導体基板に形成した後、全面に絶縁膜を形成し、この
絶縁膜に、上記トランジスタの一方の不純物拡散層に達
するコンタクト孔を形成する工程と、全面に第１の多結
晶シリコン膜を形成した後、これをパターニングして、
上記不純物拡散層に接続するキャパシタ下部電極の本体
部を形成する工程と、全面にシリコン酸化膜を形成する
工程と、上記シリコン酸化膜の上にシリコン窒化膜を形
成する工程と、上記キャパシタ下部電極の上記本体部の
上の部分の上記シリコン窒化膜に開口を形成する工程
と、上記シリコン窒化膜の上記開口に連続する開口を上
記シリコン酸化膜に形成する工程と、全面に第２の多結
晶シリコン膜を形成する工程と、上記第２の多結晶シリ
コン膜を異方性エッチングして、上記シリコン酸化膜の
上記開口の内壁部に上記第２の多結晶シリコン膜を側壁
状に残し、キャパシタ下部電極の突出部を形成する工程
と、減圧ＣＶＤ法により、上記キャパシタ下部電極の上
記本体部及び上記突出部の露出表面に多結晶シリコンの
半球状グレインを付着させる工程と、上記キャパシタ下
部電極の上にキャパシタ誘電体膜を形成した後、このキ
ャパシタ誘電体膜の上にキャパシタ上部電極をパターン
形成する工程とを有する。
【００２４】また、本発明の一態様による半導体記憶装
置の製造方法は、メモリセルを構成するトランジスタを
半導体基板に形成した後、全面に絶縁膜を形成し、この
絶縁膜に、上記トランジスタの一方の不純物拡散層に達
するコンタクト孔を形成する工程と、全面に第１の多結
晶シリコン膜を形成した後、これをパターニングして、
上記不純物拡散層に接続するキャパシタ下部電極の本体
部を形成する工程と、全面に第１のシリコン酸化膜を形
成する工程と、上記第１のシリコン酸化膜の上にシリコ
ン窒化膜を形成する工程と、上記キャパシタ下部電極の
上記本体部の上の部分の上記シリコン窒化膜に開口を形
成する工程と、上記シリコン窒化膜の上記開口に連続す
る開口を上記第１のシリコン酸化膜に形成する工程と、
全面に第２の多結晶シリコン膜を形成する工程と、上記
第２の多結晶シリコン膜を異方性エッチングして、上記
第１のシリコン酸化膜の上記開口の内壁部に上記第２の
多結晶シリコン膜を側壁状に残し、キャパシタ下部電極
の第１の突出部を形成する工程と、全面に第２のシリコ
ン酸化膜を形成する工程と、上記第２のシリコン酸化膜
を異方性エッチングして、上記第１の突出部の内壁部に
上記第２のシリコン酸化膜を側壁状に残す工程と、全面
に第３の多結晶シリコン膜を形成する工程と、上記第３
の多結晶シリコン膜を異方性エッチングして、側壁状の
上記第２のシリコン酸化膜の内壁部に上記第３の多結晶
シリコン膜を側壁状に残し、キャパシタ下部電極の第２
の突出部を形成する工程と、上記第２のシリコン酸化膜
を除去する工程と、減圧ＣＶＤ法により、上記キャパシ
タ下部電極の上記本体部及び上記第１及び第２の突出部
の露出表面に多結晶シリコンの半球状グレインを付着さ
せる工程と、上記キャパシタ下部電極の上にキャパシタ
誘電体膜を形成した後、このキャパシタ誘電体膜の上に
キャパシタ上部電極をパターン形成する工程とを有す
る。
置の製造方法は、メモリセルを構成するトランジスタを
半導体基板に形成した後、全面に絶縁膜を形成し、この
絶縁膜に、上記トランジスタの一方の不純物拡散層に達
するコンタクト孔を形成する工程と、全面に第１の多結
晶シリコン膜を形成した後、これをパターニングして、
上記不純物拡散層に接続するキャパシタ下部電極の本体
部を形成する工程と、全面に第１のシリコン酸化膜を形
成する工程と、上記第１のシリコン酸化膜の上にシリコ
ン窒化膜を形成する工程と、上記キャパシタ下部電極の
上記本体部の上の部分の上記シリコン窒化膜に開口を形
成する工程と、上記シリコン窒化膜の上記開口に連続す
る開口を上記第１のシリコン酸化膜に形成する工程と、
全面に第２の多結晶シリコン膜を形成する工程と、上記
第２の多結晶シリコン膜を異方性エッチングして、上記
第１のシリコン酸化膜の上記開口の内壁部に上記第２の
多結晶シリコン膜を側壁状に残し、キャパシタ下部電極
の第１の突出部を形成する工程と、全面に第２のシリコ
ン酸化膜を形成する工程と、上記第２のシリコン酸化膜
を異方性エッチングして、上記第１の突出部の内壁部に
上記第２のシリコン酸化膜を側壁状に残す工程と、全面
に第３の多結晶シリコン膜を形成する工程と、上記第３
の多結晶シリコン膜を異方性エッチングして、側壁状の
上記第２のシリコン酸化膜の内壁部に上記第３の多結晶
シリコン膜を側壁状に残し、キャパシタ下部電極の第２
の突出部を形成する工程と、上記第２のシリコン酸化膜
を除去する工程と、減圧ＣＶＤ法により、上記キャパシ
タ下部電極の上記本体部及び上記第１及び第２の突出部
の露出表面に多結晶シリコンの半球状グレインを付着さ
せる工程と、上記キャパシタ下部電極の上にキャパシタ
誘電体膜を形成した後、このキャパシタ誘電体膜の上に
キャパシタ上部電極をパターン形成する工程とを有す
る。
【００２５】
【作用】本発明においては、キャパシタ下部電極が突出
部を有し且つその突出部の表面に多数の凹凸部が形成さ
れているので、キャパシタ下部電極の表面積が大きくな
り、小さな平面積でも大きなキャパシタ容量を得ること
ができる。
部を有し且つその突出部の表面に多数の凹凸部が形成さ
れているので、キャパシタ下部電極の表面積が大きくな
り、小さな平面積でも大きなキャパシタ容量を得ること
ができる。
【００２６】また、キャパシタ下部電極の突出部は、異
方性エッチングによる側壁形成の繰り返しにより比較的
簡易なプロセスで形成することができ、また、突出部表
面の凹凸部は、多結晶シリコンの半球状グレインの堆積
により容易に形成することができる。
方性エッチングによる側壁形成の繰り返しにより比較的
簡易なプロセスで形成することができ、また、突出部表
面の凹凸部は、多結晶シリコンの半球状グレインの堆積
により容易に形成することができる。
【００２７】さらに、キャパシタ下部電極の本体部を形
成後、突出部を形成するためのシリコン酸化膜の上にシ
リコン窒化膜を形成して、メモリセル間又はメモリセル
と他素子間のこのシリコン酸化膜のエッチングを防止す
ることにより、立体構造のキャパシタ下部電極に起因す
るメモリセル間又はメモリセルと他素子間での段差が軽
減される。
成後、突出部を形成するためのシリコン酸化膜の上にシ
リコン窒化膜を形成して、メモリセル間又はメモリセル
と他素子間のこのシリコン酸化膜のエッチングを防止す
ることにより、立体構造のキャパシタ下部電極に起因す
るメモリセル間又はメモリセルと他素子間での段差が軽
減される。
【００２８】
【実施例】以下、本発明を実施例につき図１〜図６を参
照して説明する。
照して説明する。
【００２９】図１（ａ）は、本発明の第１実施例による
ＤＲＡＭメモリセル２３の断面図である。このＤＲＡＭ
メモリセル２３は、ＭＯＳトランジスタ２４とキャパシ
タ２５とからなっている。ＭＯＳトランジスタ２４は、
ｐ型シリコン基板１のフィールド酸化膜２で囲まれた素
子形成領域に形成されており、シリコン基板１の表面部
分に互いに離隔して形成されたｎ型不純物拡散層５とシ
リコン基板１上にゲート酸化膜３を介して形成されたゲ
ート電極４とを有している。なお、ＭＯＳトランジスタ
２４はＬＤＤ構造を有している。
ＤＲＡＭメモリセル２３の断面図である。このＤＲＡＭ
メモリセル２３は、ＭＯＳトランジスタ２４とキャパシ
タ２５とからなっている。ＭＯＳトランジスタ２４は、
ｐ型シリコン基板１のフィールド酸化膜２で囲まれた素
子形成領域に形成されており、シリコン基板１の表面部
分に互いに離隔して形成されたｎ型不純物拡散層５とシ
リコン基板１上にゲート酸化膜３を介して形成されたゲ
ート電極４とを有している。なお、ＭＯＳトランジスタ
２４はＬＤＤ構造を有している。
【００３０】キャパシタ２５は、ポリシリコンからなる
下部電極（容量電極）１９とＯＮＯ膜からなる誘電体膜
２１とポリシリコン膜からなる上部電極（セルプレー
ト）２２とを有している。下部電極１９は、拡散層５と
接触するようにパターン形成されたポリシリコン膜から
なる本体部８と、その上面に形成された高さ数１００ｎ
ｍのポリシリコンからなる環状突出部１２、１６、１８
と、本体部８及び環状突出部１２〜１８の表面に形成さ
れた多数のポリシリコンの半球状グレイン２０により構
成されている。
下部電極（容量電極）１９とＯＮＯ膜からなる誘電体膜
２１とポリシリコン膜からなる上部電極（セルプレー
ト）２２とを有している。下部電極１９は、拡散層５と
接触するようにパターン形成されたポリシリコン膜から
なる本体部８と、その上面に形成された高さ数１００ｎ
ｍのポリシリコンからなる環状突出部１２、１６、１８
と、本体部８及び環状突出部１２〜１８の表面に形成さ
れた多数のポリシリコンの半球状グレイン２０により構
成されている。
【００３１】図１（ｂ）は、図１（ａ）の環状突出部１
８の部分の拡大断面図である。高さ２００〜３００ｎｍ
の環状突出部１８の表面に直径が２０〜３０ｎｍのポリ
シリコンの半球状グレイン２０が密に形成されている。
そして、これらの半球状グレイン２０により、それらが
無い場合と比較して、表面積が約２倍に増加する。
８の部分の拡大断面図である。高さ２００〜３００ｎｍ
の環状突出部１８の表面に直径が２０〜３０ｎｍのポリ
シリコンの半球状グレイン２０が密に形成されている。
そして、これらの半球状グレイン２０により、それらが
無い場合と比較して、表面積が約２倍に増加する。
【００３２】次に、本実施例のＤＲＡＭメモリセルの製
造方法について、図２及び図３を参照して説明する。
造方法について、図２及び図３を参照して説明する。
【００３３】まず、図２（ａ）に示すように、ｐ型シリ
コン基板１にＬＯＣＯＳ法によりフィールド酸化膜２を
形成する。しかる後、ゲート酸化膜３及びゲート電極４
をパターン形成した後、ＬＤＤ構造のｎ型不純物拡散層
５を形成する。
コン基板１にＬＯＣＯＳ法によりフィールド酸化膜２を
形成する。しかる後、ゲート酸化膜３及びゲート電極４
をパターン形成した後、ＬＤＤ構造のｎ型不純物拡散層
５を形成する。
【００３４】次に、図２（ｂ）に示すように、ＣＶＤ法
により全面に膜厚１５０ｎｍ程度のシリコン酸化膜から
なる層間絶縁膜６を形成した後、フォトレジスト（図示
せず）をマスクとしたエッチングにより層間絶縁膜６に
拡散層５に達するコンタクト孔７を開孔する。
により全面に膜厚１５０ｎｍ程度のシリコン酸化膜から
なる層間絶縁膜６を形成した後、フォトレジスト（図示
せず）をマスクとしたエッチングにより層間絶縁膜６に
拡散層５に達するコンタクト孔７を開孔する。
【００３５】次に、図２（ｃ）に示すように、コンタク
ト孔７を含む全面にＣＶＤ法により膜厚１５０ｎｍ程度
のポリシリコン膜８を堆積させる。しかる後、ポリシリ
コン膜８がフィールド酸化膜２及びゲート電極４上にま
で残存するように、フォトレジスト（図示せず）をマス
クとしたエッチングを行い、ポリシリコン膜８をパター
ニングする。
ト孔７を含む全面にＣＶＤ法により膜厚１５０ｎｍ程度
のポリシリコン膜８を堆積させる。しかる後、ポリシリ
コン膜８がフィールド酸化膜２及びゲート電極４上にま
で残存するように、フォトレジスト（図示せず）をマス
クとしたエッチングを行い、ポリシリコン膜８をパター
ニングする。
【００３６】次に、図２（ｄ）に示すように、ＣＶＤ法
により膜厚３００〜５００ｎｍ程度のシリコン酸化膜９
を全面に形成する。
により膜厚３００〜５００ｎｍ程度のシリコン酸化膜９
を全面に形成する。
【００３７】次に、図２（ｅ）に示すように、シリコン
酸化膜９上の全面にフォトレジスト１０を塗布する。し
かる後、ポリシリコン膜８の上に開口が形成されるよう
にフォトレジスト１０をパターニングする。
酸化膜９上の全面にフォトレジスト１０を塗布する。し
かる後、ポリシリコン膜８の上に開口が形成されるよう
にフォトレジスト１０をパターニングする。
【００３８】次に、図２（ｆ）に示すように、フォトレ
ジスト１０をマスクとしてシリコン酸化膜９をエッチン
グ除去し、ポリシリコン膜８に達するコンタクト孔を形
成する。そして、フォトレジスト１０を除去した後、Ｃ
ＶＤ法により全面に膜厚１５０ｎｍ程度のポリシリコン
膜１１を堆積させる。
ジスト１０をマスクとしてシリコン酸化膜９をエッチン
グ除去し、ポリシリコン膜８に達するコンタクト孔を形
成する。そして、フォトレジスト１０を除去した後、Ｃ
ＶＤ法により全面に膜厚１５０ｎｍ程度のポリシリコン
膜１１を堆積させる。
【００３９】次に、図２（ｇ）に示すように、ＳＦ6 、
Ｃｌ2 、ＣＨ2 Ｆ2 等を用いたＲＩＥ法によりポリシリ
コン膜１１を異方性エッチングし、シリコン酸化膜９の
内壁部にポリシリコンからなる第１の環状突出部１２を
形成する。
Ｃｌ2 、ＣＨ2 Ｆ2 等を用いたＲＩＥ法によりポリシリ
コン膜１１を異方性エッチングし、シリコン酸化膜９の
内壁部にポリシリコンからなる第１の環状突出部１２を
形成する。
【００４０】次に、図２（ｈ）に示すように、ＣＶＤ法
により全面に膜厚１５０ｎｍ程度のシリコン酸化膜１３
を形成する。
により全面に膜厚１５０ｎｍ程度のシリコン酸化膜１３
を形成する。
【００４１】次に、図３（ａ）に示すように、ＣＦ4 、
ＣＨＦ3 等を用いたＲＩＥ法によりシリコン酸化膜１３
を異方性エッチングし、第１の環状突出部１２の内壁部
に円環状の第１のシリコン酸化膜側壁１４を形成する。
ＣＨＦ3 等を用いたＲＩＥ法によりシリコン酸化膜１３
を異方性エッチングし、第１の環状突出部１２の内壁部
に円環状の第１のシリコン酸化膜側壁１４を形成する。
【００４２】次に、図３（ｂ）に示すように、ＣＶＤ法
により全面に膜厚１５０ｎｍ程度のポリシリコン膜１５
を形成する。
により全面に膜厚１５０ｎｍ程度のポリシリコン膜１５
を形成する。
【００４３】次に、図３（ｃ）に示すように、ＳＦ6 、
Ｃｌ2 、ＣＨ2 Ｆ2 等を用いたＲＩＥ法によりポリシリ
コン膜１５を異方性エッチングし、第１のシリコン酸化
膜側壁１４の内壁部にポリシリコンからなる第２の環状
突出部１６を形成する。
Ｃｌ2 、ＣＨ2 Ｆ2 等を用いたＲＩＥ法によりポリシリ
コン膜１５を異方性エッチングし、第１のシリコン酸化
膜側壁１４の内壁部にポリシリコンからなる第２の環状
突出部１６を形成する。
【００４４】次に、図３（ｄ）に示すように、ＣＶＤ法
により全面に形成した膜厚１５０ｎｍ程度のシリコン酸
化膜をＲＩＥ法により同様に異方性エッチングすること
によって、第２の環状突出部１６の内壁部に円環状の第
２のシリコン酸化膜側壁１７を形成する。しかる後、Ｃ
ＶＤ法により全面に形成した膜厚１５０ｎｍ程度のポリ
シリコン膜をＲＩＥ法により同様に異方性エッチングす
ることによって、第２のシリコン酸化膜側壁１７の内壁
部にポリシリコンからなる第３の環状突出部１８を形成
する。
により全面に形成した膜厚１５０ｎｍ程度のシリコン酸
化膜をＲＩＥ法により同様に異方性エッチングすること
によって、第２の環状突出部１６の内壁部に円環状の第
２のシリコン酸化膜側壁１７を形成する。しかる後、Ｃ
ＶＤ法により全面に形成した膜厚１５０ｎｍ程度のポリ
シリコン膜をＲＩＥ法により同様に異方性エッチングす
ることによって、第２のシリコン酸化膜側壁１７の内壁
部にポリシリコンからなる第３の環状突出部１８を形成
する。
【００４５】次に、図３（ｅ）に示すように、全面をウ
ェットエッチングすることにより、シリコン酸化膜９、
第１のシリコン酸化膜側壁１４及び第２のシリコン酸化
膜側壁１７を除去し、キャパシタ下部電極の本体部８の
上に第１〜第３の環状突出部１２〜１８を残す。
ェットエッチングすることにより、シリコン酸化膜９、
第１のシリコン酸化膜側壁１４及び第２のシリコン酸化
膜側壁１７を除去し、キャパシタ下部電極の本体部８の
上に第１〜第３の環状突出部１２〜１８を残す。
【００４６】次に、図３（ｆ）に示すように、キャパシ
タ下部電極の本体部８及び環状突出部１２〜１８を構成
するポリシリコンに砒素（ＡS ）をイオン注入した後、
減圧ＣＶＤ（ＬＰＣＶＤ）法により、キャパシタ下部電
極の本体部８及び環状突出部１２〜１８の表面に、直径
２０〜３０ｎｍ程度で膜厚６０ｎｍ程度のポリシリコン
からなる半球状グレイン（ＨＳＧ）２０を堆積させる。
このＨＳＧ形成のためのＬＰＣＶＤの条件は、温度５６
０〜５７５℃、圧力０．２Ｔｏｒｒである。
タ下部電極の本体部８及び環状突出部１２〜１８を構成
するポリシリコンに砒素（ＡS ）をイオン注入した後、
減圧ＣＶＤ（ＬＰＣＶＤ）法により、キャパシタ下部電
極の本体部８及び環状突出部１２〜１８の表面に、直径
２０〜３０ｎｍ程度で膜厚６０ｎｍ程度のポリシリコン
からなる半球状グレイン（ＨＳＧ）２０を堆積させる。
このＨＳＧ形成のためのＬＰＣＶＤの条件は、温度５６
０〜５７５℃、圧力０．２Ｔｏｒｒである。
【００４７】次に、図３（ｇ）に示すように、ＣＶＤ法
により全面にシリコン窒化膜を形成した後にウェット酸
化を行い、膜厚がシリコン酸化膜容量換算で５ｎｍ程度
のＯＮＯ膜２１を形成する。さらに、ＣＶＤ法により全
面に膜厚２００ｎｍ程度のポリシリコン膜２２を堆積さ
せた後、オキシ塩化リン雰囲気でポリシリコン膜２２中
にリン拡散を行う。しかる後、ＯＮＯ膜２１及びポリシ
リコン膜２２をフォトレジスト（図示せず）をマスクと
してエッチングすることにより、図１（ａ）に示すよう
ないわゆる３重クラウン構造のキャパシタが形成され
る。
により全面にシリコン窒化膜を形成した後にウェット酸
化を行い、膜厚がシリコン酸化膜容量換算で５ｎｍ程度
のＯＮＯ膜２１を形成する。さらに、ＣＶＤ法により全
面に膜厚２００ｎｍ程度のポリシリコン膜２２を堆積さ
せた後、オキシ塩化リン雰囲気でポリシリコン膜２２中
にリン拡散を行う。しかる後、ＯＮＯ膜２１及びポリシ
リコン膜２２をフォトレジスト（図示せず）をマスクと
してエッチングすることにより、図１（ａ）に示すよう
ないわゆる３重クラウン構造のキャパシタが形成され
る。
【００４８】本実施例のＤＲＡＭメモリセルでは、３重
クラウン化されたキャパシタ下部電極の表面にＨＳＧ２
０が密に形成されているので、キャパシタ下部電極の表
面積が実質的に約２倍になる。従って、キャパシタの容
量も約２倍に増大する。例えば、本実施例により製造さ
れたセル面積０．７２μｍ2 のＤＲＡＭメモリセルは、
ＯＮＯ膜厚がシリコン酸化膜容量換算で４ｎｍのときに
４０ｆＦのキャパシタ容量を有していることが確認され
た。
クラウン化されたキャパシタ下部電極の表面にＨＳＧ２
０が密に形成されているので、キャパシタ下部電極の表
面積が実質的に約２倍になる。従って、キャパシタの容
量も約２倍に増大する。例えば、本実施例により製造さ
れたセル面積０．７２μｍ2 のＤＲＡＭメモリセルは、
ＯＮＯ膜厚がシリコン酸化膜容量換算で４ｎｍのときに
４０ｆＦのキャパシタ容量を有していることが確認され
た。
【００４９】本実施例の製造方法では、異方性エッチン
グによる側壁形成技術を用いてキャパシタ下部電極の環
状突出部１２〜１８を形成するので、環状突出部１２〜
１８をフォトリソグラフィによる微細加工限界よりも小
さい寸法に形成することが可能である。即ち、フォトリ
ソグラフィにより孔開けを行うのは、シリコン酸化膜９
に最初に開口を形成するときだけであるので、例えば、
その開口をフォトリソグラフィによる微細加工限界の寸
法で形成すれば、それ以降の工程では、フォトリソグラ
フィによる微細加工限界よりも小さい加工が自己整合的
に行われる。
グによる側壁形成技術を用いてキャパシタ下部電極の環
状突出部１２〜１８を形成するので、環状突出部１２〜
１８をフォトリソグラフィによる微細加工限界よりも小
さい寸法に形成することが可能である。即ち、フォトリ
ソグラフィにより孔開けを行うのは、シリコン酸化膜９
に最初に開口を形成するときだけであるので、例えば、
その開口をフォトリソグラフィによる微細加工限界の寸
法で形成すれば、それ以降の工程では、フォトリソグラ
フィによる微細加工限界よりも小さい加工が自己整合的
に行われる。
【００５０】次に、本発明の第２実施例を図４〜図６を
参照して説明する。
参照して説明する。
【００５１】まず、図４（ａ）に示すように、ｐ型シリ
コン基板１にＬＯＣＯＳ法によりフィールド酸化膜２を
形成する。しかる後、ゲート酸化膜３及びゲート電極４
をパターン形成した後、ＬＤＤ構造のｎ型不純物拡散層
５を形成する。
コン基板１にＬＯＣＯＳ法によりフィールド酸化膜２を
形成する。しかる後、ゲート酸化膜３及びゲート電極４
をパターン形成した後、ＬＤＤ構造のｎ型不純物拡散層
５を形成する。
【００５２】次に、図４（ｂ）に示すように、ＣＶＤ法
により全面に膜厚１５０ｎｍ程度のシリコン酸化膜から
なる層間絶縁膜６を形成した後、フォトレジスト（図示
せず）をマスクとしたエッチングにより層間絶縁膜６に
拡散層５に達するコンタクト孔７を開孔する。
により全面に膜厚１５０ｎｍ程度のシリコン酸化膜から
なる層間絶縁膜６を形成した後、フォトレジスト（図示
せず）をマスクとしたエッチングにより層間絶縁膜６に
拡散層５に達するコンタクト孔７を開孔する。
【００５３】次に、図４（ｃ）に示すように、コンタク
ト孔７を含む全面にＣＶＤ法により膜厚１５０ｎｍ程度
のポリシリコン膜８を堆積させる。しかる後、ポリシリ
コン膜８がフィールド酸化膜２及びゲート電極４上にま
で残存するように、フォトレジスト（図示せず）をマス
クとしたエッチングを行い、ポリシリコン膜８をパター
ニングする。
ト孔７を含む全面にＣＶＤ法により膜厚１５０ｎｍ程度
のポリシリコン膜８を堆積させる。しかる後、ポリシリ
コン膜８がフィールド酸化膜２及びゲート電極４上にま
で残存するように、フォトレジスト（図示せず）をマス
クとしたエッチングを行い、ポリシリコン膜８をパター
ニングする。
【００５４】次に、図４（ｄ）に示すように、ＣＶＤ法
により膜厚３００〜５００ｎｍ程度のシリコン酸化膜９
と、膜厚２０ｎｍ程度のシリコン窒化膜９′とを全面に
形成する。しかる後、シリコン窒化膜９′上の全面にフ
ォトレジスト１０を塗布し、ポリシリコン膜８の上に開
口が形成されれるようにフォトレジスト１０をパターニ
ングする。
により膜厚３００〜５００ｎｍ程度のシリコン酸化膜９
と、膜厚２０ｎｍ程度のシリコン窒化膜９′とを全面に
形成する。しかる後、シリコン窒化膜９′上の全面にフ
ォトレジスト１０を塗布し、ポリシリコン膜８の上に開
口が形成されれるようにフォトレジスト１０をパターニ
ングする。
【００５５】次に、図５（ａ）に示すように、フォトレ
ジスト１０をマスクとしてシリコン窒化膜９′をエッチ
ングした後、残ったシリコン窒化膜９′をマスクとして
シリコン酸化膜９をエッチングして、ポリシリコン膜８
に達するコンタクト孔を形成する。そして、フォトレジ
スト１０を除去した後、ＣＶＤ法により全面に膜厚１５
０ｎｍ程度のポリシリコン膜１１を形成する。
ジスト１０をマスクとしてシリコン窒化膜９′をエッチ
ングした後、残ったシリコン窒化膜９′をマスクとして
シリコン酸化膜９をエッチングして、ポリシリコン膜８
に達するコンタクト孔を形成する。そして、フォトレジ
スト１０を除去した後、ＣＶＤ法により全面に膜厚１５
０ｎｍ程度のポリシリコン膜１１を形成する。
【００５６】次に、図５（ｂ）に示すように、ＳＦ6 、
Ｃｌ2 、ＣＨ2 Ｆ2 等を用いたＲＩＥ法によりポリシリ
コン膜１１を異方性エッチングし、シリコン酸化膜９の
内壁部にポリシリコンからなる第１の環状突出部１２を
形成する。
Ｃｌ2 、ＣＨ2 Ｆ2 等を用いたＲＩＥ法によりポリシリ
コン膜１１を異方性エッチングし、シリコン酸化膜９の
内壁部にポリシリコンからなる第１の環状突出部１２を
形成する。
【００５７】次に、図５（ｃ）に示すように、ＣＶＤ法
により全面に膜厚１５０ｎｍ程度のシリコン酸化膜１３
を形成した後、ＣＦ4 、ＣＨＦ3 等を用いたＲＩＥ法に
よりシリコン酸化膜１３を異方性エッチングし、第１の
環状突出部１２の内壁部に円環状の第１のシリコン酸化
膜側壁１４を形成する。
により全面に膜厚１５０ｎｍ程度のシリコン酸化膜１３
を形成した後、ＣＦ4 、ＣＨＦ3 等を用いたＲＩＥ法に
よりシリコン酸化膜１３を異方性エッチングし、第１の
環状突出部１２の内壁部に円環状の第１のシリコン酸化
膜側壁１４を形成する。
【００５８】次に、図５（ｄ）に示すように、ＣＶＤ法
により全面に膜厚１５０ｎｍ程度のポリシリコン膜１５
を形成した後、ＳＦ6 、Ｃｌ2 、ＣＨ2 Ｆ2 等を用いた
ＲＩＥ法によりポリシリコン膜１５を異方性エッチング
し、第１のシリコン酸化膜側壁１４の内壁部にポリシリ
コンからなる第２の環状突出部１６を形成する。
により全面に膜厚１５０ｎｍ程度のポリシリコン膜１５
を形成した後、ＳＦ6 、Ｃｌ2 、ＣＨ2 Ｆ2 等を用いた
ＲＩＥ法によりポリシリコン膜１５を異方性エッチング
し、第１のシリコン酸化膜側壁１４の内壁部にポリシリ
コンからなる第２の環状突出部１６を形成する。
【００５９】次に、図６（ａ）に示すように、ＣＶＤ法
により全面に形成した膜厚１５０ｎｍ程度のシリコン酸
化膜をＲＩＥ法により同様に異方性エッチングすること
によって、第２の環状突出部１６の内壁部に円環状の第
２のシリコン酸化膜側壁１７を形成する。しかる後、Ｃ
ＶＤ法により全面に形成した膜厚１５０ｎｍ程度のポリ
シリコン膜をＲＩＥ法により同様に異方性エッチングす
ることによって、第２のシリコン酸化膜側壁１７の内壁
部にポリシリコンからなる第３の環状突出部１８を形成
する。
により全面に形成した膜厚１５０ｎｍ程度のシリコン酸
化膜をＲＩＥ法により同様に異方性エッチングすること
によって、第２の環状突出部１６の内壁部に円環状の第
２のシリコン酸化膜側壁１７を形成する。しかる後、Ｃ
ＶＤ法により全面に形成した膜厚１５０ｎｍ程度のポリ
シリコン膜をＲＩＥ法により同様に異方性エッチングす
ることによって、第２のシリコン酸化膜側壁１７の内壁
部にポリシリコンからなる第３の環状突出部１８を形成
する。
【００６０】次に、図６（ｂ）に示すように、全面をウ
ェットエッチングすることにより、第１のシリコン酸化
膜側壁１４と第２のシリコン酸化膜側壁１７とを除去す
る。このとき、シリコン窒化膜９′がエッチングストッ
パーとして機能するので、シリコン酸化膜９はエッチン
グされない。
ェットエッチングすることにより、第１のシリコン酸化
膜側壁１４と第２のシリコン酸化膜側壁１７とを除去す
る。このとき、シリコン窒化膜９′がエッチングストッ
パーとして機能するので、シリコン酸化膜９はエッチン
グされない。
【００６１】次に、図６（ｃ）に示すように、キャパシ
タ下部電極の本体部８及び環状突出部１２〜１８を構成
するポリシリコンに砒素（ＡS ）をイオン注入した後、
減圧ＣＶＤ（ＬＰＣＶＤ）法により、キャパシタ下部電
極の本体部８及び環状突出部１２〜１８の表面に、直径
２０〜３０ｎｍ程度で膜厚６０ｎｍ程度のポリシリコン
からなる半球状グレイン（ＨＳＧ）２０を堆積させる。
このＨＳＧ形成のためのＬＰＣＶＤの条件は、温度５６
０〜５７５℃、圧力０．２Ｔｏｒｒである。
タ下部電極の本体部８及び環状突出部１２〜１８を構成
するポリシリコンに砒素（ＡS ）をイオン注入した後、
減圧ＣＶＤ（ＬＰＣＶＤ）法により、キャパシタ下部電
極の本体部８及び環状突出部１２〜１８の表面に、直径
２０〜３０ｎｍ程度で膜厚６０ｎｍ程度のポリシリコン
からなる半球状グレイン（ＨＳＧ）２０を堆積させる。
このＨＳＧ形成のためのＬＰＣＶＤの条件は、温度５６
０〜５７５℃、圧力０．２Ｔｏｒｒである。
【００６２】次に、図６（ｄ）に示すように、ＣＶＤ法
により全面にシリコン窒化膜を形成した後にウェット酸
化を行い、膜厚がシリコン酸化膜容量換算で５ｎｍ程度
のＯＮＯ膜２１を形成する。さらに、ＣＶＤ法により全
面に膜厚２００ｎｍ程度のポリシリコン膜２２を堆積さ
せた後、オキシ塩化リン雰囲気でポリシリコン膜２２中
にリン拡散を行う。しかる後、ＯＮＯ膜２１及びポリシ
リコン膜２２をフォトレジスト（図示せず）をマスクと
してエッチングし、パターニングする。
により全面にシリコン窒化膜を形成した後にウェット酸
化を行い、膜厚がシリコン酸化膜容量換算で５ｎｍ程度
のＯＮＯ膜２１を形成する。さらに、ＣＶＤ法により全
面に膜厚２００ｎｍ程度のポリシリコン膜２２を堆積さ
せた後、オキシ塩化リン雰囲気でポリシリコン膜２２中
にリン拡散を行う。しかる後、ＯＮＯ膜２１及びポリシ
リコン膜２２をフォトレジスト（図示せず）をマスクと
してエッチングし、パターニングする。
【００６３】本実施例では、シリコン酸化膜９の上に形
成したシリコン窒化膜９′がエッチングストッパーとし
て機能するために、メモリセル間又はメモリセルと他素
子間のシリコン酸化膜９はエッチングされずにそのまま
残る。この結果、メモリセル間又はメモリセルと他素子
間の段差が軽減され、次工程以降における平坦化を容易
に行うことができる。
成したシリコン窒化膜９′がエッチングストッパーとし
て機能するために、メモリセル間又はメモリセルと他素
子間のシリコン酸化膜９はエッチングされずにそのまま
残る。この結果、メモリセル間又はメモリセルと他素子
間の段差が軽減され、次工程以降における平坦化を容易
に行うことができる。
【００６４】なお、上述の第１及び第２実施例では、容
量電極を３重クラウン構造としたが、３重以外に１重、
２重、４重等のクラウン構造とすることも可能である。
量電極を３重クラウン構造としたが、３重以外に１重、
２重、４重等のクラウン構造とすることも可能である。
【００６５】
【発明の効果】本発明によれば、メモリセルのキャパシ
タ下部電極の表面積が従来の構造よりも増大するので、
同一の平面積の場合、キャパシタ容量が増大する。この
結果、必要なキャパシタ容量を確保した状態で、メモリ
セル面積を縮小することが可能となり、半導体記憶装置
の高密度集積化及び大容量化に極めて有利である。
タ下部電極の表面積が従来の構造よりも増大するので、
同一の平面積の場合、キャパシタ容量が増大する。この
結果、必要なキャパシタ容量を確保した状態で、メモリ
セル面積を縮小することが可能となり、半導体記憶装置
の高密度集積化及び大容量化に極めて有利である。
【図１】本発明の第１実施例によるＤＲＡＭメモリセル
の構造を示す概略断面図及びその一部拡大図である。
の構造を示す概略断面図及びその一部拡大図である。
【図２】本発明の第１実施例によるＤＲＡＭメモリセル
の製造方法を工程順に示す概略断面図である。
の製造方法を工程順に示す概略断面図である。
【図３】本発明の第１実施例によるＤＲＡＭメモリセル
の製造方法を工程順に示す概略断面図である。
の製造方法を工程順に示す概略断面図である。
【図４】本発明の第２実施例によるＤＲＡＭメモリセル
の製造方法を工程順に示す概略断面図である。
の製造方法を工程順に示す概略断面図である。
【図５】本発明の第２実施例によるＤＲＡＭメモリセル
の製造方法を工程順に示す概略断面図である。
の製造方法を工程順に示す概略断面図である。
【図６】本発明の第２実施例によるＤＲＡＭメモリセル
の製造方法を工程順に示す概略断面図である。
の製造方法を工程順に示す概略断面図である。
【図７】従来のＤＲＡＭメモリセルの製造方法を工程順
に示す概略断面図である。
に示す概略断面図である。
【図８】従来の別のＤＲＡＭメモリセルの製造方法を示
す概略断面図である。
す概略断面図である。
１ シリコン基板 ４ ゲート電極 ５ 拡散層 ８ キャパシタ下部電極本体部 １２、１６、１８ 環状突出部 ２０ ポリシリコン半球状グレイン（ＨＳＧ） ２１ ＯＮＯ膜（キャパシタ誘電体膜） ２２ キャパシタ上部電極（セルプレート）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (5)
- 【請求項１】 トランジスタとキャパシタとからなるメ
モリセルを有する半導体記憶装置であって、上記キャパ
シタが、実質的に半導体基板と平行な方向に延びるキャ
パシタ下部電極とキャパシタ誘電体膜を介してこのキャ
パシタ下部電極に対向するキャパシタ上部電極とを有す
る半導体記憶装置において、 上記キャパシタ下部電極が、その上面に、上記半導体基
板に対して実質的に垂直な方向に突出する少なくとも１
個の突出部を有し、且つ、この突出部の表面に多数の凹
凸部が形成されていることを特徴とする半導体記憶装
置。 - 【請求項２】 請求項１に記載の半導体記憶装置の製造
方法において、 メモリセルを構成するトランジスタを半導体基板に形成
した後、全面に絶縁膜を形成し、この絶縁膜に、上記ト
ランジスタの一方の不純物拡散層に達するコンタクト孔
を形成する工程と、 全面に第１の多結晶シリコン膜を形成した後、これをパ
ターニングして、上記不純物拡散層に接続するキャパシ
タ下部電極の本体部を形成する工程と、 全面にシリコン酸化膜を形成する工程と、 上記キャパシタ下部電極の上記本体部の上の部分の上記
シリコン酸化膜に開口を形成する工程と、 全面に第２の多結晶シリコン膜を形成する工程と、 上記第２の多結晶シリコン膜を異方性エッチングして、
上記シリコン酸化膜の上記開口の内壁部に上記第２の多
結晶シリコン膜を側壁状に残し、キャパシタ下部電極の
突出部を形成する工程と、 上記シリコン酸化膜を除去する工程と、 減圧ＣＶＤ法により、上記キャパシタ下部電極の上記本
体部及び上記突出部の表面に多結晶シリコンの半球状グ
レインを付着させる工程と、 上記キャパシタ下部電極の上にキャパシタ誘電体膜を形
成した後、このキャパシタ誘電体膜の上にキャパシタ上
部電極をパターン形成する工程とを有することを特徴と
する半導体記憶装置の製造方法。 - 【請求項３】 請求項１に記載の半導体記憶装置の製造
方法において、 メモリセルを構成するトランジスタを半導体基板に形成
した後、全面に絶縁膜を形成し、この絶縁膜に、上記ト
ランジスタの一方の不純物拡散層に達するコンタクト孔
を形成する工程と、 全面に第１の多結晶シリコン膜を形成した後、これをパ
ターニングして、上記不純物拡散層に接続するキャパシ
タ下部電極の本体部を形成する工程と、 全面に第１のシリコン酸化膜を形成する工程と、 上記キャパシタ下部電極の上記本体部の上の部分の上記
第１のシリコン酸化膜に開口を形成する工程と、 全面に第２の多結晶シリコン膜を形成する工程と、 上記第２の多結晶シリコン膜を異方性エッチングして、
上記第１のシリコン酸化膜の上記開口の内壁部に上記第
２の多結晶シリコン膜を側壁状に残し、キャパシタ下部
電極の第１の突出部を形成する工程と、 全面に第２のシリコン酸化膜を形成する工程と、 上記第２のシリコン酸化膜を異方性エッチングして、上
記第１の突出部の内壁部に上記第２のシリコン酸化膜を
側壁状に残す工程と、 全面に第３の多結晶シリコン膜を形成する工程と、 上記第３の多結晶シリコン膜を異方性エッチングして、
側壁状の上記第２のシリコン酸化膜の内壁部に上記第３
の多結晶シリコン膜を側壁状に残し、キャパシタ下部電
極の第２の突出部を形成する工程と、 上記第１及び第２のシリコン酸化膜を除去する工程と、 減圧ＣＶＤ法により、上記キャパシタ下部電極の上記本
体部及び上記第１及び第２の突出部の表面に多結晶シリ
コンの半球状グレインを付着させる工程と、 上記キャパシタ下部電極の上にキャパシタ誘電体膜を形
成した後、このキャパシタ誘電体膜の上にキャパシタ上
部電極をパターン形成する工程とを有することを特徴と
する半導体記憶装置の製造方法。 - 【請求項４】 請求項１に記載の半導体記憶装置の製造
方法において、 メモリセルを構成するトランジスタを半導体基板に形成
した後、全面に絶縁膜を形成し、この絶縁膜に、上記ト
ランジスタの一方の不純物拡散層に達するコンタクト孔
を形成する工程と、 全面に第１の多結晶シリコン膜を形成した後、これをパ
ターニングして、上記不純物拡散層に接続するキャパシ
タ下部電極の本体部を形成する工程と、 全面にシリコン酸化膜を形成する工程と、 上記シリコン酸化膜の上にシリコン窒化膜を形成する工
程と、 上記キャパシタ下部電極の上記本体部の上の部分の上記
シリコン窒化膜に開口を形成する工程と、 上記シリコン窒化膜の上記開口に連続する開口を上記シ
リコン酸化膜に形成する工程と、 全面に第２の多結晶シリコン膜を形成する工程と、 上記第２の多結晶シリコン膜を異方性エッチングして、
上記シリコン酸化膜の上記開口の内壁部に上記第２の多
結晶シリコン膜を側壁状に残し、キャパシタ下部電極の
突出部を形成する工程と、 減圧ＣＶＤ法により、上記キャパシタ下部電極の上記本
体部及び上記突出部の露出表面に多結晶シリコンの半球
状グレインを付着させる工程と、 上記キャパシタ下部電極の上にキャパシタ誘電体膜を形
成した後、このキャパシタ誘電体膜の上にキャパシタ上
部電極をパターン形成する工程とを有することを特徴と
する半導体記憶装置の製造方法。 - 【請求項５】 請求項１に記載の半導体記憶装置の製造
方法において、 メモリセルを構成するトランジスタを半導体基板に形成
した後、全面に絶縁膜を形成し、この絶縁膜に、上記ト
ランジスタの一方の不純物拡散層に達するコンタクト孔
を形成する工程と、 全面に第１の多結晶シリコン膜を形成した後、これをパ
ターニングして、上記不純物拡散層に接続するキャパシ
タ下部電極の本体部を形成する工程と、 全面に第１のシリコン酸化膜を形成する工程と、 上記第１のシリコン酸化膜の上にシリコン窒化膜を形成
する工程と、 上記キャパシタ下部電極の上記本体部の上の部分の上記
シリコン窒化膜に開口を形成する工程と、 上記シリコン窒化膜の上記開口に連続する開口を上記第
１のシリコン酸化膜に形成する工程と、 全面に第２の多結晶シリコン膜を形成する工程と、 上記第２の多結晶シリコン膜を異方性エッチングして、
上記第１のシリコン酸化膜の上記開口の内壁部に上記第
２の多結晶シリコン膜を側壁状に残し、キャパシタ下部
電極の第１の突出部を形成する工程と、 全面に第２のシリコン酸化膜を形成する工程と、 上記第２のシリコン酸化膜を異方性エッチングして、上
記第１の突出部の内壁部に上記第２のシリコン酸化膜を
側壁状に残す工程と、 全面に第３の多結晶シリコン膜を形成する工程と、 上記第３の多結晶シリコン膜を異方性エッチングして、
側壁状の上記第２のシリコン酸化膜の内壁部に上記第３
の多結晶シリコン膜を側壁状に残し、キャパシタ下部電
極の第２の突出部を形成する工程と、 上記第２のシリコン酸化膜を除去する工程と、 減圧ＣＶＤ法により、上記キャパシタ下部電極の上記本
体部及び上記第１及び第２の突出部の露出表面に多結晶
シリコンの半球状グレインを付着させる工程と、 上記キャパシタ下部電極の上にキャパシタ誘電体膜を形
成した後、このキャパシタ誘電体膜の上にキャパシタ上
部電極をパターン形成する工程とを有することを特徴と
する半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5351872A JPH07202023A (ja) | 1993-12-28 | 1993-12-28 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5351872A JPH07202023A (ja) | 1993-12-28 | 1993-12-28 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202023A true JPH07202023A (ja) | 1995-08-04 |
Family
ID=18420192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5351872A Withdrawn JPH07202023A (ja) | 1993-12-28 | 1993-12-28 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07202023A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6559498B2 (en) * | 1998-12-17 | 2003-05-06 | Nec Electronics Corporation | Semiconductor device and method of forming the same |
| EP2533332A3 (en) * | 2007-07-17 | 2013-04-10 | Nexeon Limited | Structured particles composed of silicon or a silicon-based material and method of fabricating thereof |
| US9583762B2 (en) | 2006-01-23 | 2017-02-28 | Nexeon Limited | Method of fabricating fibres composed of silicon or a silicon-based material and their use in lithium rechargeable batteries |
| US9871249B2 (en) | 2007-05-11 | 2018-01-16 | Nexeon Limited | Silicon anode for a rechargeable battery |
-
1993
- 1993-12-28 JP JP5351872A patent/JPH07202023A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6559498B2 (en) * | 1998-12-17 | 2003-05-06 | Nec Electronics Corporation | Semiconductor device and method of forming the same |
| US9583762B2 (en) | 2006-01-23 | 2017-02-28 | Nexeon Limited | Method of fabricating fibres composed of silicon or a silicon-based material and their use in lithium rechargeable batteries |
| US9871249B2 (en) | 2007-05-11 | 2018-01-16 | Nexeon Limited | Silicon anode for a rechargeable battery |
| EP2533332A3 (en) * | 2007-07-17 | 2013-04-10 | Nexeon Limited | Structured particles composed of silicon or a silicon-based material and method of fabricating thereof |
| EP2533331A3 (en) * | 2007-07-17 | 2013-04-10 | Nexeon Limited | Structured particles composed of silicon or a silicon-based material and method of fabricating thereof |
| EP2955774A1 (en) * | 2007-07-17 | 2015-12-16 | Nexeon Limited | Electrochemical active pillared particle of silicon-comprising material |
| US9871244B2 (en) | 2007-07-17 | 2018-01-16 | Nexeon Limited | Method of fabricating structured particles composed of silicon or a silicon-based material and their use in lithium rechargeable batteries |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010306 |