JPH056977A

JPH056977A - ダイナミツク型半導体記憶装置およびその製造方法

Info

Publication number: JPH056977A
Application number: JP3286258A
Authority: JP
Inventors: Junji Yagishita; 淳史八木下; Katsuhiko Hieda; 克彦稗田; Akihiro Nitayama; 晃寛仁田山; Fumio Horiguchi; 文男堀口
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-11-30
Filing date: 1991-10-31
Publication date: 1993-01-14
Also published as: US5350708A; US5250830A; DE4139489A1; DE4139489C2

Abstract

(57)【要約】【目的】製造プロセスが簡単で優れたメモリ保持特性を
得ることができるＤＲＡＭとその製造方法を提供するこ
とを目的とする。【構成】ｐ^- 型シリコン基板１に、縦横に走る溝２によ
ってマトリクス配列された柱状シリコン層３が形成さ
れ、その周囲を取囲むようにゲート絶縁膜６を介してゲ
ート電極７が埋込み形成され、さらにその外側に層間絶
縁膜１０を介して溝２の底部の拡散層９にコンタクトす
るキャパシタの蓄積ノード１１が埋込み形成され、さら
にその外側にキャパシタ絶縁膜１２を介してセルプレー
ト１３が埋込み形成される。ビット線１５は、柱状シリ
コン層３の上部拡散層８にコンタクトして配設される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、キャパシタとＭＯＳト
ランジスタによりメモリセルが構成されるダイナミック
型半導体記憶装置（ＤＲＡＭ）に係り、特にトリクス配
列される柱状半導体または溝を用いてメモリセルが構成
されるＤＲＡＭとその製造方法に関する。

【０００２】

【従来の技術】ＭＯＳ型ＤＲＡＭは、素子の微細化によ
り高集積化，大容量化の一途を辿っている。高集積化，
大容量化に適したＤＲＡＭ構造として、半導体基板に縦
横に走る溝を形成することによって柱状半導体をマトリ
クス配列し、各柱状半導体層にキャパシタとＭＯＳトラ
ンジスタを縦積みするスタックト・セル構造が提案され
ている（例えば特開昭６０−１５２０５６号公報）。こ
の構造は、溝の底部にキャパシタ電極（セルプレート）
が埋込され、この上に柱状半導体層を取り囲むようにゲ
ート電極が重ねられて、メモリセルが構成される。この
構造は、キャパシタとＭＯＳトランジスタが縦積みとな
るため、メモリセルの占有面積が小さくて済み、メモリ
セルの高集積化が可能である。

【０００３】しかしながらこの構造では、１０μｍ程度
の深い溝を形成しなければならないこと、溝内部にＣＶ
Ｄ法で縦方向に膜を埋込んで積み上げる工程を必要とす
ること、蓄積ノードとなる拡散層を形成するためには柱
状半導体層の側面に不純物拡散をしなければならないこ
と、等の理由で製造工程が複雑である。また基板に深い
溝を形成しなければならないため、基板に歪みが生じ易
い。この基板歪みに起因してメモリ保持特性の劣化が生
じ易く、ソフトエラー耐性も悪い。

【０００４】

【発明が解決しようとする課題】以上のように従来提案
されている、柱状半導体層を用いてキャパシタとＭＯＳ
トランジスタを縦積みするＤＲＡＭ構造は、製造プロセ
スが複雑であり、メモリ特性上も問題があった。本発明
の目的は、製造プロセスが簡単で優れたメモリ保持特性
を得ることができるＤＲＡＭとその製造方法を提供する
ことにある。

【０００５】

【課題を解決するための手段】本発明に係る第１のＤＲ
ＡＭは、半導体基板と、この基板に縦横に走る溝を形成
することによりマトリクス配列された柱状半導体層と、
溝の中央部に形成された素子分離領域と、各柱状半導体
層の周囲を取囲むようにゲート絶縁膜を介してゲート電
極が配設され、柱状半導体層の上部および溝底部にソー
ス，ドレインとなる拡散層が形成され、ゲート電極がマ
トリクスの第１の方向に連続的に配設されてワード線と
なるＭＯＳトランジスタと、ゲート電極が形成された柱
状半導体層の周囲を取囲むように、ゲート電極とは層間
絶縁膜により分離され、かつ前記溝底部の拡散層にコン
タクトさせて形成されたキャパシタの蓄積ノードと、こ
の蓄積ノードに対してキャパシタ絶縁膜を介して対向す
るように溝に埋込み形成されたセルプレートと、各柱状
半導体層の上部拡散層にコンタクトしてマトリクスの第
２の方向に連続的に配設されたビット線とを備えたこと
を特徴とする。

【０００６】本発明に係る第２のＤＲＡＭは、半導体基
板と、この基板の素子領域にマトリクス配列された溝が
形成され、各溝の内壁全周にわたってゲート絶縁膜を介
してゲート電極が埋込み形成され、各溝の底部および上
部外周にそれぞれソースおよびドレイン拡散層が形成さ
れ、ゲート電極がマトリクスの第１の方向に連続的に配
設されてワード線となり、ドレイン拡散層が前記マトリ
クスの第２の方向に連続的に形成されてビット線となる
ＭＯＳトランジスタと、前記基板のマトリクス配列され
た溝の間に第２の方向に連続して形成されたフィールド
領域と、前記ゲート電極が埋め込まれた溝の前記ゲート
電極の内壁全周にわたって埋込み形成され、ゲート電極
とは層間絶縁膜により分離され、かつ前記溝底部のソー
ス拡散層にコンタクトするキャパシタの蓄積ノードと、
この蓄積ノードが埋め込まれた溝に埋込み形成され、蓄
積ノード対してキャパシタ絶縁膜を介して対向するセル
プレートと、を備えたことを特徴とする。

【０００７】第１のＤＲＡＭを製造するための本発明の
方法は、半導体基板に縦横に走る溝を形成することによ
りマトリクス配列された複数個の柱状半導体層を形成す
る工程と、溝の中央部に沿って素子分離領域を形成する
工程と、各柱状半導体層の周囲にゲート絶縁膜を形成し
た後、柱状半導体層を取囲み、かつマトリクスの第１の
方向に連続するゲート電極を形成する工程と、柱状半導
体層を取囲むように溝底部にソースまたはドレイン領域
となる拡散層を形成する工程と、ゲート電極表面に層間
絶縁膜を形成した後、ゲート電極が形成された柱状半導
体層を取囲み、かつ溝底部の拡散層にコンタクトするよ
うにキャパシタの蓄積ノードを形成する工程と、蓄積ノ
ード表面にキャパシタ絶縁膜を形成した後、溝にセルプ
レートを埋込み形成する工程と、セルプレート上を層間
絶縁膜で覆った後、柱状半導体層上面を露出させて、露
出した上面にソースまたはドレイン領域となる拡散層を
形成する工程と、柱状半導体層の上面拡散層にコンタク
トしてマトリクスの第２の方向に連続するビット線を形
成する工程とを備えたことを特徴とする。

【０００８】第２のＤＲＡＭを製造するための本発明の
方法は、半導体基板の素子形成領域にビット線となるド
レイン拡散層を複数本形成する工程と、前記ドレイン拡
散層に沿って、基板全体でマトリクス配列されるように
ドレイン拡散層より深い複数個の溝を形成する工程と、
この溝の内壁全周に渡ってゲート絶縁膜を介してゲート
電極を埋込み形成する工程と、前記溝の底部にソース拡
散層を形成する工程と、前記ゲート電極が埋め込まれた
溝の内壁全周に渡って、前記ゲート電極とは絶縁膜によ
り分離され、底部が前記ソース拡散層にコンタクトする
蓄積ノードを埋込み形成する工程と、前記蓄積ノードの
表面にキャパシタ絶縁膜を形成する工程と、前記溝に、
その内部で前記キャパシタ絶縁を介して前記蓄積ノード
に対向するセルプレートを埋込み形成する工程とを備え
たことを特徴とする。

【０００９】

【作用】本発明によれば、マトリクス配列された柱状半
導体層の外壁に沿って、またはマトリクス配列された溝
の内壁に沿って、ＭＯＳトランジスタのゲート電極、キ
ャパシタの蓄積ノードおよびセルプレートが全て自己整
合されて埋込み形成される。したがって、セルプレート
とゲート電極を縦積みする従来の構造と比べてそれ程深
い溝を必要とせず、基板の歪みが少なくなる。この結
果、優れたメモリ保持特性が得られる。また通常のスタ
ックセル構造に比べて平坦性にも優れたものとなる。さ
らに蓄積ノードがゲート電極の回りに円筒状に形成され
るため、十分大きいキャパシタ容量が得られる。ＭＯＳ
トランジスタ，キャパシタ共に縦型構造であるため、メ
モリセルの占有面積も十分に小さく、高集積化ＤＲＡＭ
が得られる。

【００１０】また、本発明の方法では、ゲート電極、キ
ャパシタの蓄積ノードおよびセルプレートの形成プロセ
スが全て自己整合的に進められるため、製造工程は簡単
である。

【００１１】

【実施例】以下、本発明の実施例を図面を参照して説明
する。

【００１２】図１(a) (b) は、第１の実施例のＤＲＡＭ
の４ビット分の構成を示す平面図とそのＡ―Ａ′断面図
である。ｐ^- 型（１００）単結晶シリコン基板（または
ｎ型基板に形成されたｐ^- 型ウェル）１に反応性イオン
エッチングを利用して縦横に走る溝２が形成され、これ
により、柱状シリコン層３がマトリクス配列されてい
る。溝２に沿ってその中央部にはフィールド酸化膜４が
形成されている。フィールド酸化膜４の下にはｐ型の反
転防止層５が形成されている。

【００１３】各柱状シリコン層３の側壁にゲート絶縁膜
６が形成され、第１層多結晶シリコンからなるゲート電
極７が柱状シリコン層３を取り囲むように配設されてい
る。各柱状シリコン層３の上面および溝底部にそれぞれ
ソース，ドレインとなるｎ型拡散層８，９が形成され
て、各柱状シリコン層３にそれぞれ縦型のＭＯＳトラン
ジスタが構成されている。溝底部のｎ型拡散層９はフィ
ールド酸化膜４により互いに分離されて各柱状シリコン
層３毎にこれを取り囲んで形成される。

【００１４】ゲート電極７は、マトリクスの第１の方向
（ｙ方向）には連結部７′によって連続的に形成されて
おり、これがワード線となる。連結部７′は、ゲート電
極７と同じ第１層多結晶シリコンであって、第１層多結
晶シリコンを柱状シリコン層３の側壁に残すエッチング
工程でフォトレジストマスクを用いることにより溝底部
に残される。

【００１５】ゲート電極７の表面には層間絶縁膜１０が
形成され、このゲート電極７の側面に、ゲート電極７と
同様に各柱状シリコン層３を取り囲むように第２層多結
晶シリコンからなるキャパシタの蓄積ノード１１が形成
されている。蓄積ノード１１は、各柱状シリコン層３毎
に独立のメモリノードであって、溝底部の各ｎ型拡散層
９にコンタクトしている。蓄積ノード１１の表面には、
キャパシタ絶縁膜１２が形成され、蓄積ノード１１に対
向するように溝２に第３層多結晶シリコンからなるセル
プレート１３が埋込み形成されている。セルプレート１
３は、縦横に走る溝２に沿って連続しており、全メモリ
セルに共通のキャパシタ電極となる。このセルプレート
１３の埋込みによって、ウェハは平坦となる。

【００１６】このようにゲート電極７，蓄積ノード１１
およびセルプレート１３が埋め込まれて平坦化されたウ
ェハ上には層間絶縁膜１４が堆積されている。この層間
絶縁膜１４上にビット線１５が配設されている。ビット
線１５は層間絶縁膜１４に開けられたコンタクト孔を介
して、各ＭＯＳトランジスタの上部ｎ型拡散層８にコン
タクトしている。ビット線１５は、マトリクスの第２の
方向（ｘ方向）に連続的に配設されている。

【００１７】図２〜図５はこの実施例のＤＲＡＭメモリ
セルアレイの図１のＡ―Ａ′断面での製造工程を示す図
である。その製造工程を以下に具体的に説明する。図２
(a)に示すように、ｐ^- 型シリコン基板１に０．１μm
のＣＶＤシリコン酸化膜とシリコン窒化膜の積層膜２１
を堆積し、これをパターニングする。この積層膜２１を
エッチングマスクとして用いて、異方性エッチングであ
るＲＩＥにより基板１をエッチングして、縦横に走る溝
２を形成する。これにより、柱状シリコン層３がマトリ
クス状に配列形成される。

【００１８】次に図２(b) に示すように、０．１μm の
熱酸化膜２２を形成した後、１μmのシリコン窒化膜２
３をＣＶＤ法により堆積する。このシリコン窒化膜２３
を全面エッチングすることにより、柱状シリコン層３の
側壁のみに残す。その後イオン注入を行って、溝２の底
部に反転防止層としてのｐ型層５を形成する。

【００１９】その後シリコン窒化膜２３を耐酸化性マス
クとして用いて、高温熱酸化を行って、図２(c) に示す
ように０．３μm 厚程度のフィールド酸化膜４を形成す
る。この素子分離法は基本的に通常のＬＯＣＯＳ法と同
じである。

【００２０】次いで、図３(a) に示すように、耐酸化性
マスクとして用いたシリコン窒化膜２３，その下の熱酸
化膜２２を除去した後、各柱状シリコン層３の周囲に熱
酸化により約０．０２μm のゲート絶縁膜６を形成す
る。そして全面に第１層多結晶シリコン膜を０．１μm
程度堆積し、これをＲＩＥによりエッチングして、柱状
シリコン層３を取り囲むようにゲート電極７を形成す
る。このＲＩＥ工程に際して、図１で説明した連結部
７′にはフォトレジストパターンを形成しておき、ゲー
ト電極７がｙ方向には連続するようにする。その後、砒
素をイオン注入して、溝底部にソース，ドレインの一方
となるｎ型拡散層９を形成する。

【００２１】そして図３(b) に示すように、酸化膜エッ
チングを行って溝底部を露出させた後、改めて熱酸化を
行う。これにより、図３(c) に示すようにゲート電極７
の表面を酸化膜からなる層間絶縁膜１０で覆う。

【００２２】その後、ＮＨ4 Ｆを用いたエッチングによ
り、図４(a)に示すように溝底部のｎ型拡散層９上の酸
化膜を除去する。そして図４(b) に示すように全面に
０．７μm 程度の第２層多結晶シリコン膜１１0 を堆積
形成する。この多結晶シリコン膜１１0 をＲＩＥにより
エッチングして、図５(a) に示すように、キャパシタの
蓄積ノード１１を形成する。蓄積ノード１１はゲート電
極７を取囲んでこれと自己整合された状態で形成され
る。蓄積ノード１１は、溝底部のｎ型拡散層９にコンタ
クトしている。

【００２３】その後、図５(b) に示すように、蓄積ノー
ド１１の表面にキャパシタ絶縁膜１２を形成した後、残
された溝２に第３層多結晶シリコンを埋め込んでセルプ
レート１３を形成する。キャパシタ絶縁膜１２は例え
ば、ＣＶＤによりシリコン窒化膜を全面に堆積しその表
面を酸化した窒化酸化膜（酸化膜換算膜厚０．００５μ
m ）である。セルプレート１３は、第３層多結晶シリコ
ンを堆積した後、例えばフォトレジストで平坦化した
後、多結晶シリコンとフォトレジストに対するエッチン
グ速度が等しい条件のＲＩＥによって全面エッチングす
ることによって、溝２内に平坦に埋め込まれる。

【００２４】その後図５(c) に示すように、全面にＣＶ
Ｄシリコン酸化膜等の層間絶縁膜１４を堆積する。この
層間絶縁膜１４を異方性エッチングによりエッチングし
て柱状シリコン層３の上面を露出させ、ここに砒素のイ
オン注入によってｎ型拡散層８を形成する。そしてＡｌ
膜等の導体膜の堆積、パターニングにより、ｎ型拡散層
８に接続されるビット線１５を形成する。

【００２５】この実施例によれば、ゲート電極７とキャ
パシタの蓄積ノード１１が順に柱状シリコン層３の周囲
に自己整合的に形成され、残りの溝にセルプレート１３
が埋め込まれて、キャパシタとＭＯＳトランジスタが構
成される。したがってキャパシタとＭＯＳトランジスタ
が溝内部に縦積みされる従来の構造におけるように深い
溝を必要としない。この結果基板に発生する歪みは少な
く、歪みに起因するメモリ特性の劣化が抑制される。Ｍ
ＯＳキャパシタ，ＭＯＳトランジスタ共に縦構造である
から、メモリセル占有面積は小さく、高集積化ＤＲＡＭ
が得られる。

【００２６】また、柱状シリコン層３の幅をある程度以
上小さいものとすれば、周囲から内部に伸びる空乏層に
よって柱状シリコン層が容易に完全空乏化する。このた
め、ゲート電極によるチャネル制御性が向上して、サブ
スレッショルド特性が改善される。基板電位の影響も少
なくなる。

【００２７】また実施例の方法では、各電極の形成工程
が、ほとんどリソグラフィ工程を必要とせず、各電極は
自己整合的に柱状シリコン層の回りに形成される。この
ため、ＤＲＡＭ製造工程は簡単でプロセス制御も容易で
ある。次に他の実施例を幾つか説明する。なお以下の実
施例において、先の実施例と対応する部分には先の実施
例と同一符号を付してある。

【００２８】図６は、第２の実施例のＤＲＡＭの１メモ
リセル部分の断面構造である。この実施例では、柱状シ
リコン層３の上部に径を絞った突起３１が形成され、こ
の突起３１の上面部にｎ型拡散層８が形成されている。
この構造は、次に説明する製造工程で明らかにするが、
ビット線１５をｎ型拡散層８にコンタクトさせる際にリ
ソグラフィ工程を必要とせず、自己整合的にコンタクト
を取ることができる構造である。

【００２９】図７〜図９がその製造工程断面図である。
図７(a) に示すように、ｐ^- 型シリコン基板１にシリコ
ン酸化膜とシリコン窒化膜の積層膜２１からなるマスク
をパターン形成し、これを用いて基板を異方性エッチン
グによりエッチングして浅い溝２を形成する。これによ
り、突起３１が配列形成される。ついで図７(b) に示す
ように、熱酸化によりシリコン酸化膜２２を形成した
後、シリコン窒化膜２３1 を突起３１の側壁に形成す
る。

【００３０】そして積層膜２２と窒化膜２３1 をマスク
として異方性エッチングによりさらに基板１をエッチン
グして、図７(c) に示すように、溝２を深く形成する。
これにより、上部に小さい径の突起３１を持つ柱状シリ
コン層３が得られる。その後再度シリコン窒化膜２３2
を柱状シリコン層３の側壁に形成し、熱酸化を行なっ
て、図７(d) に示すようにフィールド酸化膜４を形成す
る。フィールド酸化膜４の下には先の実施例と同様に分
離用のｐ型層５を形成する。

【００３１】その後、先の実施例と同様の工程を経て、
図８(a) に示すように、ゲート電極７、ｎ型拡散層９、
キャパシタの蓄積ノード１０、セルプレート１３を順次
形成する。このとき図に示すように、ゲート電極７、蓄
積ノード１１およびセルプレート１３は、柱状シリコン
層３の上部突起３１より下に形成されるようにする。そ
して次に、図８(b) に示すように、全面にＣＶＤシリコ
ン酸化膜１４を表面が平坦になるように堆積形成する。
このシリコン酸化膜１４をエッチングして、図８(c) に
示すように突起３１部が露出した状態を得る。なおシリ
コン酸化膜１４の表面平坦化のために先の実施例で説明
したと同様にフォトレジストを用いてもよい。

【００３２】そして、図９(a) に示すように、露出した
突起３１の表面を覆っている絶縁膜を除去して、その露
出面に不純物をドープしてｎ型拡散層８を形成する。こ
れにより、各柱状シリコン層３のｎ型拡散層８は、リソ
グラフィ工程なしにその表面が露出した状態が得られ
る。その後例えばＡｌ膜の堆積，パターニングにより、
図９(b) に示すように、ビット線１５を形成する。以上
のようにしてこの実施例によれば、ビット線コンタクト
部がリソグラフィ工程を用いることなく、自己整合的に
形成される。

【００３３】図１０は、第３の実施例のＤＲＡＭメモリ
セル構造である。この実施例では、キャパシタの蓄積ノ
ード１１が、ゲート電極７の側面のみならず、上面さら
に柱状シリコン層３の上面をも覆うように形成されてい
る。そしてセルプレート１３も、蓄積ノード１１の側面
から上面までを覆うように厚く形成されている。

【００３４】具体的にこの様な構造を得るためには、例
えば、第２層多結晶シリコン膜からなるキャパシタの蓄
積ノード１１をパターン形成するエッチング時に、柱状
シリコン層３の上部では多結晶シリコンがエッチングさ
れないようにマスクを形成しておく。セルプレート１３
の埋込みも、これが柱状シリコン層３の部分まで覆うよ
うにする。これにより、シリコン酸化膜１４を堆積する
際には、柱状シリコン層３の上部には第２層多結晶シリ
コン膜および第３層多結晶シリコン膜が残っている状態
とする。第２層多結晶シリコン膜は各柱状シリコン層３
の上部に残っているが、隣接する柱状シリコン層の間で
は、先の実施例と同様に分離される。そして層間絶縁膜
１４にコンタクト孔を開け、さらにその下の第３層多結
晶シリコン膜および第２層多結晶シリコン膜をエッチン
グ除去する。その後、柱状シリコン層３の上部にｎ型拡
散層８を形成する。そしてコンタクト孔に露出した多結
晶シリコン膜の側面に絶縁膜５１を形成した後、ｎ型拡
散層８にコンタクトするビット線１５を配設する。

【００３５】この実施例によれば、キャパシタの電極対
向面積がゲート電極側面の面積より大きくなり、したが
って大きいキャパシタ容量が得られる。メモリセル占有
面積としては、先の実施例と変わらない。したがって高
集積化が可能で、かつより優れた特性を持つＤＲＡＭが
得られる。

【００３６】図１１は、第４の実施例のＤＲＡＭメモリ
セル構造である。この実施例では、ＬＯＣＯＳ法による
厚い素子分離酸化膜を用いず、溝２の中央部にさらに分
離溝６１を形成して、素子分離を行っている。この分離
溝６１の下には好ましくは図示のようにｐ型層５が形成
される。

【００３７】この実施例の構造は、柱状シリコン層３を
形成するために溝２を掘る工程の後、溝２の中央部にさ
らに分離溝６１を形成し、ここに低ストレスの材料６２
を、溝６１の表面が絶縁膜で覆われた状態で埋め込むこ
とにより得られる。溝６１に埋め込む材料６２は、酸化
膜系の絶縁膜であってもよいし、窒化膜でもよい。多結
晶シリコンのような導体膜を埋め込む時には溝６１の表
面を絶縁膜で覆う。

【００３８】図１２は、第５の実施例のＤＲＡＭのメモ
リセル構造である。この実施例では、ＳＯＩ構造を用い
ている。すなわちシリコン基板１上にシリコン酸化膜７
１が形成され、この上にｐ^- 型シリコン層７２が形成さ
れたウェハを用いている。素子分離領域には、図１１の
実施例と同様に分離溝６１が形成されている。

【００３９】この実施例によれば、メモリセル間はシリ
コン酸化膜７１により完全に分離される。また各メモリ
セルの柱状シリコン層３部分は容易に完全空乏化する。
したがってゲート電極７による制御性が向上し、その結
果サブスレッショルド特性が向上する。基板電位の影響
もなくなる。

【００４０】図１３は、第６の実施例のＤＲＡＭメモリ
セル構造である。この実施例では、これまでの実施例と
異なり、溝２の底部にセルプレート１３が埋め込まれ、
このセルプレート１３上にＭＯＳトランジスタのゲート
電極７が積層された、従来の縦積み方式を用いている。
この縦積み方式の構造に対して、図６の実施例で説明し
たと同様のビット線の自己整合コンタクトの方式を適用
している。

【００４１】この実施例では、これまでの実施例に比べ
て深い溝が必要となるが、ＰＥＰ工程を用いることなく
ビット線１５をｎ型拡散層８にコンタクトさせることが
できるという効果が得られる。

【００４２】以上に説明した実施例ではすべて、シリコ
ン基板１がまず、図１４に示すように加工される。すな
わち縦横に溝２が走り、これにより複数の柱状シリコン
層３がマトリクス配列された状態に基板が加工される。
そして各柱状シリコン層３を取り囲むように、ゲート電
極，蓄積ノードおよびセルプレートが順次埋込み形成さ
れる。以下に説明する実施例では、最初に加工される基
板の凹凸関係がこれまでの実施例と逆になる。すなわち
図１５に示すように、シリコン基板１には、各素子領域
毎に分離されたマトリクス配列された複数の溝２ａが形
成される。溝２ａの外側のシリコン層３ａは、縦横に連
続している。そして、各溝２ａ内に、ゲート電極，蓄積
ノードおよびセルプレートが順次埋込まれる。

【００４３】図１６(a) (b) は、その様な加工基板を用
いた第７の実施例のＤＲＡＭメモリセル構造を示す平面
図とそのＡ−Ａ′断面図である。図１(a) (b) と対応す
る部分にはそれらと同一符号を付してある。凸部をなす
シリコン層３ａの中央部に、ＬＯＣＯＳ法によってほぼ
ストライプ状をなしてフィールド酸化膜４が形成され
る。各溝２ａが素子領域であって、この内に、ゲート電
極７，蓄積ノード１１，セルプレート１３が順次埋込み
形成されている。各メモリセルのゲート電極７は、連結
部７′によりｘ方向に連続しており、これがワード線と
なる。溝２ａの底部全面に蓄積ノード１１に接続される
ｎ型拡散層９が形成され、溝２ａの外側にビット線とな
るｎ型拡散層８が形成されている。こうして、各溝２ａ
の内部に縦型ＭＯＳＦＥＴが構成されている。

【００４４】ＭＯＳＦＥＴのドレインであり、かつビッ
ト線となるｎ型拡散層８は、各溝２ａを取り囲み、かつ
ｙ方向に連続するように形成されている。最上層にはＡ
l ビット線１５が形成されている。このＡl ビット線１
５は、ｎ型拡散層８により構成されるビット線の抵抗を
低減するために補助的に設けられたもので、コンタクト
部９１でｎ型拡散層８と接続されている。

【００４５】この実施例のＤＲＡＭの具体的な製造工程
を、図１７〜図２０を参照して次に説明する。図１７
(a) (b) に示すように、シリコン基板１にまずＬＯＣＯ
Ｓ法によって、ｙ方向に略ストライプ状に走るフィール
ド酸化膜４を形成する。フィールド酸化膜４の下にはあ
らかじめ反転防止層としてｐ型層５が形成される。

【００４６】その後、ＭＯＳＦＥＴのドレインであって
かつビット線となるｎ型拡散層８をフィールド酸化膜４
で囲まれた領域全面に形成した後、各メモリセル領域に
溝２ａを形成する。溝２ａの大きさは、その周囲にｎ型
拡散層８が残るように、フィールド酸化膜４により囲ま
れた領域より小さいものとする。この溝２ａの加工は、
例えばＣＶＤ酸化膜（図示せず）をエッチングマスクと
して、ＲＩＥにより行う。この溝２ａの加工により、ｎ
型拡散層８は、各溝２ａの周囲を取り囲む状態で、かつ
ｙ方向には連続するようにパターニングされる。

【００４７】その後、図１８(a) (b) に示すように、溝
２ａの内壁に熱酸化により約２０nmのゲート酸化膜６を
形成した後、第１層多結晶シリコン膜を約１００nm堆積
する。堆積された第１層多結晶シリコンをＲＩＥにより
エッチングすることにより、溝２ａの内壁に自己整合さ
れた状態でゲート電極７を形成する。ただしこの第１層
多結晶シリコンのエッチングに際して、フォトリソグラ
フィによってゲート電極７をｘ方向に連続させるための
連結部７′を残す。その後、イオン注入を行なって、各
溝２ａの底部に、ＭＯＳＦＥＴのソースであって蓄積ノ
ードに繋がるｎ型拡散層９を形成する。

【００４８】ついで、図１９(a) (b) に示すように、ゲ
ート電極７の表面を酸化して酸化膜１０で覆い、ＮＨ4
Ｆ液を用いたエッチングにより溝２ａ底部の酸化膜を除
去した後、第２層多結晶シリコン膜を約２０nm堆積す
る。堆積された第２層多結晶シリコンをＲＩＥによりエ
ッチングすることで、ゲート電極７と自己整合された状
態でその内側に蓄積ノード１１が埋込み形成される。但
しこの実施例では、このＲＩＥの工程で、溝２ａの周囲
にフォトリソグラフィによりマスクを形成することによ
って、蓄積ノード１１の一部は溝２ａの外側に延在する
状態にする。蓄積ノード１１はその底部が拡散層９にコ
ンタクトする。

【００４９】その後、図２０(a) (b) に示すように、蓄
積ノード１１の表面に熱酸化とシリコン窒化膜の堆積に
よりキャパシタ絶縁膜１２を形成した後、約３００nmの
第３層多結晶シリコン膜によりセルプレート１３を形成
する。セルプレート１３は、ほぼ基板全面を覆い、かつ
溝２ａ内に埋め込まれて蓄積ノード１１に対向する。セ
ルプレート１３にはフォトリソグラフィにより、次の工
程で形成されるＡl ビット線をコンタクトさせるための
窓９２が開けられる。

【００５０】その後、図１６(a) (b) に示すように、約
３００nmの層間絶縁膜１４をＣＶＤにより形成する。こ
の層間絶縁膜１４に、セルプレート１３の窓９２に重な
るコンタクト用開口９１を開けた後、Ａl ビット線１５
を配設する。この実施例によっても、先の各実施例と同
様の効果が得られる。

【００５１】図２１は、第８の実施例のＤＲＡＭメモリ
セル構造を、図１６(b) に対応させて示している。この
実施例では、フィールド酸化膜４をＬＯＣＯＳ法ではな
く、溝埋込み法により形成している。

【００５２】図２２は、第９の実施例のＤＲＡＭメモリ
セル構造を、図１６(b) に対応させて示している。この
実施例では、蓄積ノード１１を、溝２ａの外側に延在さ
せず、溝２ａ内部にのみ形成している。この構造は、第
７の実施例に比べてキャパシタ容量が小さくなるが、製
造工程は簡単になる。蓄積ノード１を溝２ａの外側に延
在させるためのフォトリソグラフィ工程が要らないから
である。

【００５３】

【発明の効果】以上述べたように本発明によれば、マト
リクス配列された柱状半導体層の外周、またはマトリク
ス配列された溝の内周に、ゲート電極、蓄積ノードおよ
びセルプレートを順次埋め込む構造を採用することによ
り、深い溝を必要とせず、したがって基板歪みの影響が
低減されて優れた特性が得られる高集積化ＤＲＡＭを得
ることができる。

【００５４】また本発明の方法によれば、柱状半導体層
の外周、または溝の内周に順次自己整合プロセスにより
電極を埋め込んでいくことにより、簡単な工程で高集積
化ＤＲＡＭを得ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のＤＲＡＭ構造を示す平
面図とそのＡ―Ａ′断面図。

【図２】同実施例の製造工程を示す断面図。

【図３】同実施例の製造工程を示す断面図。

【図４】同実施例の製造工程を示す断面図。

【図５】同実施例の製造工程を示す断面図。

【図６】本発明の第２の実施例のＤＲＡＭ構造を示す断
面図。

【図７】同実施例の製造工程を示す断面図。

【図８】同実施例の製造工程を示す断面図。

【図９】同実施例の製造工程を示す断面図。

【図１０】本発明の第３の実施例のＤＲＡＭ構造を示す
断面図。

【図１１】本発明の第４の実施例のＤＲＡＭ構造を示す
断面図。

【図１２】本発明の第５の実施例のＤＲＡＭ構造を示す
断面図。

【図１３】本発明の第６の実施例のＤＲＡＭ構造を示す
断面図、

【図１４】第１〜第６の実施例の加工基板形状を示す
図。

【図１５】次の実施例の加工基板形状を示す図。

【図１６】本発明の第７の実施例のＤＲＡＭ構造を示す
平面図とそのＡ−Ａ′断面図。

【図１７】同実施例の製造工程を示す平面図とそのＡ−
Ａ′断面図。

【図１８】同実施例の製造工程を示す平面図とそのＡ−
Ａ′断面図。

【図１９】同実施例の製造工程を示す平面図とそのＡ−
Ａ′断面図。

【図２０】同実施例の製造工程を示す平面図とそのＡ−
Ａ′断面図。

【図２１】本発明の第８の実施例のＤＲＡＭ構造を示す
断面図。

【図２２】本発明の第９の実施例のＤＲＡＭ構造を示す
断面図。

【符号の説明】

１…ｐ^- 型シリコン基板、２，２ａ…溝、３…柱状シリコン層、４…素子分離酸化膜、５…ｐ型層、６…ゲート絶縁膜、７…ゲート電極、８，９…ｎ型拡散層、１０…層間絶縁膜、１１…キャパシタ蓄積ノード、１２…キャパシタ絶縁膜、１３…セルプレート、１４…層間絶縁膜、１５…ビット線、２１…シリコン酸化膜／窒化膜積層膜，２２…シリコン酸化膜、２３…シリコン窒化膜、３１…突起。

───────────────────────────────────────────────────── フロントページの続き (72)発明者堀口文男神奈川県川崎市幸区小向東芝町１番地株式会社東芝総合研究所内

Claims

【特許請求の範囲】

【請求項１】半導体基板と、前記基板に縦横に走る溝を
形成することによりマトリクス配列された柱状半導体層
と、前記溝の中央部に形成されたフィールド領域と、前
記柱状半導体層の周囲を取囲むようにゲート絶縁膜を介
してゲート電極が形成され、前記柱状半導体層の上部お
よび前記溝の底部にソース，ドレインとなる拡散層が形
成されたＭＯＳトランジスタと、前記ゲート電極が形成
された柱状半導体層の周囲を取囲むように、前記ゲート
電極とは層間絶縁膜により分離され、かつ前記溝の底部
の拡散層にコンタクトさせて形成されたキャパシタの蓄
積ノードと、前記蓄積ノードに対してキャパシタ絶縁膜
を介して対向するように前記溝に埋込み形成されたセル
プレートと、前記柱状半導体層の上部拡散層にコンタク
トして配設されたビット線と、を備えたことを特徴とす
るダイナミック型半導体記憶装置。
【請求項２】前記ゲート電極は前記マトリクスの第１の
方向に連続的に配設されてワード線となり、前記ビット
線は前記マトリクスの第２の方向に連続的に配設される
ことを特徴とする請求項１記載のダイナミック型半導体
記憶装置。
【請求項３】前記フィールド領域は、ＬＯＣＯＳ酸化膜
が形成されていることを特徴とする請求項１記載のダイ
ナミック型半導体記憶装置。
【請求項４】前記フィールド領域は、素子分離用溝が形
成されていることを特徴とする請求項１記載のダイナミ
ック型半導体記憶装置。
【請求項５】前記柱状半導体層は、拡散層が形成される
上部に径が小さい突起を有することを特徴とする請求項
１記載のダイナミック型半導体記憶装置。
【請求項６】前記キャパシタの蓄積ノードは前記ゲート
電極の側面のみならず上面を覆うように形成され、前記
セルプレートは前記蓄積ノードの側面のみならず上面を
覆うように形成されていることを特徴とする請求項１記
載のダイナミック型半導体記憶装置。
【請求項７】半導体基板と、前記基板の素子領域にマト
リクス配列された溝が形成され、各溝の内壁全周にわた
ってゲート絶縁膜を介してゲート電極が埋込み形成さ
れ、各溝の底部および上部外周にそれぞれソースおよび
ドレイン拡散層が形成され、前記ゲート電極が前記マト
リクスの第１の方向に連続的に配設されてワード線とな
り、前記ドレイン拡散層が前記マトリクスの第２の方向
に連続的に形成されてビット線となるＭＯＳトランジス
タと、前記基板のマトリクス配列された溝の間に前記第
２の方向に連続して形成されたフィールド領域と、前記
ゲート電極が埋め込まれた溝の前記ゲート電極の内壁全
周にわたって埋込み形成され、前記ゲート電極とは層間
絶縁膜により分離され、かつ前記溝底部のソース拡散層
にコンタクトするキャパシタの蓄積ノードと、前記蓄積
ノードが埋め込まれた溝に埋込み形成され、前記蓄積ノ
ード対してキャパシタ絶縁膜を介して対向するセルプレ
ートと、を備えたことを特徴とするダイナミック型半導
体記憶装置。
【請求項８】前記蓄積ノードは、前記溝の外部に一部延
在するようにパターン形成されていることを特徴とする
請求項７記載のダイナミック型半導体記憶装置。
【請求項９】前記蓄積ノードは、前記溝の内部に局在す
るように埋め込まれていることを特徴とする請求項７記
載のダイナミック型半導体記憶装置。
【請求項１０】前記セルプレートは、表面がほぼ平坦に
なるように堆積形成されて、前記ドレイン拡散層に対す
るコンタクト部に窓が開けられており、前記セルプレー
ト上に層間絶縁膜を介して配設され、この層間絶縁膜の
前記セルプレートに開けられた窓に重ねて開けられた開
口を通して前記ドレイン拡散層にコンタクトする金属ビ
ット線を有することを特徴とする請求項７記載のダイナ
ミック型半導体記憶装置。
【請求項１１】半導体基板に縦横に走る溝を形成するこ
とによりマトリクス配列された複数個の柱状半導体層を
形成する工程と、前記溝に沿ってその中央部にフィール
ド領域を形成する工程と、前記柱状半導体層の周囲にゲ
ート絶縁膜を形成した後、前記柱状半導体層を取囲み、
かつ前記マトリクスの第１の方向に連続するゲート電極
を形成する工程と、前記ゲート電極をマスクとして前記
溝底部にソースまたはドレイン領域となる拡散層を形成
する工程と、前記ゲート電極表面に層間絶縁膜を形成し
た後、前記ゲート電極が形成された柱状半導体層を取囲
み、かつ前記拡散層にコンタクトするようにキャパシタ
の蓄積ノードを形成する工程と、前記蓄積ノード表面に
キャパシタ絶縁膜を形成した後、前記溝にセルプレート
を埋込み形成する工程と、前記セルプレート上を層間絶
縁膜で覆った後、前記柱状半導体層上面を露出させて、
露出した上面にソースまたはドレイン領域となる拡散層
を形成する工程と、前記柱状半導体層の上面拡散層にコ
ンタクトして前記マトリクスの第２の方向に連続するビ
ット線を形成する工程と、を備えたことを特徴とするダ
イナミック型半導体記憶装置の製造方法。
【請求項１２】前記溝に沿ってフィールド領域を形成す
る工程は、前記柱状半導体層の周囲に耐酸化性マスク材
を形成して熱酸化を行うものであることを特徴とする請
求項１１記載のダイナミック型半導体記憶装置の製造方
法。
【請求項１３】前記溝に沿ってフィールド領域を形成す
る工程は、前記柱状半導体層を形成するための溝を形成
した後、その溝中央部にさらに分離溝し、この分離溝を
低ストレスの材料で埋め込むものであることを特徴とす
る請求項１１記載のダイナミック型半導体記憶装置の製
造方法。
【請求項１４】半導体基板の素子形成領域にビット線と
なるドレイン拡散層を複数本形成する工程と、前記ドレ
イン拡散層に沿って、基板全体でマトリクス配列される
ようにドレイン拡散層より深い複数個の溝を形成する工
程と、前記溝の内壁全周に渡ってゲート絶縁膜を介して
ゲート電極を埋込み形成する工程と、前記溝の底部にソ
ース拡散層を形成する工程と、前記ゲート電極が埋め込
まれた溝の内壁全周に渡って、前記ゲート電極とは絶縁
膜により分離され、底部が前記ソース拡散層にコンタク
トする蓄積ノードを埋込み形成する工程と、前記蓄積ノ
ードの表面にキャパシタ絶縁膜を形成する工程と、前記
溝に、その内部で前記キャパシタ絶縁を介して前記蓄積
ノードに対向するセルプレートを埋込み形成する工程
と、を備えたことを特徴とするダイナミック型半導体記
憶装置の製造方法。