JPH07202030A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07202030A JPH07202030A JP5336647A JP33664793A JPH07202030A JP H07202030 A JPH07202030 A JP H07202030A JP 5336647 A JP5336647 A JP 5336647A JP 33664793 A JP33664793 A JP 33664793A JP H07202030 A JPH07202030 A JP H07202030A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】ＳＲＡＭの大容量化に伴なうディジット線配線
抵抗の増大を防止すること。 【構成】ＳＲＡＭのメモリセルアレー内で互いに隣接し
たディジット線を、２層以上の金属配線を用いて、互い
に別の層で形成する。
抵抗の増大を防止すること。 【構成】ＳＲＡＭのメモリセルアレー内で互いに隣接し
たディジット線を、２層以上の金属配線を用いて、互い
に別の層で形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特にスタティック型ＲＡＭに関する。
し、特にスタティック型ＲＡＭに関する。
【０００２】
【従来の技術】近年の、微細化・高集積化技術の進歩に
よって大容量のスタティック型ＲＡＭ（以下、ＳＲＡＭ
と記す）がいろいろ報告されている。
よって大容量のスタティック型ＲＡＭ（以下、ＳＲＡＭ
と記す）がいろいろ報告されている。
【０００３】例えば、相補型電界効果型トランジスタ
（以下、ＣＭＯＳと記す）で作られたＳＲＡＭであれ
ば、１６Ｍｂの大容量のものが、１９９１インタナショ
ナル・エレクトロン・デバイシス・ミーティング・テク
ニカル・ダイジェスト誌（１９９１ ＩＮＴＥＲＮＡＴ
ＩＯＮＡＬ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ ＭＥ
ＥＴＩＮＧ ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ）、第
４８１頁〜第４８４頁（以下、文献１と記す）に、ま
た、バイポーラトランジスタ及びＣＭＯＳを同一基板に
形成した半導体集積回路装置（以下、ＢｉＣＭＯＳと記
す）であれば、同じく１６Ｍｂの大容量のものが、１９
９２インタナショナル・エレクトロ・デバイシス・ミー
ティング・テクニカル・ダイジェスト誌（１９９２ Ｉ
ＮＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲＯＮ ＤＥＶ
ＩＣＥＳ ＭＥＥＴＩＮＧ ＴＥＣＨＮＩＣＡＬ ＤＩ
ＧＥＳＴ）第８１９頁〜第８２２頁（以下、文献２と記
す）に報告されている。
（以下、ＣＭＯＳと記す）で作られたＳＲＡＭであれ
ば、１６Ｍｂの大容量のものが、１９９１インタナショ
ナル・エレクトロン・デバイシス・ミーティング・テク
ニカル・ダイジェスト誌（１９９１ ＩＮＴＥＲＮＡＴ
ＩＯＮＡＬ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ ＭＥ
ＥＴＩＮＧ ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ）、第
４８１頁〜第４８４頁（以下、文献１と記す）に、ま
た、バイポーラトランジスタ及びＣＭＯＳを同一基板に
形成した半導体集積回路装置（以下、ＢｉＣＭＯＳと記
す）であれば、同じく１６Ｍｂの大容量のものが、１９
９２インタナショナル・エレクトロ・デバイシス・ミー
ティング・テクニカル・ダイジェスト誌（１９９２ Ｉ
ＮＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲＯＮ ＤＥＶ
ＩＣＥＳ ＭＥＥＴＩＮＧ ＴＥＣＨＮＩＣＡＬ ＤＩ
ＧＥＳＴ）第８１９頁〜第８２２頁（以下、文献２と記
す）に報告されている。
【０００４】文献１及び２に示されているＳＲＡＭの単
位メモリセル（ＳＲＡＭセル）の回路図を図７、平面図
を図８（ａ），（ｂ）に示す。ここで分かりやすくする
ために駆動トランジスタＱｄ１，Ｑｄ２およびアクセス
トランジスタＱｔ１，Ｑｔ２で構成される部分（基板Ｍ
ＯＳ部分）を図８（ａ）に、ＴＦＴ負荷素子Ｑｐ１，Ｑ
ｐ２部分を図８（ｂ）にそれぞれ分図し図９はこのよう
なＳＲＡＭセルで構成されるメモリセルアレーの一部、
つまりＳＲＡＭセル（２点鎖線で囲って表示）６個（＝
縦２個×横３個）分を示す。さらに、ディジット線及び
ディジットコンタクト部の断面構造を明確に示すため、
図９のＸ−Ｘ線断面図を図１０に示す。
位メモリセル（ＳＲＡＭセル）の回路図を図７、平面図
を図８（ａ），（ｂ）に示す。ここで分かりやすくする
ために駆動トランジスタＱｄ１，Ｑｄ２およびアクセス
トランジスタＱｔ１，Ｑｔ２で構成される部分（基板Ｍ
ＯＳ部分）を図８（ａ）に、ＴＦＴ負荷素子Ｑｐ１，Ｑ
ｐ２部分を図８（ｂ）にそれぞれ分図し図９はこのよう
なＳＲＡＭセルで構成されるメモリセルアレーの一部、
つまりＳＲＡＭセル（２点鎖線で囲って表示）６個（＝
縦２個×横３個）分を示す。さらに、ディジット線及び
ディジットコンタクト部の断面構造を明確に示すため、
図９のＸ−Ｘ線断面図を図１０に示す。
【０００５】これらの図を参照すると、ＳＲＡＭセル内
には、一対のワード線５（ＷＬ１），５（ＷＬ２）、一
対の駆動トランジスタＱｄ１，Ｑｄ２，一対のディジッ
ト線１５（ＤＬ１）、１５（ＤＬ２）、一対のディジッ
トコンタクトＣｄｌ１，Ｃｄｌ２、一対の活性領域Ａ−
１，Ａ−２，一対のＴＦＴゲート電極１０−１，１０−
２，一対のＴＦＴボディ層１２−１，１２−２が存在し
ている。これらの対をなすものは互いに軸対称となる配
置をとっている。さらに、デジット線は、ＳＲＡＭセル
の長辺方向に対し平行に配置され、かつ単位メモリセル
１個当たり２本（１５（ＤＬ１）、１５（ＤＬ２））配
置されている。そして、配線ピッチ（＝配線の幅Ｌ＋配
線の間隔Ｓ）は、文献１では０．９μｍ、また、文献２
では、大きさの異なる２種のメモリセルで、それぞれ
０．９５、１．０５μｍとなっている。なお、メモリセ
ルアレー内では隣接するＳＲＡＭセルの構造は互いに鏡
映反転した形になっている。
には、一対のワード線５（ＷＬ１），５（ＷＬ２）、一
対の駆動トランジスタＱｄ１，Ｑｄ２，一対のディジッ
ト線１５（ＤＬ１）、１５（ＤＬ２）、一対のディジッ
トコンタクトＣｄｌ１，Ｃｄｌ２、一対の活性領域Ａ−
１，Ａ−２，一対のＴＦＴゲート電極１０−１，１０−
２，一対のＴＦＴボディ層１２−１，１２−２が存在し
ている。これらの対をなすものは互いに軸対称となる配
置をとっている。さらに、デジット線は、ＳＲＡＭセル
の長辺方向に対し平行に配置され、かつ単位メモリセル
１個当たり２本（１５（ＤＬ１）、１５（ＤＬ２））配
置されている。そして、配線ピッチ（＝配線の幅Ｌ＋配
線の間隔Ｓ）は、文献１では０．９μｍ、また、文献２
では、大きさの異なる２種のメモリセルで、それぞれ
０．９５、１．０５μｍとなっている。なお、メモリセ
ルアレー内では隣接するＳＲＡＭセルの構造は互いに鏡
映反転した形になっている。
【０００６】このようなＳＲＡＭセルを実現するための
具体的構造は多数存在するが、その代表的なものを図１
０に示したが、それについて製造工程に沿って説明す
る。
具体的構造は多数存在するが、その代表的なものを図１
０に示したが、それについて製造工程に沿って説明す
る。
【０００７】まず、公知のＣＭＯＳ技術を用いて、Ｎ型
シリコン基板１に、Ｐ型ウエル領域２を形成したのち厚
さ２５０〜６００ｎｍの素子分離酸化膜３を形成して活
性領域Ａ−１，Ａ−２を区画し、その上にゲート酸化膜
４を形成しダイレクトコンタトＣＤを形成する部分のゲ
ート酸化膜４を除去し駆動トランジスタＱｄ１，Ｑｄ
２，アクセストランジスタＱｔ１，Ｑｔ２のゲート電極
５を形成し、Ｎ+ 型拡散層６（図８（ａ）に斜線で縁取
りして表示）を形成する。
シリコン基板１に、Ｐ型ウエル領域２を形成したのち厚
さ２５０〜６００ｎｍの素子分離酸化膜３を形成して活
性領域Ａ−１，Ａ−２を区画し、その上にゲート酸化膜
４を形成しダイレクトコンタトＣＤを形成する部分のゲ
ート酸化膜４を除去し駆動トランジスタＱｄ１，Ｑｄ
２，アクセストランジスタＱｔ１，Ｑｔ２のゲート電極
５を形成し、Ｎ+ 型拡散層６（図８（ａ）に斜線で縁取
りして表示）を形成する。
【０００８】次に、層間絶縁膜７を堆積し、接地コンタ
クト孔ＣＧ（Ｑｄ１，Ｑｄ２のソース領域に達する孔）
を設け接地層８を形成する。層間絶縁膜９を堆積しコン
タクト孔Ｃｄｐ１，Ｃｄｐ２（Ｑｄ２，Ｑｄ１のゲート
電極の達する孔）を形成しＴＦＴゲート電極１０−１，
１０−２を形成し、ＴＦＴゲート絶縁膜１１を形成しコ
ンタクト孔Ｃｐｇ１，Ｃｐｇ２（ＴＦＴゲート電極１０
−１，１０−２に達する孔）を形成し、ＴＦＴボディ層
１２を形成し、ｐ+ 型拡散層（図８（ｂ）に斜線で縁取
りして表示）を形成する。
クト孔ＣＧ（Ｑｄ１，Ｑｄ２のソース領域に達する孔）
を設け接地層８を形成する。層間絶縁膜９を堆積しコン
タクト孔Ｃｄｐ１，Ｃｄｐ２（Ｑｄ２，Ｑｄ１のゲート
電極の達する孔）を形成しＴＦＴゲート電極１０−１，
１０−２を形成し、ＴＦＴゲート絶縁膜１１を形成しコ
ンタクト孔Ｃｐｇ１，Ｃｐｇ２（ＴＦＴゲート電極１０
−１，１０−２に達する孔）を形成し、ＴＦＴボディ層
１２を形成し、ｐ+ 型拡散層（図８（ｂ）に斜線で縁取
りして表示）を形成する。
【０００９】次に、厚さ２００〜１０００ｎｍの層間絶
縁膜１３をＣＶＤ法により付着形成し、マスクを用い公
知の異方性エッチング技術によってディジットコンタク
トＣｄｌ１，Ｃｄｌ２を開孔し、公知の技術を用いてア
ルミニウムやタングステン等のプラグ１４でディジット
コンタクトを埋め、厚さ３００〜１０００ｎｍのアルミ
ニウムや銅等の導電膜１５によりディジット線１５（Ｄ
Ｌ１，）（ＤＬ２）を形成する。
縁膜１３をＣＶＤ法により付着形成し、マスクを用い公
知の異方性エッチング技術によってディジットコンタク
トＣｄｌ１，Ｃｄｌ２を開孔し、公知の技術を用いてア
ルミニウムやタングステン等のプラグ１４でディジット
コンタクトを埋め、厚さ３００〜１０００ｎｍのアルミ
ニウムや銅等の導電膜１５によりディジット線１５（Ｄ
Ｌ１，）（ＤＬ２）を形成する。
【００１０】
【発明が解決しようとする課題】前述したように、ＳＲ
ＡＭは、メモリセル内に２本のディジット線が配置さ
れ、その配線ピッチは、１μｍ前後と非常に微細な配線
となっている。また、ディジット線の膜厚は、配線抵抗
を低減するためにできる限り厚くしたいが、導電膜のエ
ッチングの時に、フォトレジスト膜も同時にエッチング
されるため、導電膜の膜厚を厚くするには、フォトレジ
スト膜の膜厚も厚くする必要がある。しかしながら、フ
ォトレジスト膜は膜厚を厚くすればするほど感度が落ち
るため微細パターンの形成が困難となる。
ＡＭは、メモリセル内に２本のディジット線が配置さ
れ、その配線ピッチは、１μｍ前後と非常に微細な配線
となっている。また、ディジット線の膜厚は、配線抵抗
を低減するためにできる限り厚くしたいが、導電膜のエ
ッチングの時に、フォトレジスト膜も同時にエッチング
されるため、導電膜の膜厚を厚くするには、フォトレジ
スト膜の膜厚も厚くする必要がある。しかしながら、フ
ォトレジスト膜は膜厚を厚くすればするほど感度が落ち
るため微細パターンの形成が困難となる。
【００１１】このため、例えば、従来の技術の単純な延
長により６４ＭｂのＳＲＡＭを設計した場合、チップサ
イズを同じ大きさとするためには、メモリセルの大きさ
は、従来（１６Ｍｂ）の０．２５倍の大きさとする必要
がある。すなわち単純に縮小した場合、メモリセルの縦
方向の長さと、横方向の長さをそれぞれ半分にする必要
があり、デジット線の配線ピッチは従来の半分である
０．５μｍ前後に微細化する必要がある。同時に前述し
た理由から、ディジット線の膜厚も、従来よりも２〜４
割程度薄くする必要が生じる。その結果、配線抵抗は２
倍以上に急増し、配線抵抗の増大と共に配線遅延が大き
くなる。そして、この傾向は、ＳＲＡＭが大容量になれ
ばなるほど顕著となり回路動作上無視できないものとな
る。
長により６４ＭｂのＳＲＡＭを設計した場合、チップサ
イズを同じ大きさとするためには、メモリセルの大きさ
は、従来（１６Ｍｂ）の０．２５倍の大きさとする必要
がある。すなわち単純に縮小した場合、メモリセルの縦
方向の長さと、横方向の長さをそれぞれ半分にする必要
があり、デジット線の配線ピッチは従来の半分である
０．５μｍ前後に微細化する必要がある。同時に前述し
た理由から、ディジット線の膜厚も、従来よりも２〜４
割程度薄くする必要が生じる。その結果、配線抵抗は２
倍以上に急増し、配線抵抗の増大と共に配線遅延が大き
くなる。そして、この傾向は、ＳＲＡＭが大容量になれ
ばなるほど顕著となり回路動作上無視できないものとな
る。
【００１２】本発明の目的は、ＳＲＡＭのディジット線
の配線ピッチをできる限り大きくとり、かつディジット
線の配線の膜厚をできる限り厚くすることによって、前
述した配線抵抗や配線遅延の増加といった問題を引き起
こすことなしに、大容量化できるＳＲＡＭを提供するこ
とにある。
の配線ピッチをできる限り大きくとり、かつディジット
線の配線の膜厚をできる限り厚くすることによって、前
述した配線抵抗や配線遅延の増加といった問題を引き起
こすことなしに、大容量化できるＳＲＡＭを提供するこ
とにある。
【００１３】
【課題を解決するための手段】本発明は、半導体基板の
表面部に形成された各散層をソース・ドレイン領域とし
て有する２個のアクセストランジスタおよび２個の駆動
トランジスタを有し、一の前記駆動トランジスタおよび
負荷素子を含む一対のインバータの入力端および出力端
を相互に交差接続したフリップフロップと、前記フリッ
プフロップの２つの入出力端とそれぞれ一の前記アクセ
ストランジスタを介して接続される第１のディジット線
および第２のディジット線とを有するＳＲＡＭセルを複
数並列に配置してメモリセルアレーに含む半導体記憶装
置において、互いに隣接する２つの前記ディジット線が
異なる層次の配線層で形成されているというものであ
る。
表面部に形成された各散層をソース・ドレイン領域とし
て有する２個のアクセストランジスタおよび２個の駆動
トランジスタを有し、一の前記駆動トランジスタおよび
負荷素子を含む一対のインバータの入力端および出力端
を相互に交差接続したフリップフロップと、前記フリッ
プフロップの２つの入出力端とそれぞれ一の前記アクセ
ストランジスタを介して接続される第１のディジット線
および第２のディジット線とを有するＳＲＡＭセルを複
数並列に配置してメモリセルアレーに含む半導体記憶装
置において、互いに隣接する２つの前記ディジット線が
異なる層次の配線層で形成されているというものであ
る。
【００１４】
【実施例】図１は本発明の第１の実施例を示す略平面図
である。メモリセルアレーのうち６個のＳＲＡＭセル
（境界を２点鎖線で表示）を示している。また、ＴＦＴ
負荷素子部（図８（ｂ））は便宜上示していない。図２
は図１のＸ−Ｘ線断面図である。
である。メモリセルアレーのうち６個のＳＲＡＭセル
（境界を２点鎖線で表示）を示している。また、ＴＦＴ
負荷素子部（図８（ｂ））は便宜上示していない。図２
は図１のＸ−Ｘ線断面図である。
【００１５】図１，図２，図７，図８を参照すると、こ
の実施例はＮ型シリコン基板１の表面部のＰ型ウェル領
域２に形成されたＮ+ 型拡散層６をソース・ドレイン領
域として有する２個のアクセストランジスタＱｔ１，Ｑ
ｔ２および２個の駆動トランジスタＱｄ１，Ｑｄ２を有
し、一の前述のＰ型シリコン基板１上の所定の絶縁膜９
を被覆するポリシリコン膜をゲート電極１０−１，１０
−２として有するＴＦＴ負荷素子（Ｑｐ１，Ｑｐ２）を
含む一対のインバータの入力端および出力端を相互に交
差接続したプリップフロップと、前述のフリップフロッ
プの２つの入出力端とそれぞれ一の前述のアクセストラ
ンジスタを介して接続される第１のディジット線ＤＬ１
および第２のディジット線ＤＬ２とを有するＳＲＡＭセ
ルを複数並列に配置してメモリセルアレーに含む半導体
記憶装置において、互いに隣接する２つの前述のディジ
ット線が異なる層次の配線層で形成されているというも
のである。
の実施例はＮ型シリコン基板１の表面部のＰ型ウェル領
域２に形成されたＮ+ 型拡散層６をソース・ドレイン領
域として有する２個のアクセストランジスタＱｔ１，Ｑ
ｔ２および２個の駆動トランジスタＱｄ１，Ｑｄ２を有
し、一の前述のＰ型シリコン基板１上の所定の絶縁膜９
を被覆するポリシリコン膜をゲート電極１０−１，１０
−２として有するＴＦＴ負荷素子（Ｑｐ１，Ｑｐ２）を
含む一対のインバータの入力端および出力端を相互に交
差接続したプリップフロップと、前述のフリップフロッ
プの２つの入出力端とそれぞれ一の前述のアクセストラ
ンジスタを介して接続される第１のディジット線ＤＬ１
および第２のディジット線ＤＬ２とを有するＳＲＡＭセ
ルを複数並列に配置してメモリセルアレーに含む半導体
記憶装置において、互いに隣接する２つの前述のディジ
ット線が異なる層次の配線層で形成されているというも
のである。
【００１６】層間絶縁膜１３より下部の構造および製造
方法は従来例と全く同様であるので改めて説明しない。
方法は従来例と全く同様であるので改めて説明しない。
【００１７】層間絶縁膜１３を形成したのち１部のディ
ジットコンタクト孔を開孔する。ディジットコンタクト
孔はＳＲＡＭセル領域の短辺部（図１のＸ−Ｘ線方向）
で互いに隣接する２つのＳＲＡＭセルに共有される。Ｓ
ＲＡＭセル領域の長辺部で互いに隣接する２つのＳＲＡ
Ｍセルのディジットコンタクト孔の１つ、図示のもので
はＣｄｌ１ａ、Ｃｄｌ２ａをまず開孔する。公知の技術
を用いてアルミニウムやタングステン等の第１のプラグ
１６でＣｄｌ１ａ，Ｃｄｌ２ａを埋め、厚さ３００〜１
０００ｎｍの第１の配線層１７を形成する。第１の配線
層はＳＲＡＭセルにより第１のディジット線ＤＬ１か第
２のディジット線ＤＬ２のどちらかになる。更に、厚さ
２００〜１０００ｎｍの層間絶縁膜１８をＣＶＤ法によ
り付着形成し、マスクを用い公知の異方性エッチング技
術によってディジットコンタクト孔Ｃｄｌ１ｂ，Ｃｄｌ
２ｂを開孔し、公知の技術を用いたアルミニウムやタン
グステン等の第２のプラグ１９でＣｄｌ１ｂ，Ｃｄｌ２
ｂを埋め、厚さ３００〜１０００ｎｍの第２の配線層２
０を形成する。第２の配線層２０はＳＲＡＭセルにより
第２のディジット線ＤＬ２か第１のディジット線ＤＬ１
のいずれかになる。
ジットコンタクト孔を開孔する。ディジットコンタクト
孔はＳＲＡＭセル領域の短辺部（図１のＸ−Ｘ線方向）
で互いに隣接する２つのＳＲＡＭセルに共有される。Ｓ
ＲＡＭセル領域の長辺部で互いに隣接する２つのＳＲＡ
Ｍセルのディジットコンタクト孔の１つ、図示のもので
はＣｄｌ１ａ、Ｃｄｌ２ａをまず開孔する。公知の技術
を用いてアルミニウムやタングステン等の第１のプラグ
１６でＣｄｌ１ａ，Ｃｄｌ２ａを埋め、厚さ３００〜１
０００ｎｍの第１の配線層１７を形成する。第１の配線
層はＳＲＡＭセルにより第１のディジット線ＤＬ１か第
２のディジット線ＤＬ２のどちらかになる。更に、厚さ
２００〜１０００ｎｍの層間絶縁膜１８をＣＶＤ法によ
り付着形成し、マスクを用い公知の異方性エッチング技
術によってディジットコンタクト孔Ｃｄｌ１ｂ，Ｃｄｌ
２ｂを開孔し、公知の技術を用いたアルミニウムやタン
グステン等の第２のプラグ１９でＣｄｌ１ｂ，Ｃｄｌ２
ｂを埋め、厚さ３００〜１０００ｎｍの第２の配線層２
０を形成する。第２の配線層２０はＳＲＡＭセルにより
第２のディジット線ＤＬ２か第１のディジット線ＤＬ１
のいずれかになる。
【００１８】本実施例では、隣接したディジット線が互
いに異なる配線層で形成されているので異層次の配線層
は層間絶縁膜を介してオーバラップさせることができ
る。従って配線ピッチ０従来技術よりも大きくできるの
で、ディジット線の配線幅を従来の２倍以上に広くした
り、ディジット線の膜厚を従来よりも厚くすることが可
能である。そして、これらの手法を用いることにより、
配線抵抗を従来の５０％以下に低減することができ、こ
の事によって、配線遅延を従来技術に対し１０〜２０％
程度改善することが可能である。
いに異なる配線層で形成されているので異層次の配線層
は層間絶縁膜を介してオーバラップさせることができ
る。従って配線ピッチ０従来技術よりも大きくできるの
で、ディジット線の配線幅を従来の２倍以上に広くした
り、ディジット線の膜厚を従来よりも厚くすることが可
能である。そして、これらの手法を用いることにより、
配線抵抗を従来の５０％以下に低減することができ、こ
の事によって、配線遅延を従来技術に対し１０〜２０％
程度改善することが可能である。
【００１９】図３は本発明の第２の実施例を示す平面図
である。ただし、便宜上ディジット線とディジットコン
タクト孔のみを示してある。図４は図３のＸ−Ｘ線拡大
断面図である。
である。ただし、便宜上ディジット線とディジットコン
タクト孔のみを示してある。図４は図３のＸ−Ｘ線拡大
断面図である。
【００２０】第１の配線層１７Ａ（第１のプラグ１６Ａ
でディジットコンタクト孔Ｃｄｌ１ａ，Ｃｄｌ２ａを埋
めている。）、第２の配線層２０Ａ（第２のプラグ１９
Ａでディジットコンタクト孔Ｃｄｌ１ｂ，Ｃｄｌ２ｂを
埋めている）および第３の配線層２３（厚さ２００〜１
０００ｎｍの層間絶縁膜２１を被覆し、ディジットコン
タクト孔Ｃｄｌ１Ｃ，Ｃｄｌ２Ｃを埋める第３のプラグ
２２に接触している）でディジット線を形成している。
第３の配線層の厚さは３００〜１０００ｎｍである。
でディジットコンタクト孔Ｃｄｌ１ａ，Ｃｄｌ２ａを埋
めている。）、第２の配線層２０Ａ（第２のプラグ１９
Ａでディジットコンタクト孔Ｃｄｌ１ｂ，Ｃｄｌ２ｂを
埋めている）および第３の配線層２３（厚さ２００〜１
０００ｎｍの層間絶縁膜２１を被覆し、ディジットコン
タクト孔Ｃｄｌ１Ｃ，Ｃｄｌ２Ｃを埋める第３のプラグ
２２に接触している）でディジット線を形成している。
第３の配線層の厚さは３００〜１０００ｎｍである。
【００２１】第１の実施例ではディジット線が１つおき
に同一層次の配線層となるが本実施例では２つおきにな
るので、同一層次の配線層間隔が第１の実施例に比べ広
くできるので、ディジット線の膜厚を第１の実施例より
も更に厚くすることが可能である。あるいは、配線容量
を従来の２０〜３０％程度低減することができる。さら
に配線層膜厚を第１の実施例と同じにした場合、配線層
幅を広くすることもできる。
に同一層次の配線層となるが本実施例では２つおきにな
るので、同一層次の配線層間隔が第１の実施例に比べ広
くできるので、ディジット線の膜厚を第１の実施例より
も更に厚くすることが可能である。あるいは、配線容量
を従来の２０〜３０％程度低減することができる。さら
に配線層膜厚を第１の実施例と同じにした場合、配線層
幅を広くすることもできる。
【００２２】以上述べたように、本発明第１及び第２の
実施例は、隣接して平行に走るディジット線が相互に別
々の配線層で形成され、かつ、上層と下層の配線層の配
線ピットが同一で、かつ、上層配線と下層配線の端部が
相互に重なり合い、かつ、上層配線とＮ+ 型拡散層との
接続ためにもうけられたプラグが下層配線の間に点在す
るといった特色を有している。
実施例は、隣接して平行に走るディジット線が相互に別
々の配線層で形成され、かつ、上層と下層の配線層の配
線ピットが同一で、かつ、上層配線と下層配線の端部が
相互に重なり合い、かつ、上層配線とＮ+ 型拡散層との
接続ためにもうけられたプラグが下層配線の間に点在す
るといった特色を有している。
【００２３】第２の実施例では、ディジット線は、１層
目−２層目−３層目の配線層を基本単位として、各層の
ディジット線が同一の配線ピッチを持っているが、１層
目−２層目−３層目−２層目を基本単位として配置する
こともできる。この場合には、１層目と３層目のディジ
ット線が、２層目のディジット線の２倍の配線ピッチを
持っている。また、配線層を４層以上に増やすことや、
配線層の組み合わせを変えることもできる。
目−２層目−３層目の配線層を基本単位として、各層の
ディジット線が同一の配線ピッチを持っているが、１層
目−２層目−３層目−２層目を基本単位として配置する
こともできる。この場合には、１層目と３層目のディジ
ット線が、２層目のディジット線の２倍の配線ピッチを
持っている。また、配線層を４層以上に増やすことや、
配線層の組み合わせを変えることもできる。
【００２４】図５は第３の実施例を示す略平面図、図６
は図５のＸ−Ｘ線断面図である。
は図５のＸ−Ｘ線断面図である。
【００２５】第１及び第２の実施例のディジット線がプ
ラグを介しＰ型ウエル領域２内に形成されたＮ+ 型拡散
層６と直接接続されているのに対し、第３の実施例で
は、第１の配線層１７Ｂは第１及び第２の実施例と同様
に、第１のプラグ１６Ｂを介しＮ+ 型拡散層６に直接接
続された構造となっているものの、第１の配線層と隣接
するディジット線を構成する第３の配線層２３Ａは、ア
ルミニウムやタングステン等の第４のプラグ２７を一度
介し、アルミニウムやタングステン等の引き出しパッド
２５に接続し、この引き出しパッド２５が第２のプラグ
１９ＢによってＰ型ウエル領域２内に形成されたＮ+ 型
拡散層領６と接続された構造となっている。
ラグを介しＰ型ウエル領域２内に形成されたＮ+ 型拡散
層６と直接接続されているのに対し、第３の実施例で
は、第１の配線層１７Ｂは第１及び第２の実施例と同様
に、第１のプラグ１６Ｂを介しＮ+ 型拡散層６に直接接
続された構造となっているものの、第１の配線層と隣接
するディジット線を構成する第３の配線層２３Ａは、ア
ルミニウムやタングステン等の第４のプラグ２７を一度
介し、アルミニウムやタングステン等の引き出しパッド
２５に接続し、この引き出しパッド２５が第２のプラグ
１９ＢによってＰ型ウエル領域２内に形成されたＮ+ 型
拡散層領６と接続された構造となっている。
【００２６】第３の配線層２３Ａは引き出しパッドを介
してＮ+ 型拡散層６と接続された構造となっているた
め、配線の自由度を大きくすることができる。また、第
１の実施例では、第１及び第２の配線層の間の層間絶縁
膜の膜厚は、厚さ２００〜１０００ｎｍの単層の酸化シ
リコン系絶縁膜で形成されているが、第３の実施例で
は、第１及び第３の配線層の間には２つの層間絶縁膜２
４，２６が存在しているため、トータルの膜厚が３５０
〜２０００ｎｍとなり、従来に比べ７５％〜１００％も
厚くすることができるので、層次の異なる配線層の重な
った部分に於ける配線寄生容量を低減することができ
る。
してＮ+ 型拡散層６と接続された構造となっているた
め、配線の自由度を大きくすることができる。また、第
１の実施例では、第１及び第２の配線層の間の層間絶縁
膜の膜厚は、厚さ２００〜１０００ｎｍの単層の酸化シ
リコン系絶縁膜で形成されているが、第３の実施例で
は、第１及び第３の配線層の間には２つの層間絶縁膜２
４，２６が存在しているため、トータルの膜厚が３５０
〜２０００ｎｍとなり、従来に比べ７５％〜１００％も
厚くすることができるので、層次の異なる配線層の重な
った部分に於ける配線寄生容量を低減することができ
る。
【００２７】本実施例の製造方法について説明する。
【００２８】層間絶縁膜１３を形成するところまでは従
来例、第１，第２の実施例と同じである。続いてマスク
を用い公知の異方性エッチング技術によってディジット
コンタクト孔Ｃｄｌ１ｄ，Ｃｄｌ２ｄを開孔し、公知の
技術を用いてアルミニウムやタングステン等の第１のプ
ラグ１６Ｂを形成し、３００〜１０００ｎｍの第１の配
線層１７を形成し、更に、５０〜１０００ｎｍの層間絶
縁膜２４をＣＶＤ技術を用いて付着形成し、マスクを用
い公知の異方性エッチング技術によって必要な部分にデ
ィジットコンタクト孔Ｃｄｌ１ｅ，Ｃｄｌ２ｅを開孔
し、公知の技術を用いてアルミニウムやタングステン等
の第２のプラグ１９Ｂ、厚さ１００〜８００ｎｍのアル
ミニウムやタングステン等の引き出しパッド２５上を形
成し、更に、厚さ２００〜１０００ｎｍの層間絶縁膜２
６をＣＶＤ技術を用いて付着形成し、マスクを用い公知
の異方性エッチング技術によって引き出しパッド２５上
にスルーホールを開孔し、公知の技術を用いてアルミニ
ウムやタングステン等の第４のプラグ２７、厚さ３００
〜１０００ｎｍの第３の配線層２３Ａを形成する。
来例、第１，第２の実施例と同じである。続いてマスク
を用い公知の異方性エッチング技術によってディジット
コンタクト孔Ｃｄｌ１ｄ，Ｃｄｌ２ｄを開孔し、公知の
技術を用いてアルミニウムやタングステン等の第１のプ
ラグ１６Ｂを形成し、３００〜１０００ｎｍの第１の配
線層１７を形成し、更に、５０〜１０００ｎｍの層間絶
縁膜２４をＣＶＤ技術を用いて付着形成し、マスクを用
い公知の異方性エッチング技術によって必要な部分にデ
ィジットコンタクト孔Ｃｄｌ１ｅ，Ｃｄｌ２ｅを開孔
し、公知の技術を用いてアルミニウムやタングステン等
の第２のプラグ１９Ｂ、厚さ１００〜８００ｎｍのアル
ミニウムやタングステン等の引き出しパッド２５上を形
成し、更に、厚さ２００〜１０００ｎｍの層間絶縁膜２
６をＣＶＤ技術を用いて付着形成し、マスクを用い公知
の異方性エッチング技術によって引き出しパッド２５上
にスルーホールを開孔し、公知の技術を用いてアルミニ
ウムやタングステン等の第４のプラグ２７、厚さ３００
〜１０００ｎｍの第３の配線層２３Ａを形成する。
【００２９】なお、以上の実施例において電源配線は、
更に上層の配線層を用い、ディジット線と直交する方向
に走行させ、例えば１６個のＳＲＡＭセル毎に図８
（ｂ）の１２（Ｖｃｃ）に接続すればよい。ワード線に
ついてもこれに準じる。
更に上層の配線層を用い、ディジット線と直交する方向
に走行させ、例えば１６個のＳＲＡＭセル毎に図８
（ｂ）の１２（Ｖｃｃ）に接続すればよい。ワード線に
ついてもこれに準じる。
【００３０】以上ＴＦＴ負荷型ＳＲＡＭを例にあげて説
明したが、本発明は高抵抗負荷型や負荷素を含めて全て
のトランジスタを基板ＭＯＳトランジスタで実現した完
全ＣＭＯＳ型等のＳＲＡＭに通用し得ることは当業にと
って明らかなことである。
明したが、本発明は高抵抗負荷型や負荷素を含めて全て
のトランジスタを基板ＭＯＳトランジスタで実現した完
全ＣＭＯＳ型等のＳＲＡＭに通用し得ることは当業にと
って明らかなことである。
【００３１】
【発明の効果】以上説明したように、本発明はＳＲＡＭ
の互いに隣接するディジット線を層次の異なる配線層で
構成することにより、大容量化を企っても配線ピッチを
大幅に縮小させたり、膜厚を大幅に薄くする必要がなく
なるので大容量のＳＲＡＭを実現することができるとい
う効果がある。
の互いに隣接するディジット線を層次の異なる配線層で
構成することにより、大容量化を企っても配線ピッチを
大幅に縮小させたり、膜厚を大幅に薄くする必要がなく
なるので大容量のＳＲＡＭを実現することができるとい
う効果がある。
【図１】本発明の第１の実施例を示す略平面図である。
【図２】図１のＸ−Ｘ線断面図である。
【図３】第２の実施例を示す略平面図である。
【図４】図３のＸ−Ｘ線拡大断面図である。
【図５】第３の実施例を示す略平面図である。
【図６】図５のＸ−Ｘ線断面図である。
【図７】ＳＲＡＭセルの回路図である。
【図８】ＳＲＡＭセルの基板ＭＯＳ部分の平面図（図８
（ａ））とＴＦＴ負荷素子部の平面図（図８（６））で
ある。
（ａ））とＴＦＴ負荷素子部の平面図（図８（６））で
ある。
【図９】従来例を示す略平面図である。
【図１０】図９のＸ−Ｘ線断面図である。
１ Ｎ型シリコン基板 ２ Ｐ型ウェル領域 ３ 素子分離酸化膜 ４ ゲート酸化膜 ５ ゲート電極 ６ Ｎ+ 型拡散層 ７ 層間絶縁膜 ８ 接地層 ９ 層間絶縁膜 １０−１，１０−２ ＴＦＴゲート電極 １１ ＴＦＴゲート電極 １２ ＴＦＴボディ層 １３ 層間絶縁膜 １４ プラグ １５ 導電膜 １６，１６Ｂ 第１のプラグ １７，１７Ａ，１７Ｂ 第７の配線層 １８ 層間絶縁膜 １９ 第２のプラグ ２０，２０Ａ 第２の配線層 ２１ 層間絶縁膜 ２２ 第３のプラグ ２３，２３Ａ 第３の配線層 ２４ 層間絶縁膜 ２５ 引出しパッド ２６ 層間絶縁膜 ２７ 第４のプラグ
Claims (3)
- 【請求項１】 半導体基板の表面部に形成された各散層
をソース・ドレイン領域として有するの２個のアクセス
トランジスタおよび２個の駆動トランジスタを有し、一
の前記駆動トランジスタおよび負荷素子を含む一対のイ
ンバータの入力端および出力端を相互に交差接続したフ
リップフロップと、前記フリップフロップの２つの入出
力端とそれぞれ一の前記アクセストランジスタを介して
接続される第１のディジット線および第２のディジット
線とを有するＳＲＡＭセルを複数並列に配置してメモリ
セルアレーに含む半導体記憶装置において、互いに隣接
する２つの前記ディジット線が異なる層次の配線層で形
成されていることを特徴とする半導体記憶装置。 - 【請求項２】 異なる層次の数が２である請求項１記載
の半導体記憶装置。 - 【請求項３】 異なる層次の数が３である請求項１記載
の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5336647A JP2830726B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体記憶装置 |
| US08/360,618 US5477501A (en) | 1993-12-28 | 1994-12-21 | Semiconductor random access memory device having digit lines selectively extending on inter-level insulating layers |
| KR1019940037109A KR0178815B1 (ko) | 1993-12-28 | 1994-12-27 | 레벨간 절연층에서 선택적으로 신장하는 디지트 라인을 갖는 반도체 ram 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5336647A JP2830726B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202030A true JPH07202030A (ja) | 1995-08-04 |
| JP2830726B2 JP2830726B2 (ja) | 1998-12-02 |
Family
ID=18301333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5336647A Expired - Fee Related JP2830726B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5477501A (ja) |
| JP (1) | JP2830726B2 (ja) |
| KR (1) | KR0178815B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6011711A (en) * | 1996-12-31 | 2000-01-04 | Stmicroelectronics, Inc. | SRAM cell with p-channel pull-up sources connected to bit lines |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258869A (ja) * | 1988-08-24 | 1990-02-28 | Sony Corp | メモリ装置 |
| JPH04125962A (ja) * | 1990-09-18 | 1992-04-27 | Sony Corp | メモリ装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06215564A (ja) * | 1993-01-13 | 1994-08-05 | Nec Corp | 半導体記憶装置 |
-
1993
- 1993-12-28 JP JP5336647A patent/JP2830726B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-21 US US08/360,618 patent/US5477501A/en not_active Expired - Fee Related
- 1994-12-27 KR KR1019940037109A patent/KR0178815B1/ko not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258869A (ja) * | 1988-08-24 | 1990-02-28 | Sony Corp | メモリ装置 |
| JPH04125962A (ja) * | 1990-09-18 | 1992-04-27 | Sony Corp | メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0178815B1 (ko) | 1999-03-20 |
| JP2830726B2 (ja) | 1998-12-02 |
| US5477501A (en) | 1995-12-19 |
| KR950021689A (ko) | 1995-07-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |