JPH07202038A - 不揮発性半導体メモリ装置及びその製造方法 - Google Patents
不揮発性半導体メモリ装置及びその製造方法Info
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- JPH07202038A JPH07202038A JP5343365A JP34336593A JPH07202038A JP H07202038 A JPH07202038 A JP H07202038A JP 5343365 A JP5343365 A JP 5343365A JP 34336593 A JP34336593 A JP 34336593A JP H07202038 A JPH07202038 A JP H07202038A
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- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 高集積化が可能であり、かつプログラムおよ
び消去動作の特性を向上させることができる不揮発性半
導体メモリ装置及びその製造方法を提供する。 【構成】 第１導電型の半導体基板（１０）の所定領域
に形成された第２導電型の低濃度第１活性領域（１３）
を形成し、前記第１活性領域（１３）の両側に第２導電
型の高濃度の第２活性領域（１８ａ）と第３活性領域
（１８ｂ）とを形成し、その前記第３活性領域１８ｂを
覆う第１導電型の高濃度の第４活性領域（１９で覆った
ことを特徴とする。
び消去動作の特性を向上させることができる不揮発性半
導体メモリ装置及びその製造方法を提供する。 【構成】 第１導電型の半導体基板（１０）の所定領域
に形成された第２導電型の低濃度第１活性領域（１３）
を形成し、前記第１活性領域（１３）の両側に第２導電
型の高濃度の第２活性領域（１８ａ）と第３活性領域
（１８ｂ）とを形成し、その前記第３活性領域１８ｂを
覆う第１導電型の高濃度の第４活性領域（１９で覆った
ことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体メモリ
装置及びその製造方法に関し、特に高集積化が可能であ
り、プログラムおよび消去動作の特性を向上させるに適
当なＥＥＰＲＯＭセル及びその製造方法に関する。
装置及びその製造方法に関し、特に高集積化が可能であ
り、プログラムおよび消去動作の特性を向上させるに適
当なＥＥＰＲＯＭセル及びその製造方法に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭは、ＦＥＴ構造における半
導体基板のソースとドレイン領域間に形成されるチャネ
ル領域上に絶縁層を介在して形成したフローティングゲ
ートと、このフローティングゲート上に絶縁層を介在し
て形成したコントロルゲートを利用して動作する素子で
ある。
導体基板のソースとドレイン領域間に形成されるチャネ
ル領域上に絶縁層を介在して形成したフローティングゲ
ートと、このフローティングゲート上に絶縁層を介在し
て形成したコントロルゲートを利用して動作する素子で
ある。
【０００３】このようなＥＥＰＲＯＭはいままで制限さ
れた分野で用いられているが、近年フラッシュメモリに
関する関心が高くなることにしたがって、その応用分野
は増大している。最も一般のＥＥＰＲＯＭセルの構造を
図１に示す。
れた分野で用いられているが、近年フラッシュメモリに
関する関心が高くなることにしたがって、その応用分野
は増大している。最も一般のＥＥＰＲＯＭセルの構造を
図１に示す。
【０００４】図１に示すように、ＥＥＰＲＯＭセルはコ
ントロルゲート６および基板１間にフローティングゲー
ト４が存在する。フローティングゲート４にホットエレ
クトロンが注入されてセル全体のしきい値電圧が高くな
ると、プログラムされたことと判断し、このフローティ
ングゲート内の電子を除去することによりセルのしきい
値電圧が元状態になると、消去されたことと判断する。
ここで、熱電子とは熱電子の金属プレートに熱が加えら
れる時放出される自由電子を意味し、真空管等に応用さ
れる。ホットキャリアとは強電界により加速化されるこ
とにより、高エネルギーを有する状態の電子やホールを
意味する。
ントロルゲート６および基板１間にフローティングゲー
ト４が存在する。フローティングゲート４にホットエレ
クトロンが注入されてセル全体のしきい値電圧が高くな
ると、プログラムされたことと判断し、このフローティ
ングゲート内の電子を除去することによりセルのしきい
値電圧が元状態になると、消去されたことと判断する。
ここで、熱電子とは熱電子の金属プレートに熱が加えら
れる時放出される自由電子を意味し、真空管等に応用さ
れる。ホットキャリアとは強電界により加速化されるこ
とにより、高エネルギーを有する状態の電子やホールを
意味する。
【０００５】図１の構造の場合、プログラムの時にはド
レイン２ｂの方に高電圧を印加することにより発生する
ドレインアバランシェ熱電子を利用して電子を注入さ
せ、消去時にはソース２ａの方に高電圧を印加してソー
ス２ａの方の薄いトンネリング酸化膜３を介してフロー
ティングゲート内の電子を放出させることにより、電子
を除去する。図２は従来のＥＥＰＲＯＭセルの他の構造
を示すもので、図１の構造にあるトンネリング酸化膜を
形成させずに製造された構造であって、プログラムおよ
び消去動作は上述した図１の場合と同一の原理であり、
この構造はフラッシュメモリで用いられることである。
レイン２ｂの方に高電圧を印加することにより発生する
ドレインアバランシェ熱電子を利用して電子を注入さ
せ、消去時にはソース２ａの方に高電圧を印加してソー
ス２ａの方の薄いトンネリング酸化膜３を介してフロー
ティングゲート内の電子を放出させることにより、電子
を除去する。図２は従来のＥＥＰＲＯＭセルの他の構造
を示すもので、図１の構造にあるトンネリング酸化膜を
形成させずに製造された構造であって、プログラムおよ
び消去動作は上述した図１の場合と同一の原理であり、
この構造はフラッシュメモリで用いられることである。
【０００６】前記図１および図２のセル構造において、
プログラム特性を良くするために、ドレイン２ｂの方に
高電界を発生すべきである。一方消去特性を良くするた
めにはソース２ａの方に高電圧が印加される時接合ブレ
イクダウンが発生しないように、接合ブレイクダウン特
性を改善させなければならない。
プログラム特性を良くするために、ドレイン２ｂの方に
高電界を発生すべきである。一方消去特性を良くするた
めにはソース２ａの方に高電圧が印加される時接合ブレ
イクダウンが発生しないように、接合ブレイクダウン特
性を改善させなければならない。
【０００７】このような特性改善のために提案された構
造として、米国特許４，９７２，３７１号に開示された
ものを図３に示す。図３のＥＥＰＲＯＭセルの構造はド
レイン２ｂの方には高濃度の不純物がドーピングされた
Ｐ+ 領域７を形成して電界を高め、ソース２ａの方には
低濃度の不純物がドーピングされたＮ- 領域８を形成し
て接合ブレイクダウンの特性を改善させた。
造として、米国特許４，９７２，３７１号に開示された
ものを図３に示す。図３のＥＥＰＲＯＭセルの構造はド
レイン２ｂの方には高濃度の不純物がドーピングされた
Ｐ+ 領域７を形成して電界を高め、ソース２ａの方には
低濃度の不純物がドーピングされたＮ- 領域８を形成し
て接合ブレイクダウンの特性を改善させた。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな構造の場合は、ソースとドレインとを異なって形成
しなければならないので、製造工程の時にフォトリソグ
ラフィ工程が前記図１および図２の構造に比べて２回以
上追加されることとなるので、製造工程が非常に煩雑化
となる問題点がある。本発明の目的は、従来技術の問題
点を解消するためのもので、高集積化が可能であり、か
つプログラムおよび消去動作の特性を向上させることが
できる不揮発性半導体メモリ装置及びその製造方法を提
供することにある。
うな構造の場合は、ソースとドレインとを異なって形成
しなければならないので、製造工程の時にフォトリソグ
ラフィ工程が前記図１および図２の構造に比べて２回以
上追加されることとなるので、製造工程が非常に煩雑化
となる問題点がある。本発明の目的は、従来技術の問題
点を解消するためのもので、高集積化が可能であり、か
つプログラムおよび消去動作の特性を向上させることが
できる不揮発性半導体メモリ装置及びその製造方法を提
供することにある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、第１導電型半導体基板の所定領
域に形成された第２導電型の低濃度第１活性領域と、前
記第１活性領域の一側に形成された第２導電型の高濃度
の第２活性領域と、前記第１活性領域の他側に形成され
た第２導電型の高濃度の第３活性領域と、前記第３活性
領域を覆う第１導電型の高濃度の第４活性領域と、前記
第１活性領域上に第１絶縁層を介在して形成されたフロ
ーティングゲート、および前記フローティングゲート上
に第２絶縁層を介在して形成されたコントロルゲート
と、を有することを特徴とする。
めに、本発明によれば、第１導電型半導体基板の所定領
域に形成された第２導電型の低濃度第１活性領域と、前
記第１活性領域の一側に形成された第２導電型の高濃度
の第２活性領域と、前記第１活性領域の他側に形成され
た第２導電型の高濃度の第３活性領域と、前記第３活性
領域を覆う第１導電型の高濃度の第４活性領域と、前記
第１活性領域上に第１絶縁層を介在して形成されたフロ
ーティングゲート、および前記フローティングゲート上
に第２絶縁層を介在して形成されたコントロルゲート
と、を有することを特徴とする。
【００１０】本発明製造方法によれば、第１導電型の半
導体基板の所定領域に、第２導電型の不純物を高濃度で
イオン注入して第１活性領域を形成する段階と、前記第
１活性領域上に第１絶縁層、第１導電層、第２絶縁層、
第２導電層を順次積層して形成する段階と、前記第２導
電層、第２絶縁層、第１導電層を所定パターンでパター
ニングしてフローティングゲートおよびコントロルゲー
トを形成する段階と、第２導電型の不純物を高濃度でイ
オン注入して前記フローティングゲートおよびコントロ
ルゲートの両端の半導体基板領域に第２活性領域および
第３活性領域を形成する段階と、および前記第３活性領
域の部位のみを選択的に第１導電型の不純物を高濃度で
イオン注入して第４活性領域を形成する段階と、を有す
ることを特徴とする。
導体基板の所定領域に、第２導電型の不純物を高濃度で
イオン注入して第１活性領域を形成する段階と、前記第
１活性領域上に第１絶縁層、第１導電層、第２絶縁層、
第２導電層を順次積層して形成する段階と、前記第２導
電層、第２絶縁層、第１導電層を所定パターンでパター
ニングしてフローティングゲートおよびコントロルゲー
トを形成する段階と、第２導電型の不純物を高濃度でイ
オン注入して前記フローティングゲートおよびコントロ
ルゲートの両端の半導体基板領域に第２活性領域および
第３活性領域を形成する段階と、および前記第３活性領
域の部位のみを選択的に第１導電型の不純物を高濃度で
イオン注入して第４活性領域を形成する段階と、を有す
ることを特徴とする。
【００１１】
【実施例】以下、図面に基づいて本発明を詳述する。図
４は、本発明の第１実施例によるＥＥＰＲＯＭセル断面
構造図である。本発明のＥＥＰＲＯＭセル構造は、図４
に示すように、半導体基板１０上に第１絶縁層１４を介
在して形成されたフローティングゲート１５と、このフ
ローティングゲート１５上に層間絶縁層１６を介在して
形成されたコントロルゲート１７の積層ゲート構造であ
り、前記ゲート下部の半導体基板に形成されたＮ- 領域
である第１活性領域１３と、この第１活性領域１３の両
端にそれぞれ形成されたＮ+ 領域である第２活性領域１
８ａと第３活性領域１８ｂとからなるソース１８ａおよ
びドレイン１８ｂ領域と、第３活性領域１８ｂを覆うＰ
+ 領域である第４活性領域１９を備える。
４は、本発明の第１実施例によるＥＥＰＲＯＭセル断面
構造図である。本発明のＥＥＰＲＯＭセル構造は、図４
に示すように、半導体基板１０上に第１絶縁層１４を介
在して形成されたフローティングゲート１５と、このフ
ローティングゲート１５上に層間絶縁層１６を介在して
形成されたコントロルゲート１７の積層ゲート構造であ
り、前記ゲート下部の半導体基板に形成されたＮ- 領域
である第１活性領域１３と、この第１活性領域１３の両
端にそれぞれ形成されたＮ+ 領域である第２活性領域１
８ａと第３活性領域１８ｂとからなるソース１８ａおよ
びドレイン１８ｂ領域と、第３活性領域１８ｂを覆うＰ
+ 領域である第４活性領域１９を備える。
【００１２】上記構造の本発明のＥＥＰＲＯＭセルは、
ソース１８ａ側に低濃度Ｎ- 領域である第１活性領域１
３が形成されており、消去動作時にときどき生ずる接合
ブレイクダウンが改善され、全体的なソース側接合領域
１８ａ，１３とゲートとのオーバラップが最大となるの
で消去時の動作速度が改善される。また、ドレイン１８
ｂ側には、高濃度のドーピングされたＰ+ 領域１９が形
成されているので、高電界（ｈｉｇｈ ｅｌｅｃｔｒｉ
ｃ ｆｉｅｌｄ）が生成されてプログラム速度が改善さ
れる。
ソース１８ａ側に低濃度Ｎ- 領域である第１活性領域１
３が形成されており、消去動作時にときどき生ずる接合
ブレイクダウンが改善され、全体的なソース側接合領域
１８ａ，１３とゲートとのオーバラップが最大となるの
で消去時の動作速度が改善される。また、ドレイン１８
ｂ側には、高濃度のドーピングされたＰ+ 領域１９が形
成されているので、高電界（ｈｉｇｈ ｅｌｅｃｔｒｉ
ｃ ｆｉｅｌｄ）が生成されてプログラム速度が改善さ
れる。
【００１３】図５〜図９は本発明の第１実施例によるＥ
ＥＰＲＯＭセルの製造方法を示す工程図である。まず図
５に示すように、第１導電型の半導体基板として、例え
ばＰ型半導体基板１０に素子分離工程として、通常ＬＯ
ＣＯＳ工程によりフィールド酸化膜１１を形成して素子
分離領域と活性領域を定める。
ＥＰＲＯＭセルの製造方法を示す工程図である。まず図
５に示すように、第１導電型の半導体基板として、例え
ばＰ型半導体基板１０に素子分離工程として、通常ＬＯ
ＣＯＳ工程によりフィールド酸化膜１１を形成して素子
分離領域と活性領域を定める。
【００１４】図６に示すように、前記半導体基板１０上
に犠牲酸化膜１２を形成した後、第２導電型の不純物と
してＮ型不純物を低濃度で注入して第１接合深さを有す
る第１活性領域であるＮ- 領域１３を形成する。図７に
示すように、前記犠牲酸化膜を除去した後、第１絶縁層
１４を前記Ｎ-領域１３が形成されべき基板上に形成さ
れた後、第１絶縁層１４上に第１導電層１５、第２絶縁
層１６、第２導電層１７を順次形成した後、フォトリソ
グラフィ工程により前記第２導電層、第２絶縁層、第１
導電層を所定パターンでパターニングしてフローティン
グゲート１５およびコントロルゲート１７を、形成す
る。この時前記ゲートの形成のための第１導電層および
第２導電層はポリシリコンで形成するのが望ましい。
に犠牲酸化膜１２を形成した後、第２導電型の不純物と
してＮ型不純物を低濃度で注入して第１接合深さを有す
る第１活性領域であるＮ- 領域１３を形成する。図７に
示すように、前記犠牲酸化膜を除去した後、第１絶縁層
１４を前記Ｎ-領域１３が形成されべき基板上に形成さ
れた後、第１絶縁層１４上に第１導電層１５、第２絶縁
層１６、第２導電層１７を順次形成した後、フォトリソ
グラフィ工程により前記第２導電層、第２絶縁層、第１
導電層を所定パターンでパターニングしてフローティン
グゲート１５およびコントロルゲート１７を、形成す
る。この時前記ゲートの形成のための第１導電層および
第２導電層はポリシリコンで形成するのが望ましい。
【００１５】図８に示すように、Ｎ型不純物を高濃度で
イオン注入して前記積層形成されたフローティングゲー
ト１５およびコントロルゲート１７にセルフアラインし
てゲート両端の半導体基板領域に第２接合深さを有する
Ｎ+ 領域である第２活性領域１８ａおよび第３活性領域
１８ｂをそれぞれ形成する。この時、前記形成された第
１活性領域１３はゲート領域の下部に残ることとなる。
イオン注入して前記積層形成されたフローティングゲー
ト１５およびコントロルゲート１７にセルフアラインし
てゲート両端の半導体基板領域に第２接合深さを有する
Ｎ+ 領域である第２活性領域１８ａおよび第３活性領域
１８ｂをそれぞれ形成する。この時、前記形成された第
１活性領域１３はゲート領域の下部に残ることとなる。
【００１６】図９に示すように、フォトレジスト（Ｐ／
Ｒ）を利用して所定部分はマスキングした後、第１導電
型の不純物としてＰ型不純物を選択的に高濃度でイオン
注入して前記形成された第３活性領域１８ｂを覆うＰ+
領域としての第３接合深さを有する第４活性領域１９を
形成する。この時第４活性領域１９の濃度は第１活性領
域１３の濃度より高く、第２活性領域１８ａおよび第３
活性領域１８ｂの濃度より低く形成する。また第４活性
領域１９の接合深さである第３接合深さは前記第１接合
深さおよび第２接合深さより深い。
Ｒ）を利用して所定部分はマスキングした後、第１導電
型の不純物としてＰ型不純物を選択的に高濃度でイオン
注入して前記形成された第３活性領域１８ｂを覆うＰ+
領域としての第３接合深さを有する第４活性領域１９を
形成する。この時第４活性領域１９の濃度は第１活性領
域１３の濃度より高く、第２活性領域１８ａおよび第３
活性領域１８ｂの濃度より低く形成する。また第４活性
領域１９の接合深さである第３接合深さは前記第１接合
深さおよび第２接合深さより深い。
【００１７】以上のように、本発明は１回のリソグラフ
ィ工程によりソース／ドレイン領域１８とソース側のＮ
- 領域１３、ドレイン側のＰ+ 領域１９を形成すること
が可能であるので、非常に簡単な工程によりＥＥＰＲＯ
Ｍセルを製造することができ、これにより非常に小さい
大きさの素子を製造することができるので半導体メモリ
装置の高集積化が可能となる。
ィ工程によりソース／ドレイン領域１８とソース側のＮ
- 領域１３、ドレイン側のＰ+ 領域１９を形成すること
が可能であるので、非常に簡単な工程によりＥＥＰＲＯ
Ｍセルを製造することができ、これにより非常に小さい
大きさの素子を製造することができるので半導体メモリ
装置の高集積化が可能となる。
【００１８】一方、図１０は本発明の第２実施例による
ＥＥＰＲＯＭセル断面構造図である。上述した第１実施
例の構造において、第４活性領域１９を覆うＰ- 領域で
ある第５活性領域２０が追加された構造である。前述し
た構造においては、プログラム速度を改善するための高
電界の生成のために、前記第３活性領域、すなわちドレ
イン領域１８ｂ側にドレイン領域を覆う高濃度でドーピ
ングされたＰ+ 領域１９を設け、さらに不純物の濃度が
低いＰ-領域２０を設けてチャネルとして用いられるＰ
型活性化領域が高過ぎるしきい値電圧となることを適切
に調節することができるようにする。
ＥＥＰＲＯＭセル断面構造図である。上述した第１実施
例の構造において、第４活性領域１９を覆うＰ- 領域で
ある第５活性領域２０が追加された構造である。前述し
た構造においては、プログラム速度を改善するための高
電界の生成のために、前記第３活性領域、すなわちドレ
イン領域１８ｂ側にドレイン領域を覆う高濃度でドーピ
ングされたＰ+ 領域１９を設け、さらに不純物の濃度が
低いＰ-領域２０を設けてチャネルとして用いられるＰ
型活性化領域が高過ぎるしきい値電圧となることを適切
に調節することができるようにする。
【００１９】前記本発明の第２実施例によるＥＥＰＲＯ
Ｍセルの構造は、上述した第１実施例の製造工程におい
て、図９の工程の第４活性領域１９であるＰ+ 領域を形
成した後不純物の濃度とイオン注入エネルギーとを調節
して、さらにＰ型不純物をイオン注入して前記第４活性
領域１９を覆うＰ- 領域である第５活性領域２０を形成
することにより製造される。
Ｍセルの構造は、上述した第１実施例の製造工程におい
て、図９の工程の第４活性領域１９であるＰ+ 領域を形
成した後不純物の濃度とイオン注入エネルギーとを調節
して、さらにＰ型不純物をイオン注入して前記第４活性
領域１９を覆うＰ- 領域である第５活性領域２０を形成
することにより製造される。
【００２０】図１１は本発明の第３実施例によるＥＥＰ
ＲＯＭセル断面構造図である。上述した第１実施例の構
造において、第１活性領域１３を第２活性領域１８ａお
よび第３活性領域１８ｂより深く形成することにより、
第２活性領域、すなわちソース領域１８ａを第１活性領
域であるＮ- 領域１３が覆うようにしたものである。
ＲＯＭセル断面構造図である。上述した第１実施例の構
造において、第１活性領域１３を第２活性領域１８ａお
よび第３活性領域１８ｂより深く形成することにより、
第２活性領域、すなわちソース領域１８ａを第１活性領
域であるＮ- 領域１３が覆うようにしたものである。
【００２１】前記構造において、Ｎ+ 領域である第２活
性領域１８ａ、すなわちソース領域をＮ- 領域である第
１活性領域１３が覆うようにして、消去動作時のソース
に印加される高電圧による電界を基板の方にも緩和させ
る役割を付与して動作特性を向上させる。前記本発明の
第３実施例によるＥＥＰＲＯＭセルは、前記本発明の第
１実施例によるＥＥＰＲＯＭセルの製造方法と同様の方
法により製造することであるが、第１活性領域１３、第
２活性領域１８ａおよび第３活性領域１８ｂを形成する
時、不純物のイオン注入工程時のイオン注入のエネルギ
ーを調節して第１活性領域１３を第２活性領域１８ａお
よび第３活性領域１８ｂより深く形成する。
性領域１８ａ、すなわちソース領域をＮ- 領域である第
１活性領域１３が覆うようにして、消去動作時のソース
に印加される高電圧による電界を基板の方にも緩和させ
る役割を付与して動作特性を向上させる。前記本発明の
第３実施例によるＥＥＰＲＯＭセルは、前記本発明の第
１実施例によるＥＥＰＲＯＭセルの製造方法と同様の方
法により製造することであるが、第１活性領域１３、第
２活性領域１８ａおよび第３活性領域１８ｂを形成する
時、不純物のイオン注入工程時のイオン注入のエネルギ
ーを調節して第１活性領域１３を第２活性領域１８ａお
よび第３活性領域１８ｂより深く形成する。
【００２２】図１２は本発明の第４実施例によるＥＥＰ
ＲＯＭセル断面構造図である。第２実施例と同様に第４
活性領域であるＰ+ 領域１９を覆う第５活性領域２０で
あるＰ- 領域が形成されると共に、前記第３実施例のよ
うに第２活性領域を覆うようにして第１活性領域である
Ｎ- 領域１３が形成される構造である。図１２に示す構
造は、上述した第２実施例および第３実施例のＥＥＰＲ
ＯＭセルの構造を併用して採用した構造で、第３活性領
域、すなわちドレイン領域１８ｂ側にドレイン領域を覆
う高濃度のドーピングされたＰ+ 領域１９をドーピング
された不純物濃度のＰ+ 領域１９より低いＰ- 領域２０
が覆ってチャネル領域のしきい値電圧を低く調整すると
共に、Ｎ+ 領域である第２活性領域１８ａ、すなわちソ
ース領域をＮ- 領域である第１活性領域１３が覆って消
去動作時にソースに印加する高電圧による電界を基板の
方にも緩和する役割を付与して動作特性を向上させたも
のである。
ＲＯＭセル断面構造図である。第２実施例と同様に第４
活性領域であるＰ+ 領域１９を覆う第５活性領域２０で
あるＰ- 領域が形成されると共に、前記第３実施例のよ
うに第２活性領域を覆うようにして第１活性領域である
Ｎ- 領域１３が形成される構造である。図１２に示す構
造は、上述した第２実施例および第３実施例のＥＥＰＲ
ＯＭセルの構造を併用して採用した構造で、第３活性領
域、すなわちドレイン領域１８ｂ側にドレイン領域を覆
う高濃度のドーピングされたＰ+ 領域１９をドーピング
された不純物濃度のＰ+ 領域１９より低いＰ- 領域２０
が覆ってチャネル領域のしきい値電圧を低く調整すると
共に、Ｎ+ 領域である第２活性領域１８ａ、すなわちソ
ース領域をＮ- 領域である第１活性領域１３が覆って消
去動作時にソースに印加する高電圧による電界を基板の
方にも緩和する役割を付与して動作特性を向上させたも
のである。
【００２３】本発明の第４実施例によるＥＥＰＲＯＭセ
ルは、上述した第１実施例の工程と同様の工程により製
造することであるが、第１活性領域１３、第２活性領域
１８ａおよび第３活性領域１８ｂを形成する時の不純物
のイオン注入工程時のイオン注入のエネルギーを調整し
て、第１活性領域１３を第２活性領域１８ａおよび第３
活性領域１８ｂの深さより深く形成し、第４活性領域１
９を形成した後不純物の濃度とイオン注入のエネルギー
とを調整して、さらにＰ型不純物をイオン注入して前記
第４活性領域１９を覆うＰ- 領域である第５活性領域２
０を形成することにより製造する。
ルは、上述した第１実施例の工程と同様の工程により製
造することであるが、第１活性領域１３、第２活性領域
１８ａおよび第３活性領域１８ｂを形成する時の不純物
のイオン注入工程時のイオン注入のエネルギーを調整し
て、第１活性領域１３を第２活性領域１８ａおよび第３
活性領域１８ｂの深さより深く形成し、第４活性領域１
９を形成した後不純物の濃度とイオン注入のエネルギー
とを調整して、さらにＰ型不純物をイオン注入して前記
第４活性領域１９を覆うＰ- 領域である第５活性領域２
０を形成することにより製造する。
【００２４】前記第２、第３、第４実施例によるＥＥＰ
ＲＯＭセルは、上述したように、第１実施例の製造工程
と同一の工程により製造可能であるので、第１実施例と
同様に容易な工程により、より特性の改善されたＥＥＰ
ＲＯＭセルを製造することができる。
ＲＯＭセルは、上述したように、第１実施例の製造工程
と同一の工程により製造可能であるので、第１実施例と
同様に容易な工程により、より特性の改善されたＥＥＰ
ＲＯＭセルを製造することができる。
【００２５】（１） 前記第１活性領域１３が、Ｎ型不
純物が低濃度でドーピングされて形成されたＮ- 領域で
あることを特徴とする請求項１記載の不揮発性半導体メ
モリ装置。 （２） 前記第２活性領域１８ａが、Ｎ型不純物が高濃
度でドーピングされて形成されたＮ+ 領域であることを
特徴とする請求項１記載の不揮発性半導体メモリ装置。 （３） 前記第３活性領域１８ｂが、Ｎ型不純物が高濃
度でドーピングされて形成されたＮ+ 領域であることを
特徴とする請求項１記載の不揮発性半導体メモリ装置。 （４） 前記第４活性領域１９が、Ｐ型不純物が低濃度
でドーピングされて形成されたＰ+ 領域であることを特
徴とする請求項１記載の不揮発性半導体メモリ装置。 （５） 前記第２活性領域１８ａおよび第３活性領域１
８ｂの深さが、第１活性領域１３の深さより深く形成さ
れたことを特徴とする請求項１記載の不揮発性半導体メ
モリ装置。 （６） 前記第１活性領域１３の深さが、前記第２活性
領域１８ａおよび第３活性領域１８ｂの深さより深く形
成されたことを特徴とする請求項１記載の不揮発性半導
体メモリ装置。 （７） 前記第１活性領域１３の深さが、その一側に形
成された第２導電型の低濃度の第５活性領域２０が、さ
らに含まれることを特徴とする上記（６）記載の不揮発
性半導体メモリ装置。 （８） 前記第４活性領域１９を覆う第２導電型の低濃
度の第５活性領域２０が、さらに含まれることを特徴と
する上記（６）記載の不揮発性半導体メモリ装置。 （９） 前記第５活性領域２０は、Ｐ型不純物が低濃度
でドーピングされて形成されたＰ- 領域であることを特
徴とする上記（７）記載の不揮発性半導体メモリ装置。 （１０） 前記第４活性領域１９を覆う第２導電型の低
濃度の第５活性領域２０が、さらに含まれることを特徴
とする請求項１および上記（７）記載の不揮発性半導体
メモリ装置。 （１１） 前記第４活性領域１９は、前記第１活性領域
１３の濃度より高く、第２活性領域１８ａおよび第３活
性領域１８ｂの濃度より低い濃度を有することを特徴と
する請求項１記載の不揮発性半導体メモリ装置。
純物が低濃度でドーピングされて形成されたＮ- 領域で
あることを特徴とする請求項１記載の不揮発性半導体メ
モリ装置。 （２） 前記第２活性領域１８ａが、Ｎ型不純物が高濃
度でドーピングされて形成されたＮ+ 領域であることを
特徴とする請求項１記載の不揮発性半導体メモリ装置。 （３） 前記第３活性領域１８ｂが、Ｎ型不純物が高濃
度でドーピングされて形成されたＮ+ 領域であることを
特徴とする請求項１記載の不揮発性半導体メモリ装置。 （４） 前記第４活性領域１９が、Ｐ型不純物が低濃度
でドーピングされて形成されたＰ+ 領域であることを特
徴とする請求項１記載の不揮発性半導体メモリ装置。 （５） 前記第２活性領域１８ａおよび第３活性領域１
８ｂの深さが、第１活性領域１３の深さより深く形成さ
れたことを特徴とする請求項１記載の不揮発性半導体メ
モリ装置。 （６） 前記第１活性領域１３の深さが、前記第２活性
領域１８ａおよび第３活性領域１８ｂの深さより深く形
成されたことを特徴とする請求項１記載の不揮発性半導
体メモリ装置。 （７） 前記第１活性領域１３の深さが、その一側に形
成された第２導電型の低濃度の第５活性領域２０が、さ
らに含まれることを特徴とする上記（６）記載の不揮発
性半導体メモリ装置。 （８） 前記第４活性領域１９を覆う第２導電型の低濃
度の第５活性領域２０が、さらに含まれることを特徴と
する上記（６）記載の不揮発性半導体メモリ装置。 （９） 前記第５活性領域２０は、Ｐ型不純物が低濃度
でドーピングされて形成されたＰ- 領域であることを特
徴とする上記（７）記載の不揮発性半導体メモリ装置。 （１０） 前記第４活性領域１９を覆う第２導電型の低
濃度の第５活性領域２０が、さらに含まれることを特徴
とする請求項１および上記（７）記載の不揮発性半導体
メモリ装置。 （１１） 前記第４活性領域１９は、前記第１活性領域
１３の濃度より高く、第２活性領域１８ａおよび第３活
性領域１８ｂの濃度より低い濃度を有することを特徴と
する請求項１記載の不揮発性半導体メモリ装置。
【００２６】（１２） 前記第２活性領域１８ａおよび
第３活性領域１８ｂを形成する段階は、Ｎ型不純物を高
濃度でイオン注入して前記積層形成されたフローティン
グゲート１５およびコントロルゲート１７にセルフアラ
インされるＮ+ 領域を、半導体基板に形成する工程によ
りなされることを特徴とする請求項２記載の不揮発性半
導体メモリ装置の製造方法。 （１３） 前記第２活性領域１８ａおよび第３活性領域
１８ｂは、前記第１活性領域１３の深さより深い深さを
有するように形成することを特徴とする請求項２記載の
不揮発性半導体メモリ装置の製造方法。 （１４） 前記第２活性領域１８ａおよび第３活性領域
１８ｂは、前記第１活性領域１３の深さより浅い深さを
有するように形成することを特徴とする請求項２記載の
不揮発性半導体メモリ装置の製造方法。 （１５） 前記第４活性領域１９を形成した段階後に、
第４活性領域１９を覆う第１導電型の低濃度の第５活性
領域２０を形成する段階が、さらに含まれることを特徴
とする請求項２記載の不揮発性半導体メモリ装置の製造
方法。 （１６） 前記第５活性領域２０を形成した段階は、前
記第４活性領域１９を形成した段階後に、第４活性領域
１９を形成するためのイオン注入工程時の第１導電型の
不純物濃度とイオン注入のエネルギーとを調節して、さ
らに第１導電型の不純物を低濃度でイオン注入する工程
によりなされることを特徴とする上記（１５）記載の不
揮発性半導体メモリ装置の製造方法。
第３活性領域１８ｂを形成する段階は、Ｎ型不純物を高
濃度でイオン注入して前記積層形成されたフローティン
グゲート１５およびコントロルゲート１７にセルフアラ
インされるＮ+ 領域を、半導体基板に形成する工程によ
りなされることを特徴とする請求項２記載の不揮発性半
導体メモリ装置の製造方法。 （１３） 前記第２活性領域１８ａおよび第３活性領域
１８ｂは、前記第１活性領域１３の深さより深い深さを
有するように形成することを特徴とする請求項２記載の
不揮発性半導体メモリ装置の製造方法。 （１４） 前記第２活性領域１８ａおよび第３活性領域
１８ｂは、前記第１活性領域１３の深さより浅い深さを
有するように形成することを特徴とする請求項２記載の
不揮発性半導体メモリ装置の製造方法。 （１５） 前記第４活性領域１９を形成した段階後に、
第４活性領域１９を覆う第１導電型の低濃度の第５活性
領域２０を形成する段階が、さらに含まれることを特徴
とする請求項２記載の不揮発性半導体メモリ装置の製造
方法。 （１６） 前記第５活性領域２０を形成した段階は、前
記第４活性領域１９を形成した段階後に、第４活性領域
１９を形成するためのイオン注入工程時の第１導電型の
不純物濃度とイオン注入のエネルギーとを調節して、さ
らに第１導電型の不純物を低濃度でイオン注入する工程
によりなされることを特徴とする上記（１５）記載の不
揮発性半導体メモリ装置の製造方法。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
消去およびプログラムの動作速度の向上等のような動作
特性が改善されたＥＥＰＲＯＭセルを達成することがで
き、容易な製造工程により高集積化されたＥＥＰＲＯＭ
セルを実現することができる。
消去およびプログラムの動作速度の向上等のような動作
特性が改善されたＥＥＰＲＯＭセルを達成することがで
き、容易な製造工程により高集積化されたＥＥＰＲＯＭ
セルを実現することができる。
【図面の簡単な説明】
【図１】従来のＥＥＰＲＯＭセル断面構造図である。
【図２】従来のＥＥＰＲＯＭセル断面構造図である。
【図３】従来のＥＥＰＲＯＭセル断面構造図である。
【図４】本発明の第１実施例によるＥＥＰＲＯＭセル断
面構造図である。
面構造図である。
【図５】本発明の第１実施例によるＥＥＰＲＯＭセルの
製造方法を示す工程図である。
製造方法を示す工程図である。
【図６】本発明の第１実施例によるＥＥＰＲＯＭセルの
製造方法を示す工程図である。
製造方法を示す工程図である。
【図７】本発明の第１実施例によるＥＥＰＲＯＭセルの
製造方法を示す工程図である。
製造方法を示す工程図である。
【図８】本発明の第１実施例によるＥＥＰＲＯＭセルの
製造方法を示す工程図である。
製造方法を示す工程図である。
【図９】本発明の第１実施例によるＥＥＰＲＯＭセルの
製造方法を示す工程図である。
製造方法を示す工程図である。
【図１０】本発明の第２実施例によるＥＥＰＲＯＭセル
の断面構造図である。
の断面構造図である。
【図１１】本発明の第３実施例によるＥＥＰＲＯＭセル
の断面構造図である。
の断面構造図である。
【図１２】本発明の第４実施例によるＥＥＰＲＯＭセル
の断面構造図である。
の断面構造図である。
１０ 半導体基板 １１ フィールド酸化膜 １３ 第１活性領域 １４ 第１絶縁層 １５ フローティングゲート １６ 第２絶縁層 １７ コントロルゲート １８ａ 第２活性領域 １８ｂ 第３活性領域 １９ 第４活性領域 ２０ 第５活性領域
Claims (2)
- 【請求項１】 第１導電型の半導体基板（１０）の所定
領域に形成された第２導電型の低濃度第１活性領域（１
３）と、 前記第１活性領域（１３）の一側に形成された第２導電
型の高濃度の第２活性領域（１８ａ）と、 前記第１活性領域（１３）の他側に形成された第２導電
型の高濃度の第３活性領域（１８ｂ）と、 前記第３活性領域（１８ｂ）を覆う第１導電型の高濃度
の第４活性領域（１９）と、 前記第１活性領域（１３）上に第１絶縁層（１４）を介
在して形成されたフローティングゲート（１５）、およ
び前記フローティングゲート（１５）上に第２絶縁層
（１６）を介在して形成されたコントロルゲート（１
７）と、を有することを特徴とする不揮発性半導体メモ
リ装置。 - 【請求項２】 第１導電型の半導体基板（１０）の所定
領域に、第２導電型の不純物を低濃度イオン注入して第
１活性領域（１３）を形成する段階と、 前記第１活性領域上に第１絶縁層（１４）、第１導電層
（１５）、第２絶縁層（１６）、第２導電層（１７）を
順次形成する段階と、 前記第２導電層、第２絶縁層、第１導電層を所定パター
ンでパターニングしてフローティングゲート（１５）お
よびコントロルゲート（１７）を形成する段階と、 第２導電型の不純物を高濃度でイオン注入して前記フロ
ーティングゲートおよびコントロルゲートの両端の半導
体基板領域に第２活性領域（１８ａ）および第３活性領
域（１８ｂ）を形成する段階と、 前記第３活性領域の部位のみを選択的に第１導電型の不
純物を高濃度でイオン注入して第４活性領域（１９）を
形成する段階と、を有することを特徴とする不揮発性半
導体メモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5343365A JP2838642B2 (ja) | 1993-12-17 | 1993-12-17 | 不揮発性半導体メモリ装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5343365A JP2838642B2 (ja) | 1993-12-17 | 1993-12-17 | 不揮発性半導体メモリ装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202038A true JPH07202038A (ja) | 1995-08-04 |
| JP2838642B2 JP2838642B2 (ja) | 1998-12-16 |
Family
ID=18360959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5343365A Expired - Fee Related JP2838642B2 (ja) | 1993-12-17 | 1993-12-17 | 不揮発性半導体メモリ装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2838642B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0982820A (ja) * | 1995-09-14 | 1997-03-28 | Nec Corp | 半導体記憶装置及びその製造方法 |
| JP2000223597A (ja) * | 1998-12-04 | 2000-08-11 | Gatefield Corp | センストランジスタ中の書き込み可能埋込ソ―ス／ドレインを有する改善された不揮発性再書き込み可能インタ―コネクトセル |
| JP2006505948A (ja) * | 2002-11-08 | 2006-02-16 | フリースケール セミコンダクター インコーポレイテッド | ワン・トランジスタｄｒａｍセル構造および製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6481272A (en) * | 1987-09-24 | 1989-03-27 | Hitachi Ltd | Semiconductor memory device |
| JPH033273A (ja) * | 1989-05-30 | 1991-01-09 | Seiko Instr Inc | 半導体不揮発性メモリ |
-
1993
- 1993-12-17 JP JP5343365A patent/JP2838642B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6481272A (en) * | 1987-09-24 | 1989-03-27 | Hitachi Ltd | Semiconductor memory device |
| JPH033273A (ja) * | 1989-05-30 | 1991-01-09 | Seiko Instr Inc | 半導体不揮発性メモリ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0982820A (ja) * | 1995-09-14 | 1997-03-28 | Nec Corp | 半導体記憶装置及びその製造方法 |
| JP2000223597A (ja) * | 1998-12-04 | 2000-08-11 | Gatefield Corp | センストランジスタ中の書き込み可能埋込ソ―ス／ドレインを有する改善された不揮発性再書き込み可能インタ―コネクトセル |
| JP2006505948A (ja) * | 2002-11-08 | 2006-02-16 | フリースケール セミコンダクター インコーポレイテッド | ワン・トランジスタｄｒａｍセル構造および製造方法 |
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| Publication number | Publication date |
|---|---|
| JP2838642B2 (ja) | 1998-12-16 |
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