JPH11111982A - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

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JPH11111982A
JPH11111982A JP10184174A JP18417498A JPH11111982A JP H11111982 A JPH11111982 A JP H11111982A JP 10184174 A JP10184174 A JP 10184174A JP 18417498 A JP18417498 A JP 18417498A JP H11111982 A JPH11111982 A JP H11111982A
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Abstract

(57)【要約】 【課題】ＭＯＳのターンオフ特性を向上させる半導体素
子の製造方法を提供すること。 【解決手段】半導体素子の製造方法は、ゲート電極３３
及び不純物領域３７を備えたトランジスタを基板に形成
する工程と、ゲート電極３３及び不純物領域３７の表面
に第１の重イオン（ヒ素イオン）を低エネルギーで注入
して第１非晶質化領域を形成する工程と、ゲート電極３
３及び不純物領域３７の第１非晶質化領域が形成された
表面に高エネルギーで第２の重イオン（ヒ素イオン）を
注入して第２非晶質化領域４０を形成する工程と、ゲー
ト電極３３及び不純物領域３７の第１及び第２非晶質化
領域４０が形成された表面にサリサイド層４１を形成す
る工程とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
方法に関し、特にＭＯＳトランジスタのターンオフ特性
を向上させる半導体素子の製造方法に関する。
【０００２】
【従来の技術】従来の技術によるＭＯＳトランジスタの
製造方法は、図１ａに示すように、ｐ型の半導体基板１
１上に熱酸化工程で第１酸化膜１２ａを成長させた後、
第１酸化膜１２ａ上に多結晶シリコン１３ａ、第１感光
膜１４を順次に形成する。
【０００３】図１ｂに示すように、ゲート電極形成部位
に対応する第１感光膜１４の一部のみが残留するように
第１感光膜１４を選択的に露光及び現像した後、選択的
に露光及び現像した第１感光膜１４をマスクとして用い
て多結晶シリコン１３ａ及び第１酸化膜１２ａの一部を
選択的に食刻してゲート酸化膜１２及びゲート電極１３
を形成する。
【０００４】図１ｃに示すように、第１感光膜１４を除
去した後、ゲート電極１３をマスクとして用いて半導体
基板１１の全面にｎ型不純物イオンの注入工程を施し、
ドライブイン(drive-in)拡散を行うことにより、ゲート
電極１３の両側における半導体基板１１の表面内に第１
不純物領域１５を形成する。そして、ゲート電極１３を
含む全面に酸化膜を形成し、酸化膜をエッチバックして
ゲート電極１３の両側に酸化膜側壁１６を形成する。
【０００５】図２ａに示すように、ゲート電極１３及び
酸化膜側壁１６をマスクとして用いて高濃度のｎ型不純
物イオンの注入工程を施し、ドライブイン拡散を行うこ
とにより、半導体基板１１内の第１不純物領域１５の下
方に第２不純物領域１７を形成する。
【０００６】ここで、第１及び第２不純物領域１５、１
７でゲート電極１３の両側における半導体基板１１の表
面内にＬＤＤ(Lightly Doped Drain) 構造のソース／ド
レイン不純物領域を形成する。ＬＤＤ構造のソース／ド
レイン不純物領域を形成するに際して、ゲート電極１３
の構成物質である多結晶シリコンにグレイン(grain)境
界部位１８が生じる。
【０００７】図２ｂに示すように、ゲート電極１３を含
む全面に重イオンとしてのヒ素（Ａｓ）イオンを高エネ
ルギーで注入する非晶質化(amorphization) 工程によ
り、ゲート電極１３及びソース／ドレイン不純物領域の
表面内に非晶質化領域１９を形成する。ここで、非晶質
化工程を施す理由は、シャロージャンクション(shallow
junction)又はサリサイド(salicide)層を効率よく形成
するためである。
【０００８】この非晶質化工程において高エネルギーに
てヒ素イオンを注入することにより、ゲート電極１３の
構成物質である多結晶シリコンのグレイン境界部位１８
を一部のヒ素イオン２０が通過する。
【０００９】図２ｃに示すように、非晶質化されたゲー
ト電極１３の表面（表層部）と第１不純物領域１５の表
面（表層部）とを含む全面に金属層を形成し、その全面
を熱処理してゲート電極１３及びソース／ドレイン不純
物領域の表面にサリサイド層２１を形成する。
【００１０】ここで、非晶質化されたゲート電極１３及
び第１不純物領域１５の表面内の領域は、サリサイド層
２１の形成工程に際して金属と容易に反応することによ
りサリサイド層２１が均一に形成される。
【００１１】
【発明が解決しようとする課題】従来の半導体素子の製
造方法では、ヒ素イオンを用いた非晶質化工程において
高エネルギーのヒ素イオンの一部がゲート電極の構成物
質である多結晶シリコンのグレイン境界部位１８を通過
する。従って、予想されたイオン注入範囲よりも一層深
い範囲にまでヒ素イオンが注入された状態でチャネルが
形成される。そのようなＭＯＳチャネルにはロースレシ
ョルド(low threshold) 電圧領域がランダムに発生し
て、ＭＯＳトランジスタのターンオフ特性にばらつきが
生じるという問題点があった。
【００１２】本発明は、上記の問題点を解決するために
なされたものであり、ＭＯＳチャネルでのロースレショ
ルド電圧領域の発生を防止して、ＭＯＳのターンオフ特
性を向上させることが可能な半導体素子の製造方法を提
供することを目的とする。
【００１３】
【課題を解決するための手段】請求項１に記載の発明
は、半導体素子の製造方法が、基板上に配置されたゲー
ト電極と、基板表面に形成された不純物領域とを備えた
トランジスタを形成する工程と、前記ゲート電極及び不
純物領域の表面に第１の重イオンを低エネルギーで注入
してチャネル防止膜としての第１非晶質化領域を形成す
る工程と、前記ゲート電極及び不純物領域の第１非晶質
化領域が形成された表面に高エネルギーで第２の重イオ
ンを注入して第２非晶質化領域を形成する工程と、前記
ゲート電極及び不純物領域の第１及び第２非晶質化領域
が形成された表面にサリサイド層を形成する工程とを備
えることを要旨とする。
【００１４】請求項２に記載の発明は、請求項１記載の
半導体素子の製造方法において、前記第１の重イオンを
１５〜２０ＫｅＶのエネルギーで注入して前記第１非晶
質化領域を５０〜３００Åの厚さに形成することを要旨
とする。
【００１５】請求項３に記載の発明は、請求項１記載の
半導体素子の製造方法において、前記第２の重イオンを
４０ＫｅＶ以上のエネルギーで注入することを要旨とす
る。
【００１６】
【発明の実施の形態】以下、本発明による半導体素子の
製造方法の好ましい実施形態を添付図面に基づき詳細に
説明する。
【００１７】本発明の実施形態におけるＭＯＳトランジ
スタの製造方法は、図３ａに示すように、ｐ型の半導体
基板３１上に熱酸化工程で第１酸化膜３２ａを成長させ
た後、第１酸化膜３２ａ上に多結晶シリコン３３ａ、第
１感光膜３４を順次に形成する。
【００１８】図３ｂに示すように、ゲート電極形成部位
に対応する第１感光膜３４の一部のみが残るように第１
感光膜３４を選択的に露光及び現像した後、選択的に露
光及び現像した第１感光膜３４をマスクとして用いて多
結晶シリコン３３ａ及び第１酸化膜３２ａの一部を選択
的に食刻してゲート酸化膜３２及びゲート電極３３を形
成する。
【００１９】図３ｃに示すように、第１感光膜３４を除
去した後、ゲート電極３３をマスクとして用いて半導体
基板３１の全面に低濃度のｎ型不純物イオンの注入工程
を施し、ドライブイン拡散を行うことにより、ゲート電
極３３の両側における半導体基板３１の表面内に第１不
純物領域３５を形成する。次いで、ゲート電極３３を含
む全面に酸化膜を形成し、酸化膜をエッチバックしてゲ
ート電極３３の両側に酸化膜側壁３６を形成する。
【００２０】図４ａに示すように、ゲート電極３３及び
酸化膜側壁３６をマスクとして用いて半導体基板３１の
全面に高濃度のｎ型不純物イオンの注入工程を施した
後、ドライブイン拡散を行うことにより、酸化膜側壁３
６を含むゲート電極３３の両側の半導体基板３１内に第
２不純物領域３７を形成する。
【００２１】ここで、第１及び第２不純物領域３５、３
７でゲート電極３３の両側における半導体基板３１の表
面内にＬＤＤ(Lightly Doped Drain) 構造のソース／ド
レイン不純物領域を形成する。ＬＤＤ構造のソース／ド
レイン不純物領域を形成するに際して、ゲート電極３３
の構成物質である多結晶シリコンにグレイン(grain)境
界部位３８が生じる。
【００２２】図４ｂに示すように、ゲート電極３３の表
面及び半導体基板３１の全面に、第１の非晶質化(amorp
hization) 工程で第１の重イオンとしてのヒ素イオンを
好ましくは１５〜２０ＫｅＶのエネルギーで注入して、
ゲート電極３３及び第１不純物領域３５の表面内にチャ
ネル防止膜としての５０〜３００Åの厚さを有する第１
非晶質化領域３９を形成する。この第１非晶質化領域３
９の厚さはゲート電極３３内にチャネルが形成されるの
を防止するための膜として機能するに十分な厚さであ
る。ここで、１５〜２０ＫｅＶの低エネルギーでヒ素イ
オンを注入する第１の非晶質化工程により、ヒ素イオン
はゲート電極３３の構成物質である多結晶シリコンのグ
レイン境界部位３８を通過できない。
【００２３】図５ａに示すように、ゲート電極３３及び
半導体基板３１の第１非晶質化領域３９を含む全面に、
第２非晶質化工程で第２の重イオンとしてのヒ素イオン
を高エネルギーつまり４０ＫｅＶ以上のエネルギーで注
入して、第１非晶質化領域３９の下方に第２非晶質化領
域４０を形成する。この第２非晶質化領域４０は後述す
るサリサイド層４１を効率よく形成するに十分な厚さを
有する。ここで、４０ＫｅＶ以上の高エネルギーでヒ素
イオンを注入する第２の非晶質化工程の際、第１非晶質
化領域３９のマスキング作用により、ヒ素イオンはゲー
ト電極３３の構成物質である多結晶シリコンのグレイン
境界部位３８を通過することができない。その理由は、
ゲート電極３３の構成物質である多結晶シリコン３３ａ
のグレイン境界部位３８よりも第１非晶質化領域３９の
グレイン境界部位がランダムに多く存し、注入されたヒ
素イオンがゲート電極３３の構成物質である多結晶シリ
コンのグレイン境界部位３８に達するに先立ってエネル
ギーを失うからである。これにより、重イオンがゲート
電極の構成物質である多結晶シリコンのグレイン境界部
位を通過する現象が防止される。このため、ゲート電極
３３内にチャネルが形成されず、ゲート電極３３の厚さ
を減少しても、ＭＯＳチャネルでのロースレショルド電
圧領域の発生を防止してＭＯＳのターンオフの特性を向
上させることができる。
【００２４】図５ｂに示すように、非晶質化されたゲー
ト電極３３の表面（表層部）と第１不純物領域３５の表
面（表層部）とを含む全面に金属層を形成し、その全面
を熱処理してゲート電極３３及びソース／ドレイン不純
物領域の表面内にサリサイド層４１を形成する。
【００２５】ここで、非晶質化されたゲート電極３３及
び第１不純物領域３５の表面内の領域は、サリサイド層
４１の形成工程に際して金属と容易に反応することによ
りサリサイド層４１が均一に形成される。
【００２６】
【発明の効果】請求項１に係る発明によれば、重イオン
を用いた非晶質化工程を、低エネルギーの重イオンを用
いる第１の非晶質化工程と、高エネルギーの重イオンを
用いる第２の非晶質化工程の２工程で実施して、重イオ
ンがゲート電極の構成物質である多結晶シリコンのグレ
イン境界部位を通過する現象が防止される。このため、
ゲート電極内にチャネルが形成されず、ゲート電極の厚
さを減少しても、ＭＯＳチャネルでのロースレショルド
電圧領域の発生を防止してＭＯＳのターンオフの特性を
向上させ得るという効果がある。
【００２７】請求項２に係る発明によれば、１５〜２０
ＫｅＶのエネルギーで第１の非晶質化工程を行い、５０
〜３００Åの厚さを有する第１の非晶質化領域を形成す
るため、チャネル防止膜としての役割を十分に果たすこ
とができるという効果がある。
【００２８】請求項３に係る発明によれば、４０ＫｅＶ
以上のエネルギーで第２の非晶質化工程を行って、非晶
質化工程で必要な厚さの第２の非晶質化領域を形成する
ことができるという効果がある。
【図面の簡単な説明】
【図１】ａ〜ｃは従来の技術のトランジスタの製造方法
を示す工程断面図。
【図２】ａ〜ｃは従来の技術のトランジスタの製造方法
を示す工程断面図。
【図３】ａ〜ｃは本発明の実施形態によるトランジスタ
の製造方法を示す工程断面図。
【図４】ａ、ｂは本発明の実施形態によるトランジスタ
の製造方法を示す工程断面図。
【図５】ａ、ｂは本発明の実施形態によるトランジスタ
の製造方法を示す工程断面図。
【符号の説明】
３１…半導体基板 ３２ａ…第１酸化膜 ３２…ゲート酸化膜 ３３ａ…単結晶シリコン ３３…ゲート電極 ３４…第１感光膜 ３５…第１不純物領域 ３６…酸化膜側壁 ３７…第２不純物領域 ３８…グレイン境界部位 ３９…第１非晶質化領域 ４０…第２非晶質化領域 ４１…サリサイド層

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 基板上に配置されたにゲート電極と、基
    板の表面に形成された不純物領域とを備えたトランジス
    タを形成する工程と、 前記ゲート電極及び不純物領域の表面に第１の重イオン
    を低エネルギーで注入してチャネル防止膜としての第１
    非晶質化領域を形成する工程と、 前記ゲート電極及び不純物領域の第１非晶質化領域が形
    成された表面に高エネルギーで第２の重イオンを注入し
    て第２非晶質化領域を形成する工程と、 前記ゲート電極及び不純物領域の第１及び第２非晶質化
    領域が形成された表面にサリサイド層を形成する工程
    と、を備えることを特徴とする半導体素子の製造方法。
  2. 【請求項２】 前記第１の重イオンを１５〜２０ＫｅＶ
    のエネルギーで注入して前記第１非晶質化領域を５０〜
    ３００Åの厚さに形成することを特徴とする請求項１記
    載の半導体素子の製造方法。
  3. 【請求項３】 前記第２の重イオンを４０ＫｅＶ以上の
    エネルギーで注入することを特徴とする請求項１記載の
    半導体素子の製造方法。
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