JPH07202046A

JPH07202046A - 不揮発性半導体記憶装置およびその製造方法

Info

Publication number: JPH07202046A
Application number: JP6000819A
Authority: JP
Inventors: Makoto Oi; 誠大井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-01-10
Filing date: 1994-01-10
Publication date: 1995-08-04

Abstract

(57)【要約】【目的】メモリセル特性の劣化を小さく抑えることが
可能となる不揮発性半導体記憶装置およびその製造方法
を提供する。【構成】ｐ型半導体基板１の主表面上の所定位置に、
フローティングゲート６，絶縁層７，コントロールゲー
ト８の積層構造を形成する。この積層構造を覆うように
ｐ型半導体基板１の主表面上全面に１００Å程度の厚み
の絶縁層９を形成する。絶縁層９上にメモリトランジス
タのドレイン領域２の形成領域を覆いソース領域３の形
成領域を露出させるレジストパターン１７を形成する。
このレジストパターン１７をマスクとして用いて絶縁層
９，ゲート絶縁層５および素子分離絶縁層をエッチング
する。それによりサイドウォール絶縁層９ａが形成され
る。この状態でｐ型半導体基板１の主表面にｎ型の不純
物を注入することによってソース領域を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電気的に書込および
消去を行なうことが可能な不揮発性半導体記憶装置およ
びその製造方法に関し、特に、フラッシュメモリの構造
およびその製造方法の改善に関するものである。

【０００２】

【従来の技術】データを自由に書込むことができ、書込
まれた情報電荷を電気的に消去することが可能なフラッ
シュメモリは従来から知られている。図１０は、フラッ
シュメモリの一般的な構成を示すブロック図である。こ
の図１０を用いてまずフラッシュメモリの概略構成につ
いて説明する。

【０００３】図１０を参照して、フラッシュメモリは、
行列状に配置されたメモリトランジスタが形成されるメ
モリセルマトリックス１００と、Ｘアドレスデコーダ２
００と、Ｙゲート３００と、Ｙアドレスデコーダ４００
と、アドレスバッファ５００と、書込回路６００と、セ
ンスアンプ７００と、入出力バッファ８００と、コント
ロールロジック９００とを有する。

【０００４】メモリセルマトリックス１００は、行列状
に配置された複数個のメモリトランジスタをその内部に
有する。メモリセルマトリックス１００には、このメモ
リセルマトリックス１００の行および列を選択するため
に、Ｘアドレスデコーダ２００とＹゲート３００とが接
続されている。

【０００５】Ｙゲート３００には、列の選択情報を与え
るＹアドレスデコーダ４００が接続されている。Ｘアド
レスデコーダ２００とＹアドレスデコーダ４００には、
それぞれアドレス情報が一時格納されるアドレスバッフ
ァ５００が接続されている。

【０００６】Ｙゲート３００には、データ入力時に書込
動作を行なうための書込回路６００と、データ出力時に
流れる電流値から“０”と“１”を判定するセンスアン
プ７００とが接続されている。書込回路６００とセンス
アンプ７００にはそれぞれ入出力データを一時格納する
入出力バッファ８００が接続されている。

【０００７】アドレスバッファ５００と入出力バッファ
８００には、フラッシュメモリの動作制御を行なうため
のコントロールロジック９００が接続されている。コン
トロールロジック９００は、チップイネーブル信号，ア
ウトプットイネーブル信号およびプログラム信号に基づ
いた制御を行なう。

【０００８】図１１は、図１０に示されたメモリセルマ
トリックス１００の概略構成を示す等価回路図である。
この図１１を用いて、メモリセルマトリックス１００内
の構成について説明する。

【０００９】図１１を参照して、行方向に延びる複数本
のワード線ＷＬ₁，ＷＬ₂，…，ＷＬ_iと、列方向に延
びる複数本のビット線ＢＬ₁，ＢＬ₂，…，ＢＬ_jとが
互いに直交するように配置されている。各ワード線と各
ビット線との交点には、それぞれフローティングゲート
を有するメモリトランジスタＱ１１，Ｑ１２…，Ｑｉｊ
が配置されている。

【００１０】各メモリトランジスタのドレイン領域は、
各ビット線に接続されている。メモリトランジスタのソ
ース領域は各ソース線Ｓ₁，Ｓ₂，…に接続されてい
る。同一行に属するメモリトランジスタのソース領域
は、図１１に示されるように、相互に接続されている。

【００１１】次に、図１２〜図１４を用いて、上記の従
来のフラッシュメモリの構造および動作についてより詳
しく説明する。図１２は、フラッシュメモリのメモリセ
ルマトリックスの部分平面図である。図１３は、図１２
におけるＸＩＩＩ−ＸＩＩＩ線に沿う断面図である。図
１４は、フラッシュメモリを構成する１つのメモリトラ
ンジスタを示す断面図である。

【００１２】まず図１２を参照して、フローティングゲ
ート（電荷蓄積電極）１０６は、ｍ行ｎ列のマトリック
ス状に複数個（ｍ×ｎ）配置されている。このフローテ
ィングゲート１０６の隣接する２列にまたがる各列間ご
とには素子分離領域（フィールド酸化膜）１２０が形成
されている。また、フローティングゲート１０６上に
は、各行ごとにｍ本のコントロールゲート（ワード線）
１０８が形成されている。コントロールゲート１０８上
には、各列ごとに形成されたｎ本のビット線１１６が形
成されている。このビット線１１６と各メモリトランジ
スタのドレイン領域とは、プラグ電極１１５を介して電
気的に接続されている。

【００１３】次に、図１３を参照して、ｐ型半導体基板
１０１の主表面には、メモリトランジスタ１０４が互い
に所定間隔をあけて形成されている。メモリトランジス
タ１０４は、ｐ型半導体基板１０１の主表面に形成され
たｎ型のソース領域１０３とドレイン領域１０２とを有
する。

【００１４】また、メモリトランジスタ１０４は、ソー
ス領域１０３とドレイン領域１０２とに挟まれた領域上
にゲート絶縁層１０５を介在して形成されたフローティ
ングゲート１０６と、このフローティングゲート１０６
上に絶縁層１０７を介在して設けられたコントロールゲ
ート１０８とを備える。絶縁層１０７は、この場合であ
れば、シリコン酸化膜１０７ａと、シリコン窒化膜１０
７ｂと、シリコン酸化膜１０７ｃとによって構成される
積層構造を有している。

【００１５】各メモリトランジスタ１０４の側壁を覆う
ように絶縁層１１２が形成されている。この絶縁層１１
２を覆うように層間絶縁層１１３が形成されている。こ
の層間絶縁層１１３には、ドレイン領域１０２表面にま
で達するコンタクトホール１１４が設けられている。

【００１６】このコンタクトホール１１４内にはプラグ
電極１１５が形成される。このプラグ電極１１５上およ
び層間絶縁層１１３上には、ビット線１１６が形成され
る。このビット線１１６はプラグ電極１１５を介してメ
モリトランジスタ１０４のドレイン領域１０２と電気的
に接続されることになる。

【００１７】次に、図１４を用いて、上記の構造を有す
るフラッシュメモリの動作について説明する。

【００１８】図１４を参照して、書込動作においては、
ｎ型ドレイン領域１０２に６〜８Ｖ程度の電圧Ｖ_Dが印
加され、コントロールゲート１０８に１０〜１５Ｖ程度
の電圧Ｖ_Gが印加される。このとき、ｎ型ソース領域１
０３とｐ型半導体基板１０１とは接地電位に保たれる。

【００１９】それにより、メモリトランジスタのチャネ
ル領域には、数百μＡの電流が流れる。このとき、電子
は、ソース領域１０３からドレイン領域１０２に向かっ
て流れ、この電子のうちドレイン領域１０２近傍で加速
された電子がチャネルホットエレクトロンとなる。

【００２０】この電子の一部は、コントロールゲート１
０８に印加された電圧Ｖ_Gによる電界によって、図１４
において矢印に示されるように、フローティングゲー
ト１０６に注入される。このようにして、フローティン
グゲート１０６に電子の蓄積が行なわれる。それによ
り、メモリトランジスタのしきい値電圧Ｖ_thが高くな
る。このようにメモリトランジスタのしきい値電圧Ｖ_th
が所定の値よりも高くなった状態が書込まれた状態、
“０”と呼ばれる。

【００２１】次に、消去動作について説明する。消去動
作においては、ソース領域１０３に１０〜１２Ｖ程度の
電圧Ｖ_Sが印加され、コントロールゲート１０８とｐ型
半導体基板１０１とは接地電位に保たれる。このとき、
ドレイン領域１０２は開放される。

【００２２】ソース領域１０３に上記のような電圧が印
加されることによって、図１４において矢印に示され
るように、フローティングゲート１０６内に蓄積された
電子が、薄いゲート絶縁層１０５をトンネル現象によっ
て通過する。

【００２３】それにより、フローティングゲート１０６
内の電子が引抜かれる。その結果、メモリトランジスタ
のしきい値電圧Ｖ_thが低くなる。このように、メモリト
ランジスタのしきい値電圧Ｖ_thが所定の値よりも低い状
態が、消去された状態、“１”と呼ばれる。各メモリト
ランジスタのソース領域１０３は、図１１に示されるよ
うに相互に接続されているので、この消去動作によって
すべてのメモリセルを一括消去できる。

【００２４】次に、読出動作について説明する。読出時
においては、コントロールゲート１０８に５Ｖ程度の電
圧Ｖ_G′，ドレイン領域１０に１〜２Ｖ程度の電圧
Ｖ_D′が印加される。このとき、メモリトランジスタの
チャネル領域に電流が流れるかどうか、すなわちメモリ
トランジスタがオン状態かオフ状態によって上記の
“１”，“０”の判定が行なわれる。

【００２５】上述のように、フローティングゲート（電
荷蓄積電極）１０６は絶縁層によって囲まれており書込
あるいは消去動作を行なわない限り、フローティングゲ
ート１０６内に蓄積された電子は長期間フローティング
ゲート１０６によって保持される。より具体的には、１
０年以上フローティングゲート１０６内に電子が蓄積さ
れた状態で保持されることが望まれる。

【００２６】次に、上記の構造を有する従来のフラッシ
ュメモリの製造方法について、図１５〜図２４を用いて
説明する。図１５は従来のフラッシュメモリの製造工程
における第１工程を示す平面図である。図１６は図１５
におけるＸＶＩ−ＸＶＩ線に沿う断面図である。図１７
は、図１５におけるＸＶＩＩ−ＸＶＩＩ線に沿う断面図
である。

【００２７】以下図１８〜図２４は、従来のフラッシュ
メモリの製造工程の第２工程〜第８工程を示す断面図で
ある。なお、図１８〜図２４には、図１７に対応する断
面が示されている。

【００２８】まず図１５〜図１７を参照して、ｐ型シリ
コン基板１０１の主表面に、各列間ごとに素子分離絶縁
層（フィールド酸化膜）１２０を形成する。次に、ｐ型
シリコン基板１０１の主表面における活性領域上に、約
１００Å程度の厚みの酸化膜（ゲート絶縁層）１０５を
形成する。このゲート絶縁層１０５および素子分離絶縁
層１２０上に、多結晶シリコン層１０６を堆積する。そ
して、この多結晶シリコン層１０６上に所定形状にパタ
ーニングされたレジストパターン１２１を形成する。

【００２９】このレジストパターン１２１をマスクとし
て用いて異方性エッチングを行なうことによって、多結
晶シリコン層１０６を所定形状にパターニングする。そ
の後、レジストパターン１２１を除去する。

【００３０】次に、図１８を参照して、多結晶シリコン
層１０６上に、絶縁層１０７を形成する。この絶縁層１
０７は３層構造を有している。すなわち、絶縁層１０７
は、１００Å程度の厚みを有する酸化膜１０７ａと、こ
の酸化膜１０７ａ上に形成され約１００Å程度の厚みを
有する窒化膜１０７ｂと、窒化膜１０７ｂ上に形成され
１００Å程度の厚みを有する酸化膜１０７ｃとを有す
る。

【００３１】上記の酸化膜１０７ａ，１０７ｃは、ＣＶ
Ｄ法あるいは熱酸化法などによって形成される。窒化膜
１０７ｂは、ＣＶＤ法などによって形成される。

【００３２】上記の酸化膜１０７ｃ上に、ＣＶＤ法など
を用いて、２５００Å程度の厚みの多結晶シリコン層１
０８を形成する。この多結晶シリコン層１０８上に絶縁
層１１１を形成する。絶縁層１１１上に、所定形状にパ
ターニングされたレジストパターン１２２を形成する。

【００３３】そして、上記のレジストパターン１２２を
マスクとして用いて、絶縁層１１１，多結晶シリコン層
１０８，絶縁層１０７および多結晶シリコン層１０６に
異方性エッチング処理を施す。それにより、図１９に示
されるように、コントロールゲート１０８，絶縁層１０
７およびフローティングゲート１０６を形成する。その
後、レジストパターン１２２を除去する。

【００３４】次に、図２０を参照して、メモリトランジ
スタのドレイン領域が形成されるｐ型半導体基板１０１
の主表面の領域を覆うようにレジストパターン１２３を
形成する。そして、このレジストパターン１２３をマス
クとして用いて、メモリトランジスタのソース領域が形
成される領域上に位置するゲート絶縁層１０５および素
子分離絶縁層（図示せず）に異方性エッチング処理を施
す。

【００３５】次に、上記のレジストパターン１２３をマ
スクとして用いて、ｐ型半導体基板１０１の主表面に、
ヒ素（Ａｓ）などのｎ型不純物を注入する。条件は、３
５ＫｅＶ，１×１０¹⁶／ｃｍ²である。そして、拡散処
理を施すことによって、濃度１×１０²¹／ｃｍ³，シー
ト抵抗５０Ω／□のｎ型不純物領域（ソース領域）１０
３を形成する。

【００３６】次に、図２１を参照して、上記のレジスト
パターン１２３を除去した後、ソース領域１０３を覆
い、メモリトランジスタのドレイン領域が形成されるｐ
型半導体基板１０１の主表面の領域を露出させるレジス
トパターン１２４を形成する。このレジストパターン１
２４をマスクとして用いて、ヒ素（Ａｓ）などのｎ型不
純物をｐ型半導体基板１０１の主表面に注入する。条件
は、３５ＫｅＶ，５×１０¹⁴／ｃｍ²である。そして、
拡散処理を施すことによって、濃度５×１０¹⁹／ｃ
ｍ³，シート抵抗８０Ω／□のｎ型不純物領域（ドレイ
ン領域）１０２を形成する。その後、上記のレジストパ
ターン１２４を除去する。

【００３７】次に、図２２を参照して、ｐ型半導体基板
１０１の主表面上全面に酸化膜１１２を形成する。その
後、この酸化膜１１２に異方性エッチング処理を施す。
それにより、図２３に示されるように、メモリトランジ
スタの側壁を覆う絶縁層１１２が形成されることにな
る。

【００３８】次に、図２４を参照して、ｐ型半導体基板
１０１の主表面上全面に、ＴＥＯＳ層などからなる層間
絶縁層１１３を形成する。そして、約９００℃のウェッ
トリフロー処理を３０分程度行なった後、エッチバック
処理を施す。そして、図２４に示されるように、層間絶
縁層１１３上に、所定形状にパターニングされたレジス
トパターン１２６を形成する。このレジストパターン１
２６をマスクとして用いて層間絶縁層１１３，絶縁層１
１２をエッチングする。それにより、コンタクトホール
１１４が形成される。

【００３９】その後、上記のコンタクトホール１１４内
に、高融点金属たとえばタングステン（Ｗ）などからな
るプラグ電極１１５を形成する。そして、層間絶縁層１
１３上およびプラグ電極１１５上に、ビット線１１６を
形成する。以上の工程を経て、図１３に示される従来の
フラッシュメモリが形成されることになる。

【００４０】次に、図２５を用いて、従来のフラッシュ
メモリの構造の変形例について説明する。図１３に示さ
れる従来のフラッシュメモリにおいては、ビット線１１
６とドレイン領域１０２とがプラグ電極１１５を介して
電気的に接続されていた。しかし図２５に示されるよう
に、プラグ電極１１５を用いることなく直接ビット線１
２７とドレイン領域１０２とを接続してもよい。

【００４１】図２５に示される構造を得るには、上記の
場合と同様にｐ型半導体基板１０１の主表面上全面に絶
縁層１１２を堆積し、この絶縁層１１２に異方性エッチ
ング処理を施すことによって、ドレイン領域１０２の一
部表面を露出させる。その後、ｐ型半導体基板１０１の
主表面上全面に多結晶シリコン層（ビット線）１２７を
堆積し、所定形状にパターニングする。それにより、図
２５に示される構造が得られる。

【００４２】

【発明が解決しようとする課題】しかしながら、上記の
従来のフラッシュメモリには、次に説明するような問題
点があった。その問題点について、図２６を用いて説明
する。図２６は、上記のレジストパターン１２３をマス
クとして用いて、メモリトランジスタのソース領域が形
成される領域上におけるゲート絶縁層１０５および素子
分離絶縁層１２０が除去された状態を示す斜視図であ
る。

【００４３】ソース領域１０３の形成に際しては、上述
したように、ソース領域１０３が形成される領域上に位
置する薄いゲート絶縁層１０５と厚い素子分離絶縁層１
２０とに同時に異方性エッチング処理を施していた。そ
れにより、図２６に示されるように、ｐ型半導体基板１
０１の主表面には、ソース領域１０３の形成領域上に形
成されていた素子分離絶縁層１２０がエッチング除去さ
れることによって凹部１１８が形成されることになる。

【００４４】このとき、素子分離絶縁層１２０の厚みは
大きいので、比較的長時間にわたって上記のエッチング
処理は行なわれることになる。それにより、このエッチ
ング時に、フローティングゲート１０６，フローティン
グゲート１０６とコントロールゲート１０８との間の絶
縁層１０７，フローティングゲート１０６とｐ型半導体
基板１０１との間のゲート絶縁層１０５および電子をト
ンネルさせる領域近傍に位置するｐ型半導体基板１０１
のそれぞれにエッチングダメージが入ってしまう。

【００４５】さらに、上記のエッチング処理後のソース
領域１０３形成のためのヒ素（Ａｓ）の注入時に、不純
物などがエッチングダメージが入った部分に注入されて
汚染されるといった問題、あるいは注入されたイオン種
が上記の各絶縁層に欠陥を作るといった問題が引起こさ
れる。製造工程中に上記のような現象が引起こされるこ
とによって、メモリセル完成時にそのメモリセルの特性
が劣化してしまうといった問題点があった。

【００４６】この発明は上記のような問題点を解決する
ためになされたものである。この発明の目的は、メモリ
セル特性の劣化を効果的に阻止することが可能となる不
揮発性半導体記憶装置およびその製造方法を提供するこ
とにある。

【００４７】

【課題を解決するための手段】この発明に基づく不揮発
性半導体記憶装置は、第１導電型の半導体基板と、第２
導電型のソース領域およびドレイン領域と、フローティ
ングゲートと、コントロールゲートと、サイドウォール
絶縁層とを備える。ソース領域およびドレイン領域は、
半導体基板の主表面にチャネル領域を規定するように間
隔をあけて形成される。フローティングゲートはチャネ
ル領域上に第１の絶縁層を介在して形成される。コント
ロールゲートはフローティングゲート上に第２の絶縁層
を介在して形成される。サイドウォール絶縁層はソース
領域側に位置するフローティングゲートの側壁底部を少
なくとも覆いその上端部の半導体基板の主表面からの高
さがコントロールゲート上面の半導体基板の主表面から
の高さよりも低くなっている。

【００４８】この発明に基づく不揮発性半導体記憶装置
の製造方法によれば、まず、メモリトランジスタが形成
される第１導電型の半導体基板の主表面の所定領域に活
性領域を規定するように素子分離絶縁層を形成する。そ
して、半導体基板の主表面における活性領域上に第１の
絶縁層を形成する。この絶縁層上に、メモリトランジス
タのフローティングゲート，メモリトランジスタの第２
の絶縁層およびメモリトランジスタのコントロールゲー
トを順次形成する。そして、フローティングゲート，第
２の絶縁層およびコントロールゲートを覆うように半導
体基板の主表面全面上に第３の絶縁層を形成する。そし
て、メモリトランジスタのドレイン領域が形成される半
導体基板の主表面の第１の領域を覆い、メモリトランジ
スタのソース領域が形成される半導体基板の主表面の第
２の領域上に位置する第３の絶縁層表面を露出させるマ
スク層を形成する。このマスク層をマスクとして用いて
第３の絶縁層，第２の領域上に位置する素子分離絶縁層
および第１の絶縁層に異方性エッチング処理を施すこと
によって、半導体基板の主表面の第２の領域を露出させ
る。そして、半導体基板の主表面の上記第１と第２の領
域に第２導電型の不純物を導入することによって、メモ
リトランジスタのソース領域とドレイン領域とを形成す
る。

【００４９】

【作用】この発明に基づく不揮発性半導体記憶装置によ
れば、フローティングゲートのソース領域側の側壁底部
を少なくとも覆うサイドウォール絶縁層が形成されてい
る。このサイドウォール絶縁層は、ソース領域形成以前
に形成される。それにより、ソース領域形成のために第
２導電型の不純物を半導体基板の主表面に注入する際
に、このサイドウォール絶縁層がメモリトランジスタの
ゲート絶縁層を保護する。それにより、ソース領域形成
のための不純物の注入によるダメージを小さく抑えるこ
とが可能となる。

【００５０】この発明に基づく不揮発性半導体記憶装置
の製造方法によれば、ソース領域形成に際して、ソース
領域が形成される半導体基板の主表面の第２の領域上に
位置する素子分離絶縁層，第１の絶縁層および第３の絶
縁層に異方性エッチング処理を施すときに、第３の絶縁
層がコントロールゲートとフローティングゲートと第２
の絶縁層との積層構造を覆っている。それにより、上記
の異方性エッチングを行なった場合においても、第２の
絶縁層あるいはフローティングゲートさらにはフローテ
ィングゲートとソース領域間に位置する第１の絶縁層に
エッチングガスが直接触れる時間を短く抑えることが可
能となる。それにより、従来よりもエッチングダメージ
を小さく抑えることが可能となる。

【００５１】

【実施例】以下、この発明に基づく実施例について、図
１〜図９を用いて説明する。図１は、この発明に基づく
一実施例におけるフラッシュメモリの断面構造を示す断
面図である。まず、この図１を用いて、本発明に基づく
フラッシュメモリの構造について説明する。

【００５２】図１を参照して、本発明に基づくフラッシ
ュメモリの構造と、従来のフラッシュメモリの構造との
主な相違点は、ソース領域３側に位置するメモリトラン
ジスタ４の側壁にサイドウォール絶縁層９ａが形成さ
れ、ドレイン領域側に位置するメモリトランジスタ４の
側壁を覆うように絶縁層９ｂが形成されている点であ
る。上記のサイドウォール絶縁層９ａおよび絶縁層９ｂ
の材質は、好ましくは、シリコン酸化膜（ＳｉＯ₂）、
シリコン窒化膜（Ｓｉ₃Ｎ₄）などである。

【００５３】上記のようなサイドウォール絶縁層９ａを
有することによって、ソース領域３の形成のための不純
物注入時に、ｐ型半導体基板１とフローティングゲート
６との間に位置するゲート絶縁層５などにダメージが入
ることを効果的に阻止することが可能となる。

【００５４】それ以外に構造に関しては、従来例とほぼ
同様である。すなわち、ｐ型半導体基板１の主表面には
メモリトランジスタ４が形成される。メモリトランジス
タ４は、ｎ型のソース領域３と、ｎ型のドレイン領域２
と、シリコン酸化膜などからなるゲート絶縁層５と、多
結晶シリコンなどからなるフローティングゲート６と、
絶縁層７と、多結晶シリコンなどからなるコントロール
ゲート８とを備える。なお、絶縁層７は、シリコン酸化
膜７ａと、シリコン窒化膜７ｂと、シリコン酸化膜７ｃ
とからなる三層構造を有する。

【００５５】そして、メモリトランジスタの全側壁を覆
うようにシリコン酸化膜などからなる絶縁層１２が形成
される。そしてこの絶縁層１２を覆うようにＴＥＯＳな
どからなる層間絶縁層１３が形成される。この層間絶縁
層１３にはドレイン領域２上に位置する部分にコンタク
トホール１４が設けられる。コンタクトホール１４内に
はタングステン（Ｗ）などからなるプラグ電極１５が形
成される。このプラグ電極１５上および層間絶縁層１３
上には、多結晶シリコンなどからなるビット線１６が形
成される。

【００５６】次に、図２〜図９を用いて、図１に示され
る本発明に基づくフラッシュメモリの製造方法について
説明する。図２〜図５は、本発明に基づくフラッシュメ
モリの製造工程の第１工程〜第４工程を示す断面図であ
る。図６は、第４工程において図５に示される断面とは
異なる断面を示す図である。図７および図８は本発明に
基づくフラッシュメモリの第５工程および第６工程を示
す断面図である。図９は、図２〜図８に示される製造工
程の変形例の特徴的な工程を示す断面図である。なお、
図２〜図９においては、便宜上、参照番号の付記を省略
している構成要素がある。

【００５７】まず図２を参照して、従来例と同様の工程
を経て、ｐ型半導体基板１の主表面上に、ゲート絶縁層
５と、フローティングゲート６と、絶縁層７（７ａ，７
ｂ，７ｃ）と、コントロールゲート８と、絶縁層１１と
の積層構造を形成する。

【００５８】次に、図３を参照して、ｐ型半導体基板１
の主表面上全面に、ＣＶＤ法あるいは熱酸化法などを用
いて絶縁層９を形成する。この絶縁層９の厚みは、好ま
しくは、１００Å程度である。また、この絶縁層９の材
質は、シリコン酸化膜（ＳｉＯ₂），シリコン酸化膜
（Ｓｉ₃Ｎ₄）あるいはその複合膜でもよい。シリコン
窒化膜は、好ましくはＣＶＤによって形成される。

【００５９】次に、図４を参照して、メモリトランジス
タのドレイン領域が形成される領域を覆い、メモリトラ
ンジスタのソース領域が形成される領域上に位置する絶
縁層９の表面を露出させるレジストパターン１７を、ｐ
型半導体基板１の主表面上に形成する。

【００６０】次に、図５を参照して、上記のレジストパ
ターン１７をマスクとして用いて異方性エッチング処理
を施す。それにより、絶縁層９と、ソース領域が形成さ
れる領域上に位置するゲート絶縁層５と、ソース領域が
形成される領域上に位置するシリコン酸化膜などからな
る素子分離絶縁層（図示せず）とを同時にエッチングす
る。

【００６１】それにより、サイドウォール絶縁層９ａが
形成されるとともに、図６に示されるように、素子分離
絶縁層が形成されていたｐ型半導体基板１の主表面にお
いては凹部１８が形成されることになる。

【００６２】このとき、素子分離絶縁層の所定部分をも
エッチング除去するので比較的長時間の異方性エッチン
グ処理が行なわれる。それにより、サイドウォール絶縁
層９ａも高さ方向にエッチングされその上端部のｐ型半
導体基板１の主表面からの高さｈは、コントロールゲー
ト８の上面のｐ型半導体基板１の主表面からの高さｈ１
よりも低くなる。

【００６３】しかし、上記の異方性エッチング時に絶縁
層９を有することによって、少なくとも電子をトンネル
させる領域（トンネル領域）におけるゲート絶縁層５お
よびその領域近傍のｐ型半導体基板の主表面にエッチン
グガスが直接触れることを阻止できる。また、コントロ
ールゲート８、絶縁層７、フローティングゲート６の側
壁がエッチングガスに直接触れる時間を従来例よりも短
縮できる。それにより、従来のようなメモリセルの特性
の劣化を効果的に阻止することが可能となる。

【００６４】なお、サイドウォール絶縁層９ａの厚みＷ
は、約１００Å程度である。また、図５においては、サ
イドウォール絶縁層９ａの上端部は絶縁層７下に位置し
ているが、絶縁層７やコントロールゲート８を覆うよう
にサイドウォール９ａを残余させる方が好ましい。それ
により、より多くの部分を保護でき、エッチングダメー
ジをさらに小さく抑えることができる。

【００６５】さらに、素子分離絶縁層の材質と絶縁層９
の材質とを異なるものとした場合、たとえば素子分離絶
縁層の材質がＳｉＯ₂で絶縁層９の材質がＳｉ₃Ｎ₄の
場合には、エッチング条件を適切に選択することによっ
て、絶縁層９の材質としてＳｉＯ₂を選択した場合より
も、サイドウォール絶縁層９ａの上端部の位置を高くす
ることが可能となる。それにより、さらにエッチングダ
メージを小さく抑えることが可能となる。

【００６６】次に、図７を参照して、上記のレジストパ
ターン１７を再びマスクとして用いて、ｐ型半導体基板
１の主表面にヒ素（Ａｓ），リン（Ｐ）などのｎ型の不
純物を注入する。注入条件は、従来例と同様である。そ
して従来例と同様の拡散処理を施すことによって、ソー
ス領域３を形成する。それにより、不純物濃度１×１０
²¹／ｃｍ³，シート抵抗５０Ω／□からなるｎ型のソー
ス領域３が形成されることになる。このとき、絶縁層９
の厚みを上記のように１００Åとすることによって、サ
イドウォール絶縁層９ａのソース領域３側へ突出する幅
を小さく抑えることができ、ソース領域３の形成領域が
確保される。

【００６７】また、このとき、サイドウォール絶縁層９
ａが形成されることによって、上記のｎ型不純物の注入
による上記のトンネル領域へのダメージを小さく抑えら
れる。それにより、ソース領域３形成のための不純物注
入によるメモリトランジスタへの悪影響を効果的に阻止
することも可能となる。その後、レジストパターン１７
を除去する。

【００６８】次に、図８を参照して、ソース領域３を覆
いかつドレイン領域の形成領域上に位置する絶縁層９の
表面を露出させるレジストパターン１９を、ｐ型半導体
基板１の主表面上に形成する。そして、このレジストパ
ターン１９をマスクとして用いて、ヒ素（Ａｓ）などの
ｎ型不純物をｐ型半導体基板１の主表面に注入する。こ
の場合の注入条件も、従来例と同様である。それによ
り、不純物濃度５×１０ ¹⁹／ｃｍ³，シート抵抗８０Ω
／□からなるｎ型のドレイン領域２が形成される。その
後、レジストパターン１９を除去する。

【００６９】それ以降は従来例と同様の工程を経て、絶
縁層１２，層間絶縁層１３，コンタクトホール１４，プ
ラグ電極１５およびビット線１６をそれぞれ形成する。
それにより、図１に示されるフラッシュメモリが形成さ
れることになる。

【００７０】次に、図９を用いて、ソース／ドレイン領
域３，２の形成方法の変形例について説明する。上記の
製造方法においては、ソース領域３とドレイン領域２と
を別々の工程で形成していた。そのため、ドレイン領域
２およびソース領域３を、求められる最適な濃度となる
ように形成することができた。しかし、別々の工程で形
成していたため、製造工程が煩雑になるといった問題点
も有していた。本変形例は、そのような製造工程が煩雑
になるといった問題点を解消するために考案されたもの
である。なお、この変形例は、ソース／ドレイン領域
３，２の濃度が等しくてもよいフラッシュメモリに適用
されるべきものである。

【００７１】図５を参照して、この段階で上記の異方性
エッチング処理を行なった後にレジストパターン１７を
除去する。それにより、図９に示される構造が得られ
る。そして、図９に示されるように、ヒ素（Ａｓ）など
のｎ型不純物をｐ型半導体基板１の主表面に注入する。
注入条件は、３０ｋｅＶ，４×１０¹⁵／ｃｍ²である。

【００７２】そして、所定の拡散処理を施すことによっ
て、ソース領域３とドレイン領域２とを同一工程で形成
する。それにより、上記の製造方法の場合よりも製造工
程を簡略化することが可能となる。なお、本発明は、図
２５に示される構造にも適用可能である。

【００７３】

【発明の効果】以上説明したように、この発明によれ
ば、第３の絶縁層を有することによって、ソース領域形
成に際して行なわれる、ソース領域の形成領域上に位置
する素子分離絶縁層のエッチング除去の際のメモリトラ
ンジスタへのエッチングダメージを小さく抑えることが
可能となる。また、サイドウォール絶縁層を有すること
によって、ソース領域形成のための不純物の注入による
メモリトランジスタへのダメージをも小さく抑えること
が可能となる。それにより、良好な特性を有するメモリ
セルを安定して形成することが可能となる。

【図面の簡単な説明】

【図１】この発明に基づく一実施例におけるフラッシュ
メモリを示す断面図である。

【図２】この発明に基づく一実施例におけるフラッシュ
メモリの製造工程の第１工程を示す断面図である。

【図３】この発明に基づく一実施例におけるフラッシュ
メモリの製造工程の第２工程を示す断面図である。

【図４】この発明に基づく一実施例におけるフラッシュ
メモリの製造工程の第３工程を示す断面図である。

【図５】この発明に基づく一実施例におけるフラッシュ
メモリの製造工程の第４工程を示す断面図である。

【図６】この発明に基づく一実施例におけるフラッシュ
メモリの製造工程の第４工程において、図５に示される
断面とは異なる断面を示す断面図である。

【図７】この発明に基づく一実施例におけるフラッシュ
メモリの製造工程の第５工程を示す断面図である。

【図８】この発明に基づく一実施例におけるフラッシュ
メモリの製造工程の第６工程を示す断面図である。

【図９】ソース／ドレイン領域の形成方法の変形例を示
す断面図である。

【図１０】従来のフラッシュメモリの概略構成を示すブ
ロック図である。

【図１１】従来のフラッシュメモリにおけるメモリセル
マトリックスの概略構成を示す等価回路図である。

【図１２】従来のフラッシュメモリの部分平面図であ
る。

【図１３】図１２におけるＸＩＩＩ−ＸＩＩＩ線に沿う
断面図である。

【図１４】１つのメモリトランジスタを示す断面図であ
る。

【図１５】従来のフラッシュメモリの製造工程の第１工
程を示す平面図である。

【図１６】図１５におけるＸＶＩ−ＸＶＩ線に沿う断面
図である。

【図１７】図１５におけるＸＶＩＩ−ＸＶＩＩ線に沿う
断面図である。

【図１８】従来のフラッシュメモリの製造工程の第２工
程を示す断面図である。

【図１９】従来のフラッシュメモリの製造工程の第３工
程を示す断面図である。

【図２０】従来のフラッシュメモリの製造工程の第４工
程を示す断面図である。

【図２１】従来のフラッシュメモリの製造工程の第５工
程を示す断面図である。

【図２２】従来のフラッシュメモリの製造工程の第６工
程を示す断面図である。

【図２３】従来のフラッシュメモリの製造工程の第７工
程を示す断面図である。

【図２４】従来のフラッシュメモリの製造工程の第８工
程を示す断面図である。

【図２５】従来のフラッシュメモリの他の構造例を示す
断面図である。

【図２６】従来のフラッシュメモリにおける問題点を説
明するための斜視図である。

【符号の説明】

１，１０１ｐ型半導体基板２，１０２ドレイン領域３，１０３ソース領域４，１０４メモリトランジスタ５，１０５ゲート絶縁層６，１０６フローティングゲート７，１０７絶縁層８，１０８コントロールゲート９絶縁層９ａサイドウォール絶縁層９ｂ絶縁層１１，１２，１１１，１１２絶縁層１３，１１３層間絶縁層１４，１１４コンタクトホール１５，１１５プラグ電極１６，１１６ビット線１７，１９，１２１，１２２，１２３，１２４，１２６
レジストパターン

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/115

Claims

【特許請求の範囲】

【請求項１】主表面を有する第１導電型の半導体基板
と、前記半導体基板の主表面にチャネル領域を規定するよう
に間隔をあけて形成された第２導電型のソース領域およ
びドレイン領域と、前記チャネル領域上に第１の絶縁層を介在して形成され
たフローティングゲートと、前記フローティングゲート上に第２の絶縁層を介在して
形成されたコントロールゲートと、前記ソース領域側に位置する前記フローティングゲート
の側壁底部を少なくとも覆い、その上端部の前記半導体
基板の主表面からの高さが前記コントロールゲート上面
の前記半導体基板の主表面からの高さよりも低いサイド
ウォール絶縁層と、を備えた不揮発性半導体記憶装置。
【請求項２】前記サイドウォール絶縁層，前記コント
ロールゲートの両側壁および前記フローティングゲート
の両側壁を覆うように第２のサイドウォール絶縁層が形
成され、前記第２のサイドウォール絶縁層を覆うように層間絶縁
層が形成され、前記ドレイン領域上に位置する前記層間絶縁層および前
記第２のサイドウォール絶縁層には、それらを貫通して
前記ドレイン領域表面に達するコンタクトホールが設け
られ、前記層間絶縁層上には、前記コンタクトホールを通じて
前記ドレイン領域と電気的に接続されるビット線が形成
される、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】前記サイドウォール絶縁層底面の前記フ
ローティングゲートが延在する方向と直交する方向の幅
は約１００Åである、請求項１に記載の不揮発性半導体
記憶装置。
【請求項４】主表面にメモリトランジスタが形成され
る第１導電型の半導体基板の主表面の所定領域に活性領
域を規定するように素子分離絶縁層を形成する工程と、前記半導体基板の主表面における前記活性領域上に第１
の絶縁層を形成する工程と、前記第１の絶縁層上に、前記メモリトランジスタのフロ
ーティングゲート，第２の絶縁層およびコントロールゲ
ートを順次形成する工程と、前記フローティングゲート，前記第２の絶縁層および前
記コントロールゲートを覆うように前記半導体基板の主
表面全面上に第３の絶縁層を形成する工程と、前記メモリトランジスタのドレイン領域が形成される前
記半導体基板の主表面の第１の領域を覆い、前記メモリ
トランジスタのソース領域が形成される前記半導体基板
の主表面の第２の領域上に位置する前記第３の絶縁層表
面を露出させるマスク層を形成する工程と、前記マスク層をマスクとして用いて前記第３の絶縁層，
前記第２の領域上に位置する前記素子分離絶縁層および
前記第１の絶縁層に異方性エッチング処理を施すことに
よって、前記半導体基板の主表面の前記第２の領域を露
出させる工程と、前記半導体基板の主表面の前記第１と第２の領域に第２
導電型の不純物を導入することによって、前記メモリト
ランジスタのソース領域とドレイン領域とを形成する工
程と、を備えた、不揮発性半導体記憶装置の製造方法。
【請求項５】前記ソース領域と前記ドレイン領域の形
成工程は、前記マスク層をマスクとして用いて露出した前記第２の
領域に第２導電型の不純物を導入することによって前記
ソース領域を形成する工程と、前記マスク層を除去する工程と、前記第２の領域を覆い、前記第１の領域上に位置する前
記第３の絶縁層表面を露出させる第２のマスク層を形成
する工程と、前記第２のマスク層をマスクとして用いて前記半導体基
板の主表面の第１の領域に第２導電型の不純物を導入す
ることによってドレイン領域を形成する工程と、を含
む、請求項４に記載の不揮発性半導体記憶装置の製造方
法。
【請求項６】前記ソース領域と前記ドレイン領域の形
成工程は、前記マスク層を除去する工程と、前記半導体基板の主表面における第１と第２の領域に同
時に第２導電型の不純物を導入することによって、前記
ソース領域および前記ドレイン領域を形成する工程と、
を含む、請求項４に記載の不揮発性半導体記憶装置の製
造方法。
【請求項７】前記第３の絶縁層の厚みは約１００Åで
ある、請求項４に記載の不揮発性半導体記憶装置の製造
方法。
【請求項８】前記第３の絶縁層は、シリコン酸化膜お
よびシリコン窒化膜のうちの少なくとも一方を含む絶縁
層からなる、請求項４に記載の不揮発性半導体記憶装置
の製造方法。
【請求項９】前記素子分離絶縁層の材質と前記第３の
絶縁層の材質は同じである、請求項４に記載の不揮発性
半導体記憶装置の製造方法。
【請求項１０】前記素子分離絶縁層の材質と前記第３
の絶縁層の材質とは異なる、請求項４に記載の不揮発性
半導体記憶装置の製造方法。