JPH0677440A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 不揮発性半導体装置のカップリング時の向上
を図ることにより、不揮発性半導体装置の低電圧化を可
能とし、また一方第１の配線層の段差を軽減し、パター
ニングの容易性を可能とした不揮発性半導体記憶装置お
よびその製造方法を提供する。 【構成】 電荷蓄積電極３と制御電極６の行方向の幅が
チャネル領域の上方よりも素子分離領域４の上方が広く
なるように設定されている。これにより、制御電極６と
電荷蓄積電極３の間の容量が大きくなり、カップリング
比を向上させることが可能となる。また第１の配線層の
制御電極上方とチャネル領域の上方の高さが等しくな
り、第１の配線層のパターニングが容易かつ精度良く行
なうことが可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、一般的には電気的に
書込および消去を行なうことが可能な不揮発性半導体記
憶装置に関し、より特定的には、フラッシュメモリの構
造の改善に関するものである。

【０００２】

【従来の技術】データを自由に書込むことができ、書込
まれた情報電荷を電気的に消去することが可能なフラッ
シュメモリが知られている。

【０００３】図２７を参照して、フラッシュメモリの一
般的な構造を示すブロック図である。図において、フラ
ッシュメモリは、行列上に配置されたメモリマトリクス
１００と、Ｘアドレスデコーダ２００と、Ｙゲート３０
０と、Ｙアドレスデコーダ４００と、アドレスバッファ
５００と、書込回路６００と、センスアンプ７００と、
入出力バッファ８００と、コントロールロジック９００
とを含む。メモリセルマトリクス１００は、行列上に配
置された複数個のメモリトランジスタをその内部に有す
る。メモリセルマトリクス１００の行および列を選択す
るためにＸアドレスデコーダ２００とＹゲート３００と
が接続されている。Ｙゲート３００には、列の選択情報
を与えるＹアドレスデコーダ４００が接続されている。
Ｘアドレスデコーダ２００とＹアドレスデコーダ４００
には、それぞれアドレス情報が一時格納されるアドレス
バッファ５００が接続されている。Ｙゲート３００に
は、データ入力時に書込動作を行なうための書込回路６
００と、データ出力時に流れる電流値から“０”と
“１”を判定するセンスアンプ７００が接続されてい
る。書込回路６００とセンスアンプ７００は、それぞれ
入出力データを一時格納する入出力バッファ８００か接
続されている。アドレスバッファ５００と入出力バッフ
ァ８００には、フラッシュメモリの動作制御を行なうた
めのコントロールロジック９００が接続されている。コ
ントロールロジック９００は、チップイネーブル信号、
アウトプットイネーブル信号およびプログラム信号に基
づいた制御を行なう。

【０００４】図２８は、図２７に示されたメモリセルマ
トリクス１００の概略構成を示す等価回路である。図２
８を参照して、行方向に延びる複数本のワード線Ｗ
Ｌ₁ 、ＷＬ₂ …、ＷＬ_i と、列方向に延びる複数本のビ
ット線ＢＬ₁ 、ＢＬ₂ …、ＢＬ_jとが互いに直交するよ
うに配置され、マトリクスを構成する。各ワード線と各
ビット線の交点には、それぞれフローティングゲートを
有するメモリトランジスタＱ_{1 1} 、Ｑ_{1 2} …、Ｑ_{i j} が
配置されている。各メモリトランジスタのドレインは、
各ビット線に接続されている。メモリトランジスタのソ
ースは各ソース線Ｓ ₁ 、Ｓ₂ 、…に接続されている。同
一行に属するメモリトランジスタのソースは、図に示さ
れるように相互に接続されている。

【０００５】図２９は、上記のようなフラッシュメモリ
を構成する１つのメモリトランジスタの断面構造を示す
部分断面図である。図２９を参照して、このフラッシュ
メモリは、スタックゲート型と呼ばれている。図３０
は、従来のスタックゲート型フラッシュメモリの平面的
配置を示す概略平面図である。なお、本図においては、
便宜上後述する第１の導電層１０、層間絶縁膜１２、ビ
ット線１３は記載していない。図３１は、図３０中Ｘ−
Ｘ線矢視断面図である。これらの図を参照して、従来の
フラッシュメモリの構造について説明する。

【０００６】主表面を有するｐ型半導体基板１と、この
ｐ型半導体基板１の主表面にＳｉＯ ₂ よりなる第１の絶
縁膜２を介してｍ行ｎ例のマトリクス状に配置された
（ｍ×ｎ）個のポリシリコンよりなる電荷蓄積電極３が
配置されている。この電荷蓄積電極３の隣接する２列に
またがる各列間ごとには、素子分離領域４が形成されて
いる。また電荷蓄積電極３上には、ＳｉＯ₂ などよりな
る第２の絶縁膜５を介して各行ごとに形成されたｍ本の
ポリシリコンよりなる制御電極６が形成されている。

【０００７】素子分離領域４および電荷蓄積電極３によ
り囲まれた領域の半導体基板１の主表面から所定の深さ
にかけて不純物濃度５×１０^{1 9} ／ｃｍ³ 、シート抵抗
８０Ω／□からなるｎ型のドレイン領域７が形成されて
いる。また、このドレイン領域７を挟む電荷蓄積電極３
の外側の領域の半導体基板１の主表面に、所定の深さに
かけて不純物濃度１×１０^{2 1} ／ｃｍ³ 、シート抵抗５
０Ω／□からなるｎ型のソース領域８が形成されてい
る。

【０００８】また、電荷蓄積電極３および制御電極６を
覆い、かつ上記ドレイン領域７に一部が重なるように形
成された第３の絶縁膜９が形成されている。

【０００９】上記ドレイン領域７上には、第３の絶縁膜
９の側壁に沿って形成され、かつドレイン領域７に各々
電気的に接続されたポリシリコンよりなる第１の配線層
１０が設けられている。この第１の配線層１０には、ド
レイン領域７上においてさらに上向きに延びるように高
融点金属材料たとえばタングステン（Ｗ）などからなる
第２の配線層１１が設けられている。この第２の配線層
１１は、上記第３の絶縁膜９および第１の配線層１０を
覆うように堆積された層間絶縁膜１２を介して形成され
たｎ本のビット線１３にそれぞれ接続されている。

【００１０】次に、上記のように構成されたフラッシュ
メモリの動作について、再び図２９を参照して説明す
る。

【００１１】まず書込動作においては、ｎ型ドレイン領
域７に３〜７Ｖ程度の電圧Ｖ_D 、コントロールゲート電
極６に９〜１３Ｖ程度の電圧Ｖ_G が印加される。さら
に、ｎ型ソース領域８とｐ型半導体基板１は接地電位に
保たれる。このとき、メモリトランジスタのチャネルに
は、数１００μＡの電流が流れる。ソース領域８からド
レイン領域７に流れた電子のうち、ドレイン領域７近傍
で加速された電子は、この近傍で高いエネルギを有する
電子、すなわちチャネルホットエレクトロンとなる。こ
の電子の一部は、酸化膜とシリコン基板界面のエネルギ
障壁を越え、図中矢印Ａに示されるように、電荷蓄積電
極３に注入される。このようにして、電荷蓄積電極３に
電子の蓄積が行なわれると、メモリトランジスタのしき
い値電圧Ｖ _{t h} が高くなる。このしきい値電圧Ｖ_{t h} が
所定の値よりも高くなった状態が書込まれた状態、
“０”と呼ばれる。

【００１２】次に、消去動作においては、ｎ型ソース領
域に７〜１３Ｖ程度の電圧Ｖ_S が印加され、制御電極６
とｐ型半導体基板１は接地電位に保持される。さらに、
ｎ型ドレイン領域７は開放される。ｎ型ソース領域８に
印加された電圧Ｖ_S による電界により、図中矢印Ｂに示
されるように電荷蓄積電極３中の電子は、薄いゲート酸
化膜２をトンネル現象によって通過する。このようにし
て、電荷蓄積電極３中の電子が引き抜かれることによ
り、メモリトランジスタのしきい値電圧Ｖ_{t h} が低くな
る。このしきい値電圧Ｖ_{t h} が所定の値よりも低い状態
が、消去された状態、“１”と呼ばれる。各メモリトラ
ンジスタのソースは、図２８に示されるように接続され
ているので、この消去動作によって、すべてのメモリセ
ルを一括消去することは可能である。

【００１３】さらに、読出動作においては、コントロー
ルゲート電極６に５Ｖ程度の電圧Ｖ _G ′、ｎ型ドレイン
領域７に１〜２Ｖ程度の電圧Ｖ_D ′が印加される。この
とき、メモリトランジスタのチャネル領域に電流が流れ
るかどうか、すなわちメモリトランジスタかオン状態か
オフ状態かによって上記の“１”、“０”の判定が行な
われる。

【００１４】次に、上記構造よりなるスタックゲート型
フラッシュメモリの製造工程について、図３２ないし図
４６を参照して説明する。図３２〜図４６は、図３１に
示された断面構造に従って従来のスタックゲート型フラ
ッシュメモリの製造方法を工程順に示す断面図である。

【００１５】まず図３２を参照して、ｐ型シリコン基板
１の上面に１００Å程度の酸化膜よりなる第１の絶縁膜
２を形成する。この第１の絶縁膜２上にＣＶＤ法により
厚さ１０００Å程度の第１のポリシリコン層３を形成し
パターニングする。この第１のポリシリコン層３の上に
第２の絶縁膜５を形成する。この第２の絶縁膜５は３層
の積層膜となっており、図には示していないが、膜厚１
００Å程度の酸化膜とその上にＣＶＤ法により膜厚１０
０Å程度の窒化膜を形成し、さらにこの窒化膜の上膜厚
１００Å程度の酸化膜を形成することにより、第２の絶
縁膜５が形成されている。

【００１６】さらに、この第２の絶縁膜５の上に、厚さ
２５００Å程度の第２のポリシリコン層６を形成し、こ
の第２のポリシリコン層６の上に酸化膜９を形成する。
その後、この酸化膜９の上に、図３４に示すパターン形
状を有するレジスト膜７１を形成する。

【００１７】次に、図３３を参照して、このレジスト膜
７１をマスクとして異方性エッチングを行ない酸化膜
９、第２のポリシリコン層６、第２の絶縁膜５、第１の
ポリシリコン層３を順次エッチングし、電荷蓄積電極３
と制御電極６を形成する。このとき、電荷蓄積電極３と
制御電極６の列方向における幅は、同一の幅になるよう
にエッチングされる。

【００１８】次に、図３５を参照して、レジスト膜７１
を除去した後、ソース領域となるシリコン基板１上にレ
ジスト膜７２を形成し、このレジスト膜７２と電荷蓄積
電極３と制御電極６をマスクとして、砒素（Ａｓ）を３
５ｋｅＶ，５．０×１０^{1 4}／ｃｍ² の条件で導入し、
濃度５×１０^{1 9} ／ｃｍ³ 、シート抵抗８０Ω／□のｎ
型不純物領域からなるドレイン領域７を形成する。

【００１９】次に、図３６を参照して、レジスト膜７２
を除去した後、ドレイン領域７の表面をレジスト膜７３
で覆い、このレジスト膜７３と電荷蓄積電極３と制御電
極６をマスクとして、砒素（Ａｓ）を３５ｋｅＶ，１×
１０^{1 6} ／ｃｍ² の条件で導入し、濃度１×１０^{2 1} ／
ｃｍ³ 、シート抵抗５０Ω／□のｎ型不純物領域からな
るソース領域８を形成する。

【００２０】次に、図３７を参照して、レジスト膜７３
を除去した後、基板上前面に酸化膜９を形成する。その
後、異方性エッチングにより酸化膜９をエッチングす
る。これにより、図３８に示す酸化膜からなるサイドウ
ォール９が完成する。

【００２１】次に、図３９を参照して、シリコン基板表
面全面に再び酸化膜９を形成する。その後、図４０を参
照してドレイン領域７上方のみに開口部を有するレジス
ト膜７４を形成し、ドレイン領域７上方の酸化膜９をエ
ッチングする。

【００２２】次に、図４１を参照して、基板表面前面に
ポリシリコン１０を堆積する。その後、このポリシリコ
ン１０の上に、ドレイン領域７を覆うように形成された
レジスト膜７５を形成する。

【００２３】その後、図４２を参照して、異方性エッチ
ングにより、ポリシリコン１０をエッチングして、図に
示すようにその底部においてドレイン領域７と電気的に
接続し、サイドウォール９の側壁に沿った第１の配線層
１０を形成する。

【００２４】次に、図４３を参照して、シリコン基板表
面前面にＴＥＯＳなどを用いて層間絶縁膜１２を堆積
し、約９００℃ウエットリフローを３０分行なった後、
表面の平坦化を行ない、図４４に示す層間絶縁膜１２を
形成する。

【００２５】次に、図４５を参照して、層間絶縁膜１２
の上に、ドレイン領域７上方に所定の孔が開いたパター
ンを有するレジスト膜７６を形成する。その後、異方性
エッチングにより、この層間絶縁膜１２をエッチング
し、コンタクトホール１３ａを形成する。

【００２６】次に、図４６を参照して、コンタクトホー
ル１３ａの内部に、高融点金属たとえばタングステン
（Ｗ）などからなる第２の配線層１１を形成させ、その
後、ビット線１３を形成することにより、この発明に基
づいたスタックゲート型フラッシュメモリが完成する。

【００２７】

【発明が解決しようとする課題】しかしながら、上記不
揮発性半導体記憶装置においては、以下に示す問題点を
有している。

【００２８】まず第１に、図４７を参照して、従来より
制御電極と電荷蓄積電極の間の容量（以下Ｃ_{C F} と示
す）と電荷蓄積電極と半導体基板の間の容量（以下Ｃ
_{F S} ）とによって表わされる「カップリング比」の改善
が課題となっている。

【００２９】カップリング比は、

【００３０】

【数１】

【００３１】によって定義され、たとえば、カップリン
グ比が０．５の不揮発性半導体記憶装置においては、制
御電極に印加される電圧が１０Ｖの場合、電荷蓄積電極
には５Ｖの電圧が加わることになる。

【００３２】今日、大容量化される不揮発性半導体記憶
装置にあっては、低電圧化が要求されており、たとえば
カップリング比を０．７にすれば、電荷蓄積電極の電圧
が５Ｖ必要である場合においても、制御電極には約７Ｖ
印加すればよいことになる。

【００３３】第２に、図４８を参照して、上記不揮発性
半導体記憶装置の構造においては、ドレイン領域７上に
形成される第１の配線層１０の制御電極６上方と素子分
離領域４上方とにおいて、第１の配線層１０に段差が生
じている。この段差のために、第１の配線層１０のパタ
ーニング時において、所望の形状の第１の配線層１０を
形成することが困難であり、最悪の場合には、図に示す
ように、隣接する第１の配線層１０が、素子分離領域４
の上方（図中矢印Ｆ部）において、導通してしまうとい
う問題点を有している。

【００３４】この発明は、上記問題点を解決するために
なされたもので、カップリング比を高めることにより、
不揮発性半導体記憶装置の低電圧化を可能とし、また一
方第１の配線層の段差を軽減し、パターニングの容易性
を可能とした不揮発性半導体記憶装置およびその製造方
法を提供することを目的とする。

【００３５】

【課題を解決するための手段】この発明に基づいた不揮
発性半導体記憶装置においては、主表面を有する半導体
基板と、上記半導体基板の主表面上に第１の絶縁膜を介
してｍ行ｎ列のマトリクス状に配置された（ｍ×ｎ）個
の電荷蓄積電極と、上記半導体基板の主表面上に、上記
電荷蓄積電極に真下の領域に設けられたチャネル領域を
列方向において挟むように所定の間隙を隔てて形成さ
れ、ソースおよびドレイン領域をなす一対の不純物領域
と、上記電荷蓄積電極の隣接する２列にまたがり、各列
番ごとに形成された素子分離領域と、上記電荷蓄積電極
上に第２の絶縁膜を介して各行ごとに形成されたｍ本の
制御電極とを備えている。さらに、上記素子分離領域の
上における上記電荷蓄積電極および上記制御電極の列方
向の幅が、上記チャネル領域の上における列方向の幅よ
りもよく設定されている。

【００３６】次に、この発明に基づいた不揮発性半導体
装置の製造方法においては、以下の工程を備えている。
半導体基板の主表面上に列方向に交互に素子分離領域と
活性領域とが形成される。次に、上記活性領域の上に、
第１の絶縁膜を介し、かつ上記素子分離領域の一部に重
なるようにｍ行ｎ列のマトリクス状に電荷蓄積電極が形
成される。次に、上記電荷蓄積電極の上に、第２の絶縁
膜を介して、制御電極が形成される。次に上記素子分離
領域の上における上記電荷蓄積電極および上記制御電極
の列方向の幅が上記活性領域の上における列方向の幅よ
りも広くなるようにパターニングされる。上記電荷蓄積
電極および上記制御電極をマスクとして、上記活性領域
に所定の不純物を導入し、ソースおよびドレイン領域を
なす一対の不純物領域が形成される。

【００３７】

【作用】この発明に基づいた不揮発性半導体装置および
その製造方法によれば、電荷蓄積電極と制御電極の行方
向の幅が、チャネル領域の上方よりも素子分離領域の上
方において広く設定される。

【００３８】これにより、制御電極と電荷蓄積電極の対
向面積が増えるために制御電極と電荷蓄積電極の間の容
量（Ｃ_{C F} ）が大きくなり、カップリング比を高めるこ
とが可能となるために、従来と同じ電圧を電荷蓄積電極
にかける必要がある場合においても、従来より低い電圧
を制御電極にかければよく、不揮発性半導体記憶装置の
低電圧化が可能となる。

【００３９】また、素子分離領域上で隣り合う電荷蓄積
電極および制御電極間が狭くなるためサイドウォール形
成時の酸化膜で上記電荷蓄積電極および上記制御電極が
うまく平坦化される。このため、第１の配線層のパター
ニングを容易にかつ精度よく行なうことが可能となり、
不揮発性半導体記憶装置の信頼性の向上を図ることが可
能となる。

【００４０】

【実施例】以下、この発明に基づいた一実施例について
図面を参照して説明する。図１は、この発明に基づいた
スタックゲート型フラッシュメモリの平面配置図であ
る。なお、図において便宜上後述する第１の導電層１
０、層間絶縁膜１２、ビット線１３は記載していない。
図２は、この発明に基づいたスタックゲート型フラッシ
ュメモリの電荷蓄積電極３の平面形状を最もよく示した
平面配置図である。

【００４１】図３は、図１中Ｙ−Ｙ線矢視断面に対応す
る部分断面図である。図１ないし図３を参照して、主表
面を有するｐ型半導体基板１と、このｐ型半導体基板１
の主表面にＳｉＯ₂ よりなる第１の絶縁膜２を介してｍ
行ｎ列のマトリクス状に配置された（ｍ×ｎ）個の電荷
蓄積電極３が配置されている。この電荷蓄積電極３の隣
接する２列にまたがる各列間ごとには素子分離領域４が
形成されている。また、電荷蓄積電極３上には、ＳｉＯ
₂ などよりなる第２の絶縁膜５を介して各行に形成され
たｎ本の制御電極６が形成されている。

【００４２】ここで、図１，図２，図４，図５を参照し
て、制御電極６および電荷蓄積電極３の形状について説
明する。図４は図１中Ｗ−Ｗ線矢視断面図である。図５
は、図１中Ｘ−Ｘ線矢視断面図である。図からわかるよ
うに、電荷蓄積電極３および制御電極６は、チャネル領
域上方よりも素子分離領域４上方において広く設定され
ている。これにより、制御電極６と電荷蓄積電極３の対
向面積が増えるために、制御電極６と電荷蓄積電極３の
間の容量を拡大することが可能となり、カップリング比
の向上が可能となる。なお、このときチャネル領域の上
方においても制御電極６と電荷蓄積電極３の対向面積と
を増やすことは可能であるが、このようにすると電荷蓄
積電極３と半導体基板１との間の容量も増大してしまう
ために、実質的にはカップリング比を高めることはでき
ない。

【００４３】次に、素子分離領域４および電荷蓄積電極
３により囲まれた領域の半導体基板１の主表面から所定
の深さにかけて不純物濃度を５×１０^{1 9} ／ｃｍ³ 、シ
ート抵抗８０Ω／□からなるｎ型のドレイン領域７が形
成されている。また、このドレイン領域７を挟む電荷蓄
積電極の外側の領域の半導体基板１の主表面から所定の
深さにかけて不純物濃度１×１０^{2 1} ／ｃｍ³ 、シート
抵抗５０Ω／□からなるｎ型のソース領域８が形成され
ている。

【００４４】また、電荷蓄積電極３および制御電極６を
覆い、かつ上記ドレイン領域７に一部が重なるように形
成された第３の絶縁膜９が形成されている。

【００４５】上記ドレイン領域７には、第３の層間絶縁
膜９の側壁に沿って形成され、かつ、このドレイン領域
７に電気的に接続されたポリシリコンよりなる第１の配
線層１０が設けられている。この第１の配線層１０に
は、さらに上向きに延びるように高融点金属材料たとえ
ばタングステン（Ｗ）などからなる第２の配線層１１が
設けられている。この第２の配線層１１は、上記第３の
絶縁膜９および第１の配線層１０を覆うように堆積され
た層間絶縁膜１２を介して形成されたｎ本のビット線１
３にそれぞれ接続されている。

【００４６】上記のように構成されたフラッシュメモリ
の動作については、従来技術と同様であるためにここで
の説明は省略する。

【００４７】次に、上記構造よりなるスタックゲート型
フラッシュメモリの製造工程について、図６ないし図２
３を参照して説明する。

【００４８】まず、ｐ型シリコン基板１の上面に各列間
ごとに素子分離領域４を形成し、次に活性領域上に１０
０Å程度の酸化膜よりなる第１の絶縁膜２を形成する。
さらに、この素子分離領域４および第１の絶縁膜２の上
面にＣＶＤ法により厚さ１０００Å程度の第１のポリシ
リコン層３を堆積する。このポリシリコン層３の上面
に、所定のピッチでパターニングされたレジスト膜７０
を形成し、このレジスト膜７０をマスクに異方性エッチ
ングにより、ポリシリコン層３を所定のピッチを有する
ようにパターニングを行ない、図６に示す平面構造が完
成する。図７は、図６中Ｚ−Ｚ線矢視断面構造図を示
し、図８は、図６中Ｖ−Ｖ線矢視断面構造図を示してい
る。

【００４９】次に、レジスト７０を除去した後、シリコ
ン基板上面前面に第２の絶縁膜５を形成する。この第２
の絶縁膜５は３層の積層膜となっており、膜厚１００Å
程度の酸化膜５ａを形成し、その上にＣＶＤ法により膜
厚１００Å程度の窒化膜５ｂを形成している。さらに、
この窒化膜５ｂの上には、膜厚１００Å程度の酸化膜５
ｃを形成することで得られている。

【００５０】さらに引き続き、第２の絶縁膜５上に、厚
さ２５００Å程度の第２のポリシリコン層６を形成し、
この第２のポリシリコン層６の上に酸化膜９を形成す
る。その後この酸化膜９の上に所定のパターン形状を有
するレジスト７１を形成し図９に示す状態となる。

【００５１】なお、このときのレジスト膜７１の平面形
状は、図１０を参照して、活性領域上よりも素子分離領
域４上において列方向の幅が広く設定されている。また
レジスト膜７１の行間ピッチ（図中Ｌ）は写真製版技術
における最小抜き幅としている。

【００５２】次に、図１１を参照して、このレジスト膜
７１をマスクとして異方性エッチングを行ない酸化膜
９、第２のポリシリコン層６、第２の絶縁膜５、第１の
ポリシリコン層３を順次エッチングし、電荷蓄積電極３
と制御電極６を形成する。

【００５３】次に、図１２を参照して、レジスト膜７１
を除去した後、ソース領域となる基板上にレジスト膜７
２を形成し、このレジスト膜７２と電荷蓄積電極３と制
御電極６をマスクとして、砒素（Ａｓ）を３５ｋｅＶ，
５．０×１０^{1 4} ／ｃｍ² の条件で導入し、濃度５×１
０^{1 9} ／ｃｍ³ 、シート抵抗８０Ω／□のｎ型不純物領
域からなるドレイン領域７を形成する。

【００５４】次に、図１３を参照して、レジスト膜７２
を除去した後、ドレイン領域７の表面をレジスト膜７３
で覆い、このレジスト膜７３と電荷蓄積電極３と制御電
極６をマスクとして、砒素（Ａｓ）を３５ｋｅＶ，１×
１０^{1 6} ／ｃｍ² の条件で導入し、濃度１×１０^{2 1} ／
ｃｍ³ 、シート抵抗５０Ω／□のｎ型不純物領域からな
るソース領域８を形成する。

【００５５】次に、図１４を参照して、レジスト膜７３
を除去した後、基板上前面に酸化膜９を形成する。その
後異方性エッチングにより酸化膜９をエッチングする。
これにより、図１５に示す酸化膜からなるサイドウォー
ル９が完成する。

【００５６】次に、図１６を参照して、基板表面前面に
再び酸化膜９ａを形成する。その後図１７を参照して、
ドレイン領域７上方のみに開口部を有するレジスト膜７
４を形成し、ドレイン領域７上方のみの酸化膜９ａをエ
ッチングする。

【００５７】次に、図１８を参照して、基板表面全面に
ポリシリコン１０を堆積する。その後このポリシリコン
１０の上面に所定形状にパターニングしたレジスト膜７
５を形成する。

【００５８】次に、図１９を参照して、異方性エッチン
グによりポリシリコン１０をエッチングして、その底部
においてドレイン領域７あるいはソース領域８と電気的
に接続し、サイドウォール９の側壁に沿った第１の配線
層１０を形成する。

【００５９】次に、図２０を参照して、半導体基板上全
面にＴＥＯＳなどを用いて層間絶縁膜１２を堆積し、約
９００℃ウエットリフローを３０分行なった後、表面の
平坦化を行ない、図２１に示す層間絶縁膜１２を形成す
る。

【００６０】次に、図２２を参照て、層間絶縁膜１２の
上に、ドレイン領域７の上方に所定の孔が開いたパター
ンを有するレジスト膜７６を形成する。その後、異方性
エッチングにより、この層間絶縁膜１２をエッチング
し、コンタクトホール１２ａを形成する。

【００６１】次に、図２３を参照して、コンタクトホー
ル１２ａの内部に、高融点金属たとえばタングステン
（Ｗ）などからなる第２の配線層１１を形成させ、その
後ビット線１３を配線することにより、この発明に基づ
いたスタックゲート型フラッシュメモリが完成する。

【００６２】以上のようにこの発明に基づいた実施例に
よれば、電荷蓄積電極と制御電極の列方向の幅がチャネ
ル領域の上方よりも素子分離領域の上方の方が広く設定
されている。このときチャネル領域の上方においても制
御電極と電荷蓄積電極の対向面積を増やすことは可能で
あるが、このようにすると電荷蓄積電極と半導体基板１
との間の容量も増大してしまうために、実質的には、カ
ップリング比を高めることはできない。

【００６３】以上により、制御電極と電荷蓄積電極の対
向面積が増えるために、制御電極と電荷蓄積電極の間の
容量（Ｃ_{C F} ）が大きくなり、カップリング比を高める
ことが可能となるために、従来と同じ電圧を電荷蓄積電
極にかけた場合であっても、従来より低い電圧を制御電
極にかければよく、不揮発性半導体装置の低電圧化が可
能となる。

【００６４】また、素子分離領域上で隣り合う電荷蓄積
電極および制御電極間が狭くなるためサイドウォール形
成時の酸化膜で上記電荷蓄積電極および上記制御電極間
がうまり平坦化されるため、第１の配線層のパターニン
グを容易にかつ精度よく行なうことが可能となる。

【００６５】なお、上記実施例において素子分離領域上
における制御電極および電荷蓄積電極の拡がりは、図１
に示すようにそれぞれコンタクトホール１２ａの方向に
のみ広がるように設けられているがこれに限られず図２
４および図２５に示すように、それぞれの行間ピッチの
最小抜き幅（図中Ｌ）を確保することにより素子分離領
域４上において行方向に可能な限り広げることによっ
て、さらにカップリング比を向上させることも可能であ
る。ただしこの時には素子分離領域４には図２４に示す
ように一定のピッチで行方向に並んでいるため、ソース
領域８上にも図２４のＵ−Ｕ断面図を示した図２６に示
されているように第１の配線層１０がパターニングされ
ている。

【００６６】

【発明の効果】この発明に基づいた不揮発性半導体記憶
装置およびその製造方法によれば、電荷蓄積電極と制御
電極の行方向の幅がチャネル領域の上方よりも素子分離
領域の上方が広く設定されている。

【００６７】これにより、制御電極と電荷蓄積電極の対
向面積が増えるために、制御電極と電荷蓄積電極の間の
容量（Ｃ_{C F} ）が大きくなり、カップリング比を向上さ
せることが可能となるために、従来と同じ電圧を電荷蓄
積電極にかけた場合でも、従来より低い電圧を制御電極
にかければよく、不揮発性半導体装置の低電圧化が可能
となる。

【００６８】また、素子分離領域上に電荷蓄積電極およ
び制御電極が形成され、さらにその上方に第１の配線層
が形成されるために、この制御電極上方の第１の配線層
とチャネル領域上の制御電極上方の第１の配線層の高さ
が等しくなり、第１の配線層のパターニングを容易にか
つ精度よく行なうことが可能となり、不揮発性半導体装
置の信頼性および素子特性の向上を図ることが可能とな
る。

【図面の簡単な説明】

【図１】この発明に基づいた不揮発性半導体装置の平面
構造図である。

【図２】この発明に基づいた不揮発性半導体装置におけ
る電荷蓄積電極の形状を示すための平面構造図である。

【図３】図１中におけるＹ−Ｙ線矢視断面図である。

【図４】図１中におけるＷ−Ｗ線矢視断面図である。

【図５】図１中におけるＸ−Ｘ線矢視断面図である。

【図６】この発明に基づいた不揮発性半導体装置の製造
方法における第１工程を示す図である。

【図７】図６中におけるＺ−Ｚ線矢視断面図である。

【図８】図６中におけるＶ−Ｖ線矢視断面図である。

【図９】この発明に基づいた不揮発性半導体装置の製造
方法における第２の工程を示す図である。

【図１０】この発明に基づいた不揮発性半導体装置の製
造方法における第２工程におけるレジスト膜の形状を示
す平面概略図である。

【図１１】この発明に基づいた不揮発性半導体記憶装置
の製造方法における第１工程を示す図である。

【図１２】この発明に基づいた不揮発性半導体記憶装置
の製造方法における第２工程を示す図である。

【図１３】この発明に基づいた不揮発性半導体記憶装置
の製造方法における第３工程を示す図である。

【図１４】この発明に基づいた不揮発性半導体記憶装置
の製造方法における第４工程を示す図である。

【図１５】この発明に基づいた不揮発性半導体記憶装置
の製造方法における第５工程を示す図である。

【図１６】この発明に基づいた不揮発性半導体記憶装置
の製造方法における第６工程を示す図である。

【図１７】この発明に基づいた不揮発性半導体記憶装置
の製造方法における第７工程を示す図である。

【図１８】この発明に基づいた不揮発性半導体記憶装置
の製造方法における第８工程を示す図である。

【図１９】この発明に基づいた不揮発性半導体記憶装置
の製造方法における第９工程を示す図である。

【図２０】この発明に基づいた不揮発性半導体記憶装置
の製造方法における第１０工程を示す図である。

【図２１】この発明に基づいた不揮発性半導体記憶装置
の製造方法における第１１工程を示す図である。

【図２２】この発明に基づいた不揮発性半導体記憶装置
の製造方法における第１２工程を示す図である。

【図２３】この発明に基づいた不揮発性半導体記憶装置
の製造方法における第１３工程を示す図である。

【図２４】この発明に基づいた不揮発性半導体装置の他
の実施例における平面概略図である。

【図２５】この発明に基づいた不揮発性半導体記憶装置
の他の実施例における制御電極の形状を示す平面概略図
である。

【図２６】図２４中におけるＵ−Ｕ線矢視断面図であ
る。

【図２７】従来のフラッシュメモリの一般的な構成を示
すブロック図である。

【図２８】図２６に示すメモリセルマトリクス１００の
概略構成を示す等価回路図である。

【図２９】従来の一例として挙げたフラッシュメモリの
構造を示す断面図である。

【図３０】従来のフラッシュメモリを示す平面概略図で
ある。

【図３１】図３０中におけるＸ−Ｘ線矢視断面図であ
る。

【図３２】従来技術における不揮発性半導体記憶装置の
製造方法における第１工程を示す図である。

【図３３】従来技術における不揮発性半導体記憶装置の
製造方法における第２工程を示す図である。

【図３４】従来技術における不揮発性半導体記憶装置の
製造方法における第２工程におけるレジストマスクの形
状を示す平面概略図である。

【図３５】従来技術における不揮発性半導体記憶装置の
製造方法における第３工程を示す図である。

【図３６】従来技術における不揮発性半導体記憶装置の
製造方法における第４工程を示す図である。

【図３７】従来技術における不揮発性半導体記憶装置の
製造方法における第５工程を示す図である。

【図３８】従来技術における不揮発性半導体記憶装置の
製造方法における第６工程を示す図である。

【図３９】従来技術における不揮発性半導体記憶装置の
製造方法における第７工程を示す図である。

【図４０】従来技術における不揮発性半導体記憶装置の
製造方法における第８工程を示す図である。

【図４１】従来技術における不揮発性半導体記憶装置の
製造方法における第９工程を示す図である。

【図４２】従来技術における不揮発性半導体記憶装置の
製造方法における第１０工程を示す図である。

【図４３】従来技術における不揮発性半導体記憶装置の
製造方法における第１１工程を示す図である。

【図４４】従来技術における不揮発性半導体記憶装置の
製造方法における第１２工程を示す図である。

【図４５】従来技術における不揮発性半導体記憶装置の
製造方法における第１３工程を示す図である。

【図４６】従来技術における不揮発性半導体記憶装置の
製造方法における第１４工程を示す図である。

【図４７】フラッシュメモリの制御電極と電荷蓄積電極
の間の容量および電荷蓄積電極と半導体基板の間の容量
を示す模式図である。

【図４８】従来技術における第１の配線層のパターニン
グ時における問題点を示す平面模式図である。

【符号の説明】

１ 半導体基板 ２ 第１の絶縁膜 ３ 電荷蓄積電極 ４ 素子分離領域 ５ 第２の絶縁膜 ６ 制御電極 ７ ドレイン領域 ８ ソース領域 ９ 第３の絶縁膜 １０ 第１の配線層 １１ 第２の配線層 １２ 層間絶縁膜 １３ ビット線 なお図中同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 味香 夏夫 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 九ノ里 勇一 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 主表面を有する半導体基板と、 前記半導体基板の主表面上に第１の絶縁膜を介してｍ行
   ｎ列のマトリクス状に配置された（ｍ×ｎ）個の電荷蓄
   積電極と、 前記半導体基板の主表面上に、前記電荷蓄積電極の真下
   の領域に設けられたチャネル領域を列方向において挟む
   ように所定の間隙を隔てて形成され、ソースおよびドレ
   イン領域をなす一対の不純物領域と、 前記電荷蓄積電極の隣接する２列にまたがり各列間ごと
   に形成された素子分離領域と、 前記電荷蓄積電極上に第２の絶縁膜を介して各行ごとに
   形成されたｎ本の制御電極と、 を備え、 前記素子分離領域の上における前記電荷蓄積電極および
   前記制御電極の列方向の幅が、前記チャネル領域の上に
   おける列方向の幅よりも広く設定された不揮発性半導体
   記憶装置。
2. 【請求項２】 半導体基板の主表面上に列方向に交互に
   素子分離領域と活性領域を形成する工程と、 前記活性領域の上に第１の絶縁膜を介し、かつ前記素子
   分離領域に一部重なるようにｍ行ｎ列のマトリクス状に
   電荷蓄積電極を形成する工程と、 前記電荷蓄積電極の上に第２の絶縁膜を介して制御電極
   を形成する工程と、 前記素子分離領域の上における前記電荷蓄積電極および
   前記制御電極の列方向の幅が、前記活性領域の上におけ
   る列方向の幅よりも広くなるようにパターニングを行な
   う工程と、 前記電荷蓄積電極および前記制御電極をマスクとして、
   前記活性領域に所定の不純物を導入し、ソースおよびド
   レイン領域をなす一対の不純物領域を形成する工程と、 を備えた不揮発性半導体記憶装置の製造方法。