JPH07202147A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07202147A JPH07202147A JP5349131A JP34913193A JPH07202147A JP H07202147 A JPH07202147 A JP H07202147A JP 5349131 A JP5349131 A JP 5349131A JP 34913193 A JP34913193 A JP 34913193A JP H07202147 A JPH07202147 A JP H07202147A
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- Japan
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- semiconductor device
- thickness
- film
- substrate
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P72/00—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
- H10P72/70—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping
- H10P72/74—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support
- H10P72/7432—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 薄型でフレキシブルな半導体装置を構成す
る。 【構成】 単結晶Ｓｉからなる半導体層１０、１１を中
心に上下にアモルファス絶縁層２、２０、３０を有し、
装置の層厚が１００μｍ以下である半導体装置。 【効果】 Ｓｉ基板を有する半導体装置に比較して破断
曲率半径が小さく、曲げに強く破損しにくい。
る。 【構成】 単結晶Ｓｉからなる半導体層１０、１１を中
心に上下にアモルファス絶縁層２、２０、３０を有し、
装置の層厚が１００μｍ以下である半導体装置。 【効果】 Ｓｉ基板を有する半導体装置に比較して破断
曲率半径が小さく、曲げに強く破損しにくい。
Description
【０００１】
【産業上の利用分野】本発明は超薄型の半導体装置に関
し、特に曲げに強い薄型でフレキシブルな半導体装置に
関する。
し、特に曲げに強い薄型でフレキシブルな半導体装置に
関する。
【０００２】
【従来の技術】半導体分野において、いわゆる単結晶Ｓ
ｉ基板の上にエピタキシャル成長させた単結晶Ｓｉ薄膜
にリン、ホウ素などの不純物を注入することにより、さ
まざまな半導体を形成していることは周知のことであ
る。
ｉ基板の上にエピタキシャル成長させた単結晶Ｓｉ薄膜
にリン、ホウ素などの不純物を注入することにより、さ
まざまな半導体を形成していることは周知のことであ
る。
【０００３】単結晶のＳｉ薄膜は、アモルファスＳｉや
多結晶Ｓｉに比べ、素子特性に優れた半導体能動素子が
形成できるため、その製造方法が種々開発されている。
多結晶Ｓｉに比べ、素子特性に優れた半導体能動素子が
形成できるため、その製造方法が種々開発されている。
【０００４】
【発明が解決しようとする課題】上記した単結晶Ｓｉ薄
膜を用いた半導体装置においては、出発基板が単結晶Ｓ
ｉ基板であるため、その結晶性故に特定の方位に沿って
割れ易く、基板を薄くすると著しく強度が低下する。そ
のため最終的に得られる基板の厚みは約１ｍｍ程度と厚
いものになってしまう。
膜を用いた半導体装置においては、出発基板が単結晶Ｓ
ｉ基板であるため、その結晶性故に特定の方位に沿って
割れ易く、基板を薄くすると著しく強度が低下する。そ
のため最終的に得られる基板の厚みは約１ｍｍ程度と厚
いものになってしまう。
【０００５】さらに、上記単結晶Ｓｉ薄膜を用いて得ら
れた半導体装置においては以下のような強度の低下問題
があった。
れた半導体装置においては以下のような強度の低下問題
があった。
【０００６】１枚のＳｉウエハ上で複数の半導体チッ
プが同時に作製されるが、各チップを切り離す工程（ダ
イシング）により、分割されたチップは分割界面に欠陥
を生じ、その結果理論上の強度の１／１００以下の強度
に低下する。
プが同時に作製されるが、各チップを切り離す工程（ダ
イシング）により、分割されたチップは分割界面に欠陥
を生じ、その結果理論上の強度の１／１００以下の強度
に低下する。
【０００７】チップ厚が大きいために曲げに対して割
れ易い。
れ易い。
【０００８】素子を作り込んだことで基板の表裏での
応力構造が異なり、基板の裏面に結晶欠陥が発生し易く
割れ易い。
応力構造が異なり、基板の裏面に結晶欠陥が発生し易く
割れ易い。
【０００９】厚い半導体装置は、放熱性が悪く、高密度
化ができない、実装方法が制約されるなど、現状の高精
細化において問題となっている。
化ができない、実装方法が制約されるなど、現状の高精
細化において問題となっている。
【００１０】例えば、薄型の半導体装置を利用している
例としてＩＣカードがあるが、このＩＣカードにおいて
も、上記半導体装置の製造上の理由から、現状は厚みが
１ｍｍ程度で固いものであるが、薄さが０．６ｍｍ以下
で且つ破損を防止する上でフレキシブルであることが望
まれている。
例としてＩＣカードがあるが、このＩＣカードにおいて
も、上記半導体装置の製造上の理由から、現状は厚みが
１ｍｍ程度で固いものであるが、薄さが０．６ｍｍ以下
で且つ破損を防止する上でフレキシブルであることが望
まれている。
【００１１】本発明はこのような問題点に鑑み、十分な
強度を有し、超薄型でフレキシブルな半導体装置の提供
を目的とするものである。
強度を有し、超薄型でフレキシブルな半導体装置の提供
を目的とするものである。
【００１２】
【課題を解決するための手段及び作用】本発明者等は、
ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）
を研究している際に、超薄型のＳＯＩ構造が、単結晶Ｓ
ｉ基板よりもフレキシブルで割れにくいことを発見し、
本発明を達成した。
ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）
を研究している際に、超薄型のＳＯＩ構造が、単結晶Ｓ
ｉ基板よりもフレキシブルで割れにくいことを発見し、
本発明を達成した。
【００１３】即ち本発明は、単結晶Ｓｉ薄膜を活性層と
して用いたアクティブ素子を作り込んだ半導体集積回路
の上下にアモルファス絶縁層を積層してなる半導体装置
であって、装置の層厚が１００μｍ以下であることを特
徴とする半導体装置である。
して用いたアクティブ素子を作り込んだ半導体集積回路
の上下にアモルファス絶縁層を積層してなる半導体装置
であって、装置の層厚が１００μｍ以下であることを特
徴とする半導体装置である。
【００１４】装置の層厚は薄ければ曲げに対して有効で
あり、曲率半径を小さくできることは後述の表１に示す
通りである。例えばＳｉＯ2 ／ＳｉＮといった薄膜構造
体で且つ１μｍ程度の厚み、１０ｍｍ程度の幅を有する
物体の引張破断強度は約１００ｇである。後述する実施
例１に示すような３〜４μｍ程度の層厚の半導体装置は
３００〜４００ｇの強度を持つことになり、注意深く作
製すれば、量産可能な強度を有している。
あり、曲率半径を小さくできることは後述の表１に示す
通りである。例えばＳｉＯ2 ／ＳｉＮといった薄膜構造
体で且つ１μｍ程度の厚み、１０ｍｍ程度の幅を有する
物体の引張破断強度は約１００ｇである。後述する実施
例１に示すような３〜４μｍ程度の層厚の半導体装置は
３００〜４００ｇの強度を持つことになり、注意深く作
製すれば、量産可能な強度を有している。
【００１５】しかしながらこれらを一般的な市場におい
て使用していくためには、更に強度的な向上、経験的に
は１ｋｇ程度の強度を有し、且つ後述するように半導体
デバイスへのイオン的影響を防ぐ必要があり、これらを
考慮すると有機保護層も含めて１００μｍ厚以下と設定
することが望ましい。
て使用していくためには、更に強度的な向上、経験的に
は１ｋｇ程度の強度を有し、且つ後述するように半導体
デバイスへのイオン的影響を防ぐ必要があり、これらを
考慮すると有機保護層も含めて１００μｍ厚以下と設定
することが望ましい。
【００１６】半導体或いは無機材料（ＳｉＯ2 、Ｓｉ
Ｎ、ＳｉＯＮ、ＢＰＳＧ、ＰＳＧ）のみで１００μｍ程
度の厚みを形成することは、それら材料の成膜速度を考
えた場合にははなはだ非経済的であると同時に膜厚を大
きくすると内部応力等の問題から逆に膜にクラック等を
生じ、強度低下の原因となる。一般的にこれら成膜によ
り形成される無機膜厚は経験的に最大２μｍ程度と考え
られるため、今回提案した後述の実施例においては、全
てを無機膜で構成すると上層が２層として最大４μｍ程
度、下層が前記したようにＳｉの熱酸化プロセスで経済
的限界が約２μｍとすれば半導体層及びそのＬＯＣＯＳ
酸化層を含めて最大６μｍ程度の厚みと考えられる。
Ｎ、ＳｉＯＮ、ＢＰＳＧ、ＰＳＧ）のみで１００μｍ程
度の厚みを形成することは、それら材料の成膜速度を考
えた場合にははなはだ非経済的であると同時に膜厚を大
きくすると内部応力等の問題から逆に膜にクラック等を
生じ、強度低下の原因となる。一般的にこれら成膜によ
り形成される無機膜厚は経験的に最大２μｍ程度と考え
られるため、今回提案した後述の実施例においては、全
てを無機膜で構成すると上層が２層として最大４μｍ程
度、下層が前記したようにＳｉの熱酸化プロセスで経済
的限界が約２μｍとすれば半導体層及びそのＬＯＣＯＳ
酸化層を含めて最大６μｍ程度の厚みと考えられる。
【００１７】従って、前記した強度計算で約６００ｇ程
度の強度が得られる。一方曲げ限界は曲率半径で１〜
１．５ｍｍ程度と大きくなる。
度の強度が得られる。一方曲げ限界は曲率半径で１〜
１．５ｍｍ程度と大きくなる。
【００１８】いかなる市場においても安心して使用でき
るようにするためには、前記した経験則にのっとれば、
破断強度は１ｋｇ以上が望ましく、有機保護層を併用す
ることが望ましい。有機保護層厚はその成膜法にもよる
が、一般的にスピンコート、ディップコート等の溶剤塗
布を考えた場合には５０Å〜２５μｍ程度まで塗布自由
度が考えられる。更に厚塗りを繰り返すことで膜厚自由
度は拡大する。
るようにするためには、前記した経験則にのっとれば、
破断強度は１ｋｇ以上が望ましく、有機保護層を併用す
ることが望ましい。有機保護層厚はその成膜法にもよる
が、一般的にスピンコート、ディップコート等の溶剤塗
布を考えた場合には５０Å〜２５μｍ程度まで塗布自由
度が考えられる。更に厚塗りを繰り返すことで膜厚自由
度は拡大する。
【００１９】そこで２５μｍ程度の膜厚を上下各層に付
加すれば、無機膜上下層各６μｍ、半導体層２μｍ、有
機保護層上下層各５０μｍで約６０μｍ程度の構造体が
形成できる。更に安全のため上下各有機保護層の重ね塗
りをすることで１００μｍ以下で強固な膜半導体を形成
することができる。
加すれば、無機膜上下層各６μｍ、半導体層２μｍ、有
機保護層上下層各５０μｍで約６０μｍ程度の構造体が
形成できる。更に安全のため上下各有機保護層の重ね塗
りをすることで１００μｍ以下で強固な膜半導体を形成
することができる。
【００２０】２５μｍ×２＝５０μｍ程度の有機保護層
は現在一般に広く用いられているフレキシブル回路の厚
みと同等であり、強度、屈曲性から考えて十分な市場展
開が期待できる。
は現在一般に広く用いられているフレキシブル回路の厚
みと同等であり、強度、屈曲性から考えて十分な市場展
開が期待できる。
【００２１】本発明に係る薄膜のＳＯＩ構造を用いた半
導体装置においては強度的に以下のような利点を有して
いる。
導体装置においては強度的に以下のような利点を有して
いる。
【００２２】（１）装置の表裏がガラス状（アモルファ
ス）構造であり、結晶性に基づく欠陥がない。
ス）構造であり、結晶性に基づく欠陥がない。
【００２３】（２）チップが薄いために、チップの分割
にダイシングの代わりに湿式、或いは乾式のエッチング
手法が選択でき、切断界面に欠陥が生じにくい。
にダイシングの代わりに湿式、或いは乾式のエッチング
手法が選択でき、切断界面に欠陥が生じにくい。
【００２４】（３）素子を作り込む単結晶Ｓｉ層が層の
中央部に存在するため、曲げに対して応力の小さい部位
に位置する。
中央部に存在するため、曲げに対して応力の小さい部位
に位置する。
【００２５】Ｓｉは材料固有の強度（理論強度）におい
ては優れているものの、半導体装置を構成した場合に
は、材料、構造、製造プロセスに起因する欠陥により理
論強度の１／１００以下の強度しか示さず、ＳｉＯ2 、
ＳｉＮ、ＳｉＯＮ、ＢＰＳＧ、ＰＳＧからなる膜の強度
よりも弱くなるのである。この関係を表１に示す。
ては優れているものの、半導体装置を構成した場合に
は、材料、構造、製造プロセスに起因する欠陥により理
論強度の１／１００以下の強度しか示さず、ＳｉＯ2 、
ＳｉＮ、ＳｉＯＮ、ＢＰＳＧ、ＰＳＧからなる膜の強度
よりも弱くなるのである。この関係を表１に示す。
【００２６】表１はＳｉＯ2 、ＳｉＮ、ＳｉＯＮ、ＢＰ
ＳＧ、ＰＳＧの各膜のヤング率Ｅ、ポアソン比ν、最大
破断応力σ、それぞれの膜厚をｔとした時の破断曲率半
径、実験強度を示した。
ＳＧ、ＰＳＧの各膜のヤング率Ｅ、ポアソン比ν、最大
破断応力σ、それぞれの膜厚をｔとした時の破断曲率半
径、実験強度を示した。
【００２７】ここで破断曲率半径Ｒは、薄膜を折り曲げ
た際に膜表面で最大主応力が発生すると仮定した。理論
値は、Ｒ＝ｔＥ／［２×σ×（１−ν２）］で計算し
た。
た際に膜表面で最大主応力が発生すると仮定した。理論
値は、Ｒ＝ｔＥ／［２×σ×（１−ν２）］で計算し
た。
【００２８】
【表１】
【００２９】表１に示した通り、各膜厚と曲率半径Ｒと
の関係においては以下の様な特徴が示される。
の関係においては以下の様な特徴が示される。
【００３０】各材料とも、膜厚ｔが小さくなると破断
曲率半径Ｒが理論値、実験値とも小さくなる。
曲率半径Ｒが理論値、実験値とも小さくなる。
【００３１】各材料とも、破断曲率半径Ｒの実験値の
方が理論値よりも大きく、特にＳｉにおいてはその違い
が顕著である。
方が理論値よりも大きく、特にＳｉにおいてはその違い
が顕著である。
【００３２】従って本発明の半導体装置は、実質的にフ
レキシブルなアモルファス膜を利用し膜厚を薄くするこ
とにより、０．３〜１．５ｍｍ程度の曲率で曲げること
が可能であり、従来のＳｉ半導体装置では考えられなか
った応用分野が考えられる。
レキシブルなアモルファス膜を利用し膜厚を薄くするこ
とにより、０．３〜１．５ｍｍ程度の曲率で曲げること
が可能であり、従来のＳｉ半導体装置では考えられなか
った応用分野が考えられる。
【００３３】
［実施例１］図１に本発明第１の実施例の断面図を示
す。図１において、２は膜厚８０００ÅのＳｉＯ2 から
なる絶縁層、１５はＮ−ＭＯＳＴｒ領域で１０はＮ−Ｍ
ＯＳＴｒのチャネル（膜厚４０００Å）、４及び５はＮ
−ＭＯＳＴｒのソース及びドレイン、８はＳｉＯ2 から
なるゲート酸化膜、９は多結晶Ｓｉからなるゲート電極
である。６はＰ−ＭＯＳＴｒ領域で１１はチャネル（膜
厚４０００Å）、６及び７はソース及びドレインであ
る。Ｔｒ１５及び１６はそれぞれ３のＬＯＣＯＳ層によ
り素子分離されており、更に、Ｃ−ＭＯＳインバータ１
９を形成するためのＡｌ配線２２が設けられている。Ａ
ｌ配線２２とゲート配線との層間絶縁層２０は厚さ４０
００ÅのＢＰＳＧ、最終パッシベーション層３０は厚さ
１００００ÅのＰＳＧである。３１は配線引き出し部で
あり、上記パッシベーション層３０を一部除去して形成
している。１７はＰ−ＭＯＳＴｒで出力バッファとして
形成されている。
す。図１において、２は膜厚８０００ÅのＳｉＯ2 から
なる絶縁層、１５はＮ−ＭＯＳＴｒ領域で１０はＮ−Ｍ
ＯＳＴｒのチャネル（膜厚４０００Å）、４及び５はＮ
−ＭＯＳＴｒのソース及びドレイン、８はＳｉＯ2 から
なるゲート酸化膜、９は多結晶Ｓｉからなるゲート電極
である。６はＰ−ＭＯＳＴｒ領域で１１はチャネル（膜
厚４０００Å）、６及び７はソース及びドレインであ
る。Ｔｒ１５及び１６はそれぞれ３のＬＯＣＯＳ層によ
り素子分離されており、更に、Ｃ−ＭＯＳインバータ１
９を形成するためのＡｌ配線２２が設けられている。Ａ
ｌ配線２２とゲート配線との層間絶縁層２０は厚さ４０
００ÅのＢＰＳＧ、最終パッシベーション層３０は厚さ
１００００ÅのＰＳＧである。３１は配線引き出し部で
あり、上記パッシベーション層３０を一部除去して形成
している。１７はＰ−ＭＯＳＴｒで出力バッファとして
形成されている。
【００３４】このように形成された半導体装置の膜厚
は、絶縁層２（８０００Å）＋ＬＯＣＯＳ層（１０００
０Å）＋層間絶縁層２０（６０００Å）＋Ａｌ配線２２
（６０００Å）＋パッシベーション層３０（６０００
Å）＝３６０００Åであった。
は、絶縁層２（８０００Å）＋ＬＯＣＯＳ層（１０００
０Å）＋層間絶縁層２０（６０００Å）＋Ａｌ配線２２
（６０００Å）＋パッシベーション層３０（６０００
Å）＝３６０００Åであった。
【００３５】本半導体装置の配線引き出し部３１に電極
を当てて電気特性を調べたところ、良好な特性が確認さ
れた。
を当てて電気特性を調べたところ、良好な特性が確認さ
れた。
【００３６】本半導体装置において、半導体層（チャネ
ル１０、１１）を挟んで上層の絶縁層は層間絶縁層２０
及びパッシベーション層３０で１２０００Å、下層の絶
縁層は絶縁層２の８０００Åで上下の厚さの比は３／２
である。
ル１０、１１）を挟んで上層の絶縁層は層間絶縁層２０
及びパッシベーション層３０で１２０００Å、下層の絶
縁層は絶縁層２の８０００Åで上下の厚さの比は３／２
である。
【００３７】本実施例の曲げ破断曲率は０．６ｍｍであ
り、新たな応用に対して十分な柔軟性を有している。
り、新たな応用に対して十分な柔軟性を有している。
【００３８】その電気特性の曲げに対する変化を図５〜
図８に示す。図５は本実施例とほぼ同一特性を示す従来
の半導体装置（チップ厚０．６ｍｍ）、図７が本実施例
の半導体装置（チップ厚３．６μｍ）の平行な（曲げな
し）状態でのＶD ／ＩD 特性である。これらの半導体装
置をバルジメーター（曲率を変化させる装置）によって
凸状に変化させて再び同一特性を図ったところ、従来の
半導体装置のＶD ／ＩD 特性は図６に示すように大きく
変化したが、本実施例のＶD ／ＩD 特性は図８に示すよ
うに図７とほとんど変わらなかった。尚、本測定は曲率
５００ｍｍで両者間を比較した。
図８に示す。図５は本実施例とほぼ同一特性を示す従来
の半導体装置（チップ厚０．６ｍｍ）、図７が本実施例
の半導体装置（チップ厚３．６μｍ）の平行な（曲げな
し）状態でのＶD ／ＩD 特性である。これらの半導体装
置をバルジメーター（曲率を変化させる装置）によって
凸状に変化させて再び同一特性を図ったところ、従来の
半導体装置のＶD ／ＩD 特性は図６に示すように大きく
変化したが、本実施例のＶD ／ＩD 特性は図８に示すよ
うに図７とほとんど変わらなかった。尚、本測定は曲率
５００ｍｍで両者間を比較した。
【００３９】このように、本実施例においては機械的に
は０．６ｍｍという曲率曲げに対する十分な強度を有す
るため小曲率まで曲げられること、またその特性変化に
関しても従来の半導体装置にはない外形変化に対する特
性安定性を有することがわかった。
は０．６ｍｍという曲率曲げに対する十分な強度を有す
るため小曲率まで曲げられること、またその特性変化に
関しても従来の半導体装置にはない外形変化に対する特
性安定性を有することがわかった。
【００４０】本実施例に係る、ＳＯＩウエハにＰ−Ｔ
ｒ、Ｎ−Ｔｒを作成する方法、素子分離方法、層間絶縁
層の形成方法、Ａｌ配線形成方法は公知の半導体形成プ
ロセスを用いることができる。
ｒ、Ｎ−Ｔｒを作成する方法、素子分離方法、層間絶縁
層の形成方法、Ａｌ配線形成方法は公知の半導体形成プ
ロセスを用いることができる。
【００４１】図２に本実施例の半導体装置の製造工程例
を示す。
を示す。
【００４２】図２において（ａ）は出発基板である。本
発明において該出発基板はＳｉ基板１、絶縁層（ＳｉＯ
2 ）２、及び単結晶Ｓｉのエピタキシャル層４１より構
成されたものを用いる。このような構成を有する基板
は、ＳＩＭＯＸ法、基板貼り合わせ法、及び本出願人が
先に提案した多孔質Ｓｉ上に単結晶Ｓｉをエピタキシャ
ル成長させる方法により得られる。特に、上記本出願人
が提案した方法では、Ｓｉの品質、絶縁層の種類及びそ
の厚みを自由に選択できる点において優れている。
発明において該出発基板はＳｉ基板１、絶縁層（ＳｉＯ
2 ）２、及び単結晶Ｓｉのエピタキシャル層４１より構
成されたものを用いる。このような構成を有する基板
は、ＳＩＭＯＸ法、基板貼り合わせ法、及び本出願人が
先に提案した多孔質Ｓｉ上に単結晶Ｓｉをエピタキシャ
ル成長させる方法により得られる。特に、上記本出願人
が提案した方法では、Ｓｉの品質、絶縁層の種類及びそ
の厚みを自由に選択できる点において優れている。
【００４３】（ａ）の基板に、通常の半導体プロセスを
用いて、Ｔｒ２５、２６、２７、１９（半導体層４２）
及びパッシベーション層３０、配線引き出し部３１（絶
縁層４３）を作り込んだ（ｂ）。
用いて、Ｔｒ２５、２６、２７、１９（半導体層４２）
及びパッシベーション層３０、配線引き出し部３１（絶
縁層４３）を作り込んだ（ｂ）。
【００４４】次に（ｃ）に示す様に、Ｓｉ基板１を除去
してウエハを薄型化する。特開塀５−２７３５９１号公
報に開示されているように、Ｓｉのエッチング法として
は、乾式・湿式といったさまざまな方法がある。本実施
例では、ＳｉＯ2 ／Ｓｉ間のエッチングレートの違いを
利用し、比較的低温でエッチング速度の速いＴＭＡＨを
用いてエッチングを行なった。
してウエハを薄型化する。特開塀５−２７３５９１号公
報に開示されているように、Ｓｉのエッチング法として
は、乾式・湿式といったさまざまな方法がある。本実施
例では、ＳｉＯ2 ／Ｓｉ間のエッチングレートの違いを
利用し、比較的低温でエッチング速度の速いＴＭＡＨを
用いてエッチングを行なった。
【００４５】具体的には、（ｂ）で示したウエハ表面に
アピエゾンワックス４４を塗布乾燥させ、これをＴＭＡ
Ｈ８０℃溶液中に投入して１４時間後にエッチングを完
了した（ｄ）。この後エッチングレジスト４４をアセト
ン溶液などで剥離し、薄型ウエハ（ｅ）を得た。
アピエゾンワックス４４を塗布乾燥させ、これをＴＭＡ
Ｈ８０℃溶液中に投入して１４時間後にエッチングを完
了した（ｄ）。この後エッチングレジスト４４をアセト
ン溶液などで剥離し、薄型ウエハ（ｅ）を得た。
【００４６】上記方法においては、ウエハ全面をエッチ
ングしたが、１チップ毎に分割してから裏面のＳｉ基板
１をエッチングしても良い。
ングしたが、１チップ毎に分割してから裏面のＳｉ基板
１をエッチングしても良い。
【００４７】このようにして得られたＳｉウエハ、Ｓｉ
チップの電気特性を図ったところ、Ｓｉ基板１のある場
合と変わりのない良好な特性が得られた。
チップの電気特性を図ったところ、Ｓｉ基板１のある場
合と変わりのない良好な特性が得られた。
【００４８】［実施例２］図３に本発明第２の実施例を
示す。本実施例は前記本出願人が提案した方法で形成し
た単結晶Ｓｉ膜を用いたもので、実施例１との違いは、
出発基板（ａ）において絶縁層がＳｉＯ2 層５１（厚さ
４０００Å）及びＳｉＮ層５２（厚さ４０００Å）の２
層構造となっていることである。このように２層構造と
することで単結晶Ｓｉ層の界面準位を低減させることが
できる。
示す。本実施例は前記本出願人が提案した方法で形成し
た単結晶Ｓｉ膜を用いたもので、実施例１との違いは、
出発基板（ａ）において絶縁層がＳｉＯ2 層５１（厚さ
４０００Å）及びＳｉＮ層５２（厚さ４０００Å）の２
層構造となっていることである。このように２層構造と
することで単結晶Ｓｉ層の界面準位を低減させることが
できる。
【００４９】半導体層４２、絶縁層４３の形成は実施例
１と同じであるが（ｂ）、Ｓｉ基板１のエッチング除去
工程においては、ＳｉＮ層５２がＫＯＨの様な強アルカ
リ溶液にも、またＨＦ＋ＨＮＯ3 のような強酸にもエッ
チングストップ層として働く。そのため、エッチング速
度の速いＫＯＨを用いて短時間でエッチングを終了する
ことができる。但し、ＫＯＨをエッチング溶液として用
いる場合には、表面側にもアピエゾンワックスではなく
エッチングストップ層が必要になる。本実施例ではパッ
シベーション層であるＰＳＧ膜上に裏面に形成したもの
と同じＳｉＮ膜５３を２層となるように２０００Åの厚
みで形成した（ｃ）。
１と同じであるが（ｂ）、Ｓｉ基板１のエッチング除去
工程においては、ＳｉＮ層５２がＫＯＨの様な強アルカ
リ溶液にも、またＨＦ＋ＨＮＯ3 のような強酸にもエッ
チングストップ層として働く。そのため、エッチング速
度の速いＫＯＨを用いて短時間でエッチングを終了する
ことができる。但し、ＫＯＨをエッチング溶液として用
いる場合には、表面側にもアピエゾンワックスではなく
エッチングストップ層が必要になる。本実施例ではパッ
シベーション層であるＰＳＧ膜上に裏面に形成したもの
と同じＳｉＮ膜５３を２層となるように２０００Åの厚
みで形成した（ｃ）。
【００５０】また、本実施例では絶縁層としてプラズマ
ＳｉＮ層を用いたが、ＳｉＯＮなどでも効果は同様であ
る。また更に、本実施例においても実施例１同様、ウエ
ハでエッチングしても、チップでエッチングしてもいず
れでも良い。
ＳｉＮ層を用いたが、ＳｉＯＮなどでも効果は同様であ
る。また更に、本実施例においても実施例１同様、ウエ
ハでエッチングしても、チップでエッチングしてもいず
れでも良い。
【００５１】本実施例において上下絶縁層の膜厚比は上
層が１４０００Å、下層８０００Åで７／４である。但
し下層のＳｉＯ2 層は基板状態で１４０００Å〜２００
００Å程度までなら実用上全く問題なく形成できる。
層が１４０００Å、下層８０００Åで７／４である。但
し下層のＳｉＯ2 層は基板状態で１４０００Å〜２００
００Å程度までなら実用上全く問題なく形成できる。
【００５２】［実施例３］図４に本発明第３の実施例の
製造工程を示す。本実施例では出発基板にＳＩＭＯＸ基
板を用いている（ａ）。ＳＩＭＯＸ基板ではその製造プ
ロセス上の制約から絶縁層２のＳｉＯ2 は単層膜であ
る。また、該ＳｉＯ2 層の厚みも比較的薄いものが実用
的である。
製造工程を示す。本実施例では出発基板にＳＩＭＯＸ基
板を用いている（ａ）。ＳＩＭＯＸ基板ではその製造プ
ロセス上の制約から絶縁層２のＳｉＯ2 は単層膜であ
る。また、該ＳｉＯ2 層の厚みも比較的薄いものが実用
的である。
【００５３】実施例１同様に、単結晶Ｓｉ層６１に通常
の半導体プロセスにより素子を作り込んだ後、ＰＳＧか
らなるパッシベーション層を設けた（ｂ）。
の半導体プロセスにより素子を作り込んだ後、ＰＳＧか
らなるパッシベーション層を設けた（ｂ）。
【００５４】次にエッチングマスクとしてフッ素樹脂６
２を５μｍコーティングした後に、実施例１と同様にＴ
ＭＡＨによって、裏面のＳｉ基板１をエッチング除去し
た。上記フッ素樹脂としては、真空蒸着、溶射、液状樹
脂の塗布乾燥等の形成方法が考えられるが、本実施例で
は旭硝子株式会社製サイトップを塗布乾燥してフッ素樹
脂層６２を形成した。このようにパッシベーション層の
上に有機樹脂からなるエッチングマスクを形成した場合
には、ピンホールができないため、裏面のＳｉエッチン
グの歩留を上げることができる。また、本実施例で用い
たフッ素樹脂は耐湿性が高く、機械的強度もあるため、
エッチング後も剥さずに第２パッシベーション膜として
使用できる。このような膜としてはフッ素樹脂の他にシ
リコーン樹脂やゴムが使用できる。
２を５μｍコーティングした後に、実施例１と同様にＴ
ＭＡＨによって、裏面のＳｉ基板１をエッチング除去し
た。上記フッ素樹脂としては、真空蒸着、溶射、液状樹
脂の塗布乾燥等の形成方法が考えられるが、本実施例で
は旭硝子株式会社製サイトップを塗布乾燥してフッ素樹
脂層６２を形成した。このようにパッシベーション層の
上に有機樹脂からなるエッチングマスクを形成した場合
には、ピンホールができないため、裏面のＳｉエッチン
グの歩留を上げることができる。また、本実施例で用い
たフッ素樹脂は耐湿性が高く、機械的強度もあるため、
エッチング後も剥さずに第２パッシベーション膜として
使用できる。このような膜としてはフッ素樹脂の他にシ
リコーン樹脂やゴムが使用できる。
【００５５】また、本実施例に用いたＳＩＭＯＸウエハ
は前記したように、製造プロセス上の制約からＳｉＯ2
絶縁層の厚みが３０００Å程度しかないため、単結晶Ｓ
ｉ層に作り込まれたＭＯＳ−Ｔｒの動作が不安定になっ
たり、閾値電圧が変化したりすることがある。これは絶
縁層の厚みが薄いために、該絶縁層に付着した汚染物や
イオンがＭＯＳ−Ｔｒの動作に影響するためである。こ
れを防ぐために本実施例では、Ｓｉ基板１をエッチング
除去して露出した絶縁層２表面にフッ素樹脂６２’を塗
布形成して汚染物やイオンがＭＯＳ−Ｔｒの動作に影響
しないようにしている。
は前記したように、製造プロセス上の制約からＳｉＯ2
絶縁層の厚みが３０００Å程度しかないため、単結晶Ｓ
ｉ層に作り込まれたＭＯＳ−Ｔｒの動作が不安定になっ
たり、閾値電圧が変化したりすることがある。これは絶
縁層の厚みが薄いために、該絶縁層に付着した汚染物や
イオンがＭＯＳ−Ｔｒの動作に影響するためである。こ
れを防ぐために本実施例では、Ｓｉ基板１をエッチング
除去して露出した絶縁層２表面にフッ素樹脂６２’を塗
布形成して汚染物やイオンがＭＯＳ−Ｔｒの動作に影響
しないようにしている。
【００５６】薄膜半導体装置の上下を同一材料で且つそ
の厚みの差が大きくならない様に構成することにより、
膜のカール、半導体素子の特性安定化を図ることができ
る。半導体のｐ−ｎ接合が応力によってさまざまな特性
変化を起こすことは、各種半導体センサーにその特性が
逆に応用されていることからも自明である。従ってＩＣ
特性をロジカルに、或いは増幅、比較等に用いる用途で
は、曲がりなどによる応力を均一化することが重要であ
る。
の厚みの差が大きくならない様に構成することにより、
膜のカール、半導体素子の特性安定化を図ることができ
る。半導体のｐ−ｎ接合が応力によってさまざまな特性
変化を起こすことは、各種半導体センサーにその特性が
逆に応用されていることからも自明である。従ってＩＣ
特性をロジカルに、或いは増幅、比較等に用いる用途で
は、曲がりなどによる応力を均一化することが重要であ
る。
【００５７】本発明の半導体装置はその厚みが薄く、積
極的に曲げて使用するため、上下の絶縁層の厚みの差を
一定の範囲内に限定することによて、ｐ−ｎ接合部に生
ずる応力を小さくすることが重要なポイントになってい
る。
極的に曲げて使用するため、上下の絶縁層の厚みの差を
一定の範囲内に限定することによて、ｐ−ｎ接合部に生
ずる応力を小さくすることが重要なポイントになってい
る。
【００５８】また、上記実施例３に示した様に、更に外
側を有機材料からなる薄膜を積層することにより、機械
的強度の維持、外部環境変化の影響からの保護を図るこ
とができる。この場合も上記有機薄膜の厚さをなるべく
そろえることが重要である。
側を有機材料からなる薄膜を積層することにより、機械
的強度の維持、外部環境変化の影響からの保護を図るこ
とができる。この場合も上記有機薄膜の厚さをなるべく
そろえることが重要である。
【００５９】
【発明の効果】本発明の半導体装置は、その厚みが従来
の薄型半導体装置に比べて極めて薄く且つフレキシブル
である。そのため、従来にない薄型のＩＣカードなど、
装置の薄型化が実現する他、高い放熱性、配線自由度を
生かし、従来不可能であった高精細な装置或いは新しい
分野への応用が実現する。
の薄型半導体装置に比べて極めて薄く且つフレキシブル
である。そのため、従来にない薄型のＩＣカードなど、
装置の薄型化が実現する他、高い放熱性、配線自由度を
生かし、従来不可能であった高精細な装置或いは新しい
分野への応用が実現する。
【図１】本発明第１の実施例の半導体装置の断面図であ
る。
る。
【図２】本発明第１の実施例の半導体装置の製造工程を
示す図である。
示す図である。
【図３】本発明第２の実施例の半導体装置の製造工程を
示す図である。
示す図である。
【図４】本発明第３の実施例の半導体装置の製造工程を
示す図である。
示す図である。
【図５】従来の半導体装置の電気特性を示す図である。
【図６】本発明第１の実施例の半導体装置の電気特性を
示す図である。
示す図である。
【図７】従来の半導体装置の曲げ状態での電気特性を示
す図である。
す図である。
【図８】本発明第１の実施例の半導体装置の曲げ状態で
の電気特性を示す図である。
の電気特性を示す図である。
１ Ｓｉ基板 ２ 絶縁層 ３ ＬＯＣＯＳ層 ４ Ｎ−ＭＯＳＴｒのソース ５ Ｎ−ＭＯＳＴｒのドレイン ６ Ｐ−ＭＯＳＴｒのソース ７ Ｐ−ＭＯＳＴｒのドレイン ８ ゲート酸化膜 ９ ゲート電極 １０ Ｎ−ＭＯＳＴｒのチャネル １１ Ｐ−ＭＯＳＴｒのチャネル １５ Ｎ−ＭＯＳＴｒ １６ Ｐ−ＭＯＳＴｒ １７ Ｐ−ＭＯＳＴｒ １９ Ｃ−ＭＯＳインバータ ２０ 層間絶縁層 ２２ Ａｌ配線 ３０ パッシベーション層 ３１ 配線引き出し部 ４１ 単結晶Ｓｉエピタキシャル層 ４２ 半導体層 ４３ 絶縁層 ４４ アピエゾンワックス層 ５１ ＳｉＯ2 層 ５２ ＳｉＮ層 ６１ 単結晶Ｓｉ層 ６２、６２’ フッ素樹脂層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/786
Claims (2)
- 【請求項１】 単結晶Ｓｉ薄膜を活性層として用いたア
クティブ素子を作り込んだ半導体集積回路の上下にアモ
ルファス絶縁層を積層してなる半導体装置であって、装
置の層厚が１００μｍ以下であることを特徴とする半導
体装置。 - 【請求項２】 上下層の絶縁層の上下に更に有機薄膜を
積層したことを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5349131A JPH07202147A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5349131A JPH07202147A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202147A true JPH07202147A (ja) | 1995-08-04 |
Family
ID=18401712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5349131A Withdrawn JPH07202147A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07202147A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998002921A1 (en) * | 1996-07-11 | 1998-01-22 | Kopin Corporation | Transferred flexible integrated circuit |
| JPH1041519A (ja) * | 1996-03-26 | 1998-02-13 | Lg Electron Inc | 液晶表示装置の製造方法及びその製造方法による液晶表示装置 |
| JP2001237403A (ja) * | 2000-02-21 | 2001-08-31 | Rohm Co Ltd | 半導体装置の製法および超薄型半導体装置 |
| EP1256983A2 (de) * | 2001-05-08 | 2002-11-13 | Philips Corporate Intellectual Property GmbH | Flexible integrierte monolithische Schaltung |
| JP2005252236A (ja) * | 2004-01-23 | 2005-09-15 | Semiconductor Energy Lab Co Ltd | フィルム状物品及びその作製方法 |
| JP2006041135A (ja) * | 2004-07-26 | 2006-02-09 | Sumitomo Bakelite Co Ltd | 電子デバイスおよびその製造方法 |
| JP2007318024A (ja) * | 2006-05-29 | 2007-12-06 | Dainippon Printing Co Ltd | 有機半導体素子、および、有機半導体素子の製造方法 |
| JP2007318025A (ja) * | 2006-05-29 | 2007-12-06 | Dainippon Printing Co Ltd | 有機半導体素子、および、有機半導体素子の製造方法 |
| US8305213B2 (en) | 2004-01-23 | 2012-11-06 | Semiconductor Energy Laboratory Co., Ltd. | Film-like article and method for manufacturing the same |
-
1993
- 1993-12-28 JP JP5349131A patent/JPH07202147A/ja not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1041519A (ja) * | 1996-03-26 | 1998-02-13 | Lg Electron Inc | 液晶表示装置の製造方法及びその製造方法による液晶表示装置 |
| WO1998002921A1 (en) * | 1996-07-11 | 1998-01-22 | Kopin Corporation | Transferred flexible integrated circuit |
| US6027958A (en) * | 1996-07-11 | 2000-02-22 | Kopin Corporation | Transferred flexible integrated circuit |
| JP2000514937A (ja) * | 1996-07-11 | 2000-11-07 | コピン・コーポレーシヨン | 転送された可撓性集積回路 |
| JP2001237403A (ja) * | 2000-02-21 | 2001-08-31 | Rohm Co Ltd | 半導体装置の製法および超薄型半導体装置 |
| EP1256983A2 (de) * | 2001-05-08 | 2002-11-13 | Philips Corporate Intellectual Property GmbH | Flexible integrierte monolithische Schaltung |
| JP2005252236A (ja) * | 2004-01-23 | 2005-09-15 | Semiconductor Energy Lab Co Ltd | フィルム状物品及びその作製方法 |
| US8305213B2 (en) | 2004-01-23 | 2012-11-06 | Semiconductor Energy Laboratory Co., Ltd. | Film-like article and method for manufacturing the same |
| JP2006041135A (ja) * | 2004-07-26 | 2006-02-09 | Sumitomo Bakelite Co Ltd | 電子デバイスおよびその製造方法 |
| JP2007318024A (ja) * | 2006-05-29 | 2007-12-06 | Dainippon Printing Co Ltd | 有機半導体素子、および、有機半導体素子の製造方法 |
| JP2007318025A (ja) * | 2006-05-29 | 2007-12-06 | Dainippon Printing Co Ltd | 有機半導体素子、および、有機半導体素子の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010306 |