JPH07202203A - 高電圧用半導体素子 - Google Patents
高電圧用半導体素子Info
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- JPH07202203A JPH07202203A JP6323938A JP32393894A JPH07202203A JP H07202203 A JPH07202203 A JP H07202203A JP 6323938 A JP6323938 A JP 6323938A JP 32393894 A JP32393894 A JP 32393894A JP H07202203 A JPH07202203 A JP H07202203A
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- H10D30/66—Vertical DMOS [VDMOS] FETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/393—Body regions of DMOS transistors or IGBTs
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- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】 高電圧端子部を改良した高電圧半導体素子を
提供すること。 【構成】 本発明の高電圧半導体素子は、表面破壊接合
電圧を増加させるために、接合端子拡張部を改良してい
る。本発明の高電圧半導体素子の構成は、第１不純物領
域２２と導通するように主表面２４の上に形成された第
１フィールドシールドプレート３０の先端部を、第１不
純物領域２２と導通している第２不純物領域２８の外周
にほぼ合わせたことを特徴とする。
提供すること。 【構成】 本発明の高電圧半導体素子は、表面破壊接合
電圧を増加させるために、接合端子拡張部を改良してい
る。本発明の高電圧半導体素子の構成は、第１不純物領
域２２と導通するように主表面２４の上に形成された第
１フィールドシールドプレート３０の先端部を、第１不
純物領域２２と導通している第２不純物領域２８の外周
にほぼ合わせたことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、端子部を改良した半導
体素子に関し、特に、表面破壊接合電圧を改良した接合
端子拡張部を有する半導体素子に関する。
体素子に関し、特に、表面破壊接合電圧を改良した接合
端子拡張部を有する半導体素子に関する。
【０００２】
【従来技術】別個の導電型領域を有する半導体素子は、
高電圧で動作するときに破壊されることがある。破壊が
起こるこのような電圧を破壊電圧と称する。Ｐ−Ｎ接合
がシリコン基板内に拡散するような平面状高電圧素子に
おいては、素子の一部は、基板の端部に近接する基板の
主表面（表面接合部）の上の接合領域で破壊が起きやす
い。
高電圧で動作するときに破壊されることがある。破壊が
起こるこのような電圧を破壊電圧と称する。Ｐ−Ｎ接合
がシリコン基板内に拡散するような平面状高電圧素子に
おいては、素子の一部は、基板の端部に近接する基板の
主表面（表面接合部）の上の接合領域で破壊が起きやす
い。
【０００３】Ｐ−Ｎ接合にかかる高電圧に対し、破壊
は、主表面の下の基板のバルク内の接合領域よりも、表
面接合部分でより早く発生する。その理由は、主表面上
の変化が、この主表面の上の高電界を形成するからであ
る。このような破壊を表面接合破壊と称する。
は、主表面の下の基板のバルク内の接合領域よりも、表
面接合部分でより早く発生する。その理由は、主表面上
の変化が、この主表面の上の高電界を形成するからであ
る。このような破壊を表面接合破壊と称する。
【０００４】このような表面接合破壊を減少させるため
に、従来の半導体素子は、その半導体の主表面上に、フ
ィールドシールドプレートを用いて表面接合部をカバー
し、主表面上に存在する電界を効率よく分散させてい
た。さらに、この主表面接合部は、Ｐ型材料とＮ型材料
との間の表面接合部に低濃度のドープ領域を配置するこ
とにより拡張していた。例えば、Ｐ領域がＮ型基板内に
形成されるようなダイオードにおいては、Ｐ／Ｎ接合表
面が形成され、低濃度にドープされたＰ−が、Ｐ領域と
Ｎ領域との間の表面に堆積され、これにより、表面接合
拡張部を形成している。このＰ接合拡張領域は、主表面
上における素子のＰ領域とＮ領域との間のドーピング濃
度を徐々に制御しながら形成でき、これにより、表面破
壊を減少させることができる。
に、従来の半導体素子は、その半導体の主表面上に、フ
ィールドシールドプレートを用いて表面接合部をカバー
し、主表面上に存在する電界を効率よく分散させてい
た。さらに、この主表面接合部は、Ｐ型材料とＮ型材料
との間の表面接合部に低濃度のドープ領域を配置するこ
とにより拡張していた。例えば、Ｐ領域がＮ型基板内に
形成されるようなダイオードにおいては、Ｐ／Ｎ接合表
面が形成され、低濃度にドープされたＰ−が、Ｐ領域と
Ｎ領域との間の表面に堆積され、これにより、表面接合
拡張部を形成している。このＰ接合拡張領域は、主表面
上における素子のＰ領域とＮ領域との間のドーピング濃
度を徐々に制御しながら形成でき、これにより、表面破
壊を減少させることができる。
【０００５】フィールドシールドプレートと接合拡張部
を利用した半導体素子が、“Proceedings of the Sympo
sium on High Voltage and Smart Power Devices” vo
l.87-13の７９〜１２９ページの“A Dielectrically Is
olated Bi-Polar CMOS-DMOS (BCDMOS) Technology For
High Voltage Applications”（C. A. Goodwin他著）に
開示されている。従来の半導体素子で、フィールドシー
ルドプレートと接合拡張部を利用しない素子に対し、高
電圧端子が改良されてはいるが、しかし、その破壊電圧
はせいぜい３５０ボルトである。
を利用した半導体素子が、“Proceedings of the Sympo
sium on High Voltage and Smart Power Devices” vo
l.87-13の７９〜１２９ページの“A Dielectrically Is
olated Bi-Polar CMOS-DMOS (BCDMOS) Technology For
High Voltage Applications”（C. A. Goodwin他著）に
開示されている。従来の半導体素子で、フィールドシー
ルドプレートと接合拡張部を利用しない素子に対し、高
電圧端子が改良されてはいるが、しかし、その破壊電圧
はせいぜい３５０ボルトである。
【０００６】
【発明が解決しようとする課題】従って、本発明の目的
は、高電圧端子（high voltage termination）を改良す
るような高電圧半導体素子を提供することである。さら
に、本発明は、接合拡張部とフィールドシールドプレー
ト構成を有するような高電圧半導体素子を提供すること
である。
は、高電圧端子（high voltage termination）を改良す
るような高電圧半導体素子を提供することである。さら
に、本発明は、接合拡張部とフィールドシールドプレー
ト構成を有するような高電圧半導体素子を提供すること
である。
【０００７】
【課題を解決するための手段】本発明の高電圧半導体素
子は、表面破壊接合電圧を増加させるために、接合端子
拡張部を改良している。本発明の高電圧半導体素子の構
成は、第１不純物領域２２と導通するように主表面２４
の上に形成された第１フィールドシールドプレート３０
の先端部を、第１不純物領域２２と導通している第２不
純物領域２８の外周にほぼ合わせたことを特徴とする。
子は、表面破壊接合電圧を増加させるために、接合端子
拡張部を改良している。本発明の高電圧半導体素子の構
成は、第１不純物領域２２と導通するように主表面２４
の上に形成された第１フィールドシールドプレート３０
の先端部を、第１不純物領域２２と導通している第２不
純物領域２８の外周にほぼ合わせたことを特徴とする。
【０００８】
【実施例】図１において、シリコンウェハ１０は、８個
の並列の並列素子１２を有する。この並列素子１２は、
いかなるタイプの半導体素子でもよく、例えば、バイポ
ーラ接合トランジスタ（ＢＪＴ）、ＭＯＳＦＥＴ、ダイ
オード等である。このシリコンウェハ１０は、並列素子
１２に接続するための３個の接点領域１４、１６、１８
を有する。並列素子１２が、ＤＭＯＳトランジスタの場
合には、接点領域１４、１６、１８は、それぞれ、ゲー
ト、ソース、ドレインにアクセスできる。一方、並列素
子１２がダイオードの場合には、接点領域１４、１６
は、短絡されて、ダイオードのアノードにアクセスで
き、一方、接点領域１８はカソードにアクセスできる。
の並列の並列素子１２を有する。この並列素子１２は、
いかなるタイプの半導体素子でもよく、例えば、バイポ
ーラ接合トランジスタ（ＢＪＴ）、ＭＯＳＦＥＴ、ダイ
オード等である。このシリコンウェハ１０は、並列素子
１２に接続するための３個の接点領域１４、１６、１８
を有する。並列素子１２が、ＤＭＯＳトランジスタの場
合には、接点領域１４、１６、１８は、それぞれ、ゲー
ト、ソース、ドレインにアクセスできる。一方、並列素
子１２がダイオードの場合には、接点領域１４、１６
は、短絡されて、ダイオードのアノードにアクセスで
き、一方、接点領域１８はカソードにアクセスできる。
【０００９】次に、図２Ａにおいて、基板上に形成され
た従来のダイオードの断面図が示されている。同図にお
いて、基板は、主表面２４と端部２６とを有するＮ型シ
リコン材料製の半導体基板２０である。Ｐ型領域である
第１不純物領域２２を、主表面２４の上に公知の方法
で、例えば、拡散でもって形成する。この第１不純物領
域２２は、Ｐ／Ｎ表面接合部２７を形成する。第１不純
物領域２２は、Ｐ材料のリングでもって包囲されて、こ
のＰ材料は、拡散等により、主表面２４内に形成され
る。このＰ領域は、ある幅を有し、第２不純物領域２８
を形成して、これにより、接合部２９によるＰ／Ｎ表面
接合部２７を拡張する。このように、第２不純物領域２
８は、表面でドーピング濃度を制御しながら傾斜させ
る。すなわち、ドーピング濃度は、第１不純物領域２２
から第２不純物領域２８に、そして、半導体基板２０へ
と制御しながら傾斜している。これは、素子の高電圧端
子を、第２不純物領域２８が存在しない場合よりも上昇
させる。図２Ａのダイオードは、第１フィールドシール
ドプレート３０と第２フィールドシールドプレート３４
とをさらに有する。この第１フィールドシールドプレー
ト３０と第２フィールドシールドプレート３４とは、絶
縁材料層３２により分離されている。第１フィールドシ
ールドプレート３０は、多結晶シリコン（ポリシリコ
ン）製で、第２フィールドシールドプレート３４は金
属、例えば、アルミ製で、絶縁材料層３２は二酸化シリ
コン（Ｓｉｏ2）である。
た従来のダイオードの断面図が示されている。同図にお
いて、基板は、主表面２４と端部２６とを有するＮ型シ
リコン材料製の半導体基板２０である。Ｐ型領域である
第１不純物領域２２を、主表面２４の上に公知の方法
で、例えば、拡散でもって形成する。この第１不純物領
域２２は、Ｐ／Ｎ表面接合部２７を形成する。第１不純
物領域２２は、Ｐ材料のリングでもって包囲されて、こ
のＰ材料は、拡散等により、主表面２４内に形成され
る。このＰ領域は、ある幅を有し、第２不純物領域２８
を形成して、これにより、接合部２９によるＰ／Ｎ表面
接合部２７を拡張する。このように、第２不純物領域２
８は、表面でドーピング濃度を制御しながら傾斜させ
る。すなわち、ドーピング濃度は、第１不純物領域２２
から第２不純物領域２８に、そして、半導体基板２０へ
と制御しながら傾斜している。これは、素子の高電圧端
子を、第２不純物領域２８が存在しない場合よりも上昇
させる。図２Ａのダイオードは、第１フィールドシール
ドプレート３０と第２フィールドシールドプレート３４
とをさらに有する。この第１フィールドシールドプレー
ト３０と第２フィールドシールドプレート３４とは、絶
縁材料層３２により分離されている。第１フィールドシ
ールドプレート３０は、多結晶シリコン（ポリシリコ
ン）製で、第２フィールドシールドプレート３４は金
属、例えば、アルミ製で、絶縁材料層３２は二酸化シリ
コン（Ｓｉｏ2）である。
【００１０】第１フィールドシールドプレート３０と第
２フィールドシールドプレート３４とは、第２不純物領
域２８の上の主表面２４の部分を完全に包囲する。特
に、従来技術においては、第１フィールドシールドプレ
ート３０は、第１不純物領域２２から半導体基板２０へ
の主表面２４の上に延びている。一方、第２フィールド
シールドプレート３４は、第１不純物領域２２から端部
２６までの主表面２４の上に延びている。この第１フィ
ールドシールドプレート３０と第２フィールドシールド
プレート３４は、第１不純物領域２２に接続されてい
る。
２フィールドシールドプレート３４とは、第２不純物領
域２８の上の主表面２４の部分を完全に包囲する。特
に、従来技術においては、第１フィールドシールドプレ
ート３０は、第１不純物領域２２から半導体基板２０へ
の主表面２４の上に延びている。一方、第２フィールド
シールドプレート３４は、第１不純物領域２２から端部
２６までの主表面２４の上に延びている。この第１フィ
ールドシールドプレート３０と第２フィールドシールド
プレート３４は、第１不純物領域２２に接続されてい
る。
【００１１】図２Ｂに、本発明の半導体素子が示されて
いる。同図において、第１フィールドシールドプレート
３０の端部は、第１不純物領域２２からの主表面２４の
上に延びるが、第２不純物領域２８の上の主表面２４の
上にある。すなわち、接合部２９の近傍にある。このよ
うに構成することにより、半導体素子の端子の耐電圧が
改良される。さらに、第２フィールドシールドプレート
３４が第１不純物領域２２から端部２６まで延びる。こ
れにより、このカバーされた領域を、外部チャージから
シールする。かくして、第２フィールドシールドプレー
ト３４は、端部２６から延びて、第１不純物領域２２の
方向に主表面２４に沿ってその内側に移動する。このよ
うにして、第２フィールドシールドプレート３４は、端
部３４から伸びて、第２不純物領域２８の部分の上で終
わる、そして、第１フィールドシールドプレート３０の
端部は、第２不純物領域２８の上にある。これらの構成
により、素子端子の耐電圧が充分改良される。
いる。同図において、第１フィールドシールドプレート
３０の端部は、第１不純物領域２２からの主表面２４の
上に延びるが、第２不純物領域２８の上の主表面２４の
上にある。すなわち、接合部２９の近傍にある。このよ
うに構成することにより、半導体素子の端子の耐電圧が
改良される。さらに、第２フィールドシールドプレート
３４が第１不純物領域２２から端部２６まで延びる。こ
れにより、このカバーされた領域を、外部チャージから
シールする。かくして、第２フィールドシールドプレー
ト３４は、端部２６から延びて、第１不純物領域２２の
方向に主表面２４に沿ってその内側に移動する。このよ
うにして、第２フィールドシールドプレート３４は、端
部３４から伸びて、第２不純物領域２８の部分の上で終
わる、そして、第１フィールドシールドプレート３０の
端部は、第２不純物領域２８の上にある。これらの構成
により、素子端子の耐電圧が充分改良される。
【００１２】次に、図３Ａ、Ｂにおいて、数個の半導体
素子が基板上に形成された図１の断面図が示されてい
る。図３Ａの断面図は、従来技術にかかるＤＭＯＳ素子
の断面図で、図３Ｂは、本発明によるＤＭＯＳ素子の断
面図である。中央部の素子１２’は、第２不純物領域２
８を有していない。それは、この素子は、他の素子１
２’、１２'''によって包囲されているため、表面破壊
の影響を受けづらいからである。言い替えると、端部２
６に隣接する素子の部分のみが表面破壊の影響を最も受
け、そして、この第２不純物領域２８は、これらの他の
素子、すなわち、並列素子１２’、１２'''の外側部分
を包囲している。
素子が基板上に形成された図１の断面図が示されてい
る。図３Ａの断面図は、従来技術にかかるＤＭＯＳ素子
の断面図で、図３Ｂは、本発明によるＤＭＯＳ素子の断
面図である。中央部の素子１２’は、第２不純物領域２
８を有していない。それは、この素子は、他の素子１
２’、１２'''によって包囲されているため、表面破壊
の影響を受けづらいからである。言い替えると、端部２
６に隣接する素子の部分のみが表面破壊の影響を最も受
け、そして、この第２不純物領域２８は、これらの他の
素子、すなわち、並列素子１２’、１２'''の外側部分
を包囲している。
【００１３】図３Ｂにおいて、このＤＭＯＳ素子は、エ
ピタキシャル成長で形成されたＮ型層を有するＮ＋基板
上に形成されている。主表面２４は、適当な方法でマス
クされて、第２不純物領域２８は、円形の基板が用いら
れる場合には、リング形状でもって、その上にイオン注
入され形成される。その後、主表面２４を適当な方法で
マスクして、このＤＭＯＳ素子の本体を構成する第１不
純物領域２２が、主表面２４内にイオン注入されて形成
される。そして、マスクされた後、この素子のソースを
形成する第２不純物領域２８が、第１不純物領域２２の
主表面２４の上からイオン注入して形成される。ＳｉＯ
2で形成される絶縁材料層３２が、主表面２４の上に成
長して形成され、第１フィールドシールドプレート３０
と第２フィールドシールドプレート３４に対応してゲー
トとソース端末が、その上に形成される。並列素子１
２’、１２'''は、第２不純物領域２８と第１フィール
ドシールドプレート３０と第２フィールドシールドプレ
ート３４とを有する。図３Ｂに示すように、第１フィー
ルドシールドプレート３０の端部は、第２不純物領域２
８の上にある。第２フィールドシールドプレート３４
は、第２不純物領域２８を超えて、端部２６まで被う。
本発明により構成されたＤＭＯＳ素子は、従来技術に比
較して、端子は高い電圧に耐えられる。実験した結果、
本発明により構成されたＤＭＯＳの端子は、図３Ａに示
すような従来技術にかかるＤＭＯＳの端子よりも、耐電
圧が約３０ボルト高かった。かくして、本発明によるＤ
ＭＯＳ素子は、高電圧端子が改善されて、表面接合の破
壊を引き起こすことなく、従来技術のものよりも高い電
圧で動作することができる。
ピタキシャル成長で形成されたＮ型層を有するＮ＋基板
上に形成されている。主表面２４は、適当な方法でマス
クされて、第２不純物領域２８は、円形の基板が用いら
れる場合には、リング形状でもって、その上にイオン注
入され形成される。その後、主表面２４を適当な方法で
マスクして、このＤＭＯＳ素子の本体を構成する第１不
純物領域２２が、主表面２４内にイオン注入されて形成
される。そして、マスクされた後、この素子のソースを
形成する第２不純物領域２８が、第１不純物領域２２の
主表面２４の上からイオン注入して形成される。ＳｉＯ
2で形成される絶縁材料層３２が、主表面２４の上に成
長して形成され、第１フィールドシールドプレート３０
と第２フィールドシールドプレート３４に対応してゲー
トとソース端末が、その上に形成される。並列素子１
２’、１２'''は、第２不純物領域２８と第１フィール
ドシールドプレート３０と第２フィールドシールドプレ
ート３４とを有する。図３Ｂに示すように、第１フィー
ルドシールドプレート３０の端部は、第２不純物領域２
８の上にある。第２フィールドシールドプレート３４
は、第２不純物領域２８を超えて、端部２６まで被う。
本発明により構成されたＤＭＯＳ素子は、従来技術に比
較して、端子は高い電圧に耐えられる。実験した結果、
本発明により構成されたＤＭＯＳの端子は、図３Ａに示
すような従来技術にかかるＤＭＯＳの端子よりも、耐電
圧が約３０ボルト高かった。かくして、本発明によるＤ
ＭＯＳ素子は、高電圧端子が改善されて、表面接合の破
壊を引き起こすことなく、従来技術のものよりも高い電
圧で動作することができる。
【００１４】本発明の改良点は、第２不純物領域２８の
形状（構成）と第１フィールドシールドプレート３０と
第２フィールドシールドプレート３４であるが、これら
は、従来技術により製造することができる。
形状（構成）と第１フィールドシールドプレート３０と
第２フィールドシールドプレート３４であるが、これら
は、従来技術により製造することができる。
【００１５】本発明を実施するために、第１フィールド
シールドプレート３０は、ポリシリコン製で、フォトレ
ジスト技術を用いてマスクされて、第１フィールドシー
ルドプレート３０の端部が第２不純物領域２８の上で停
止するように、すなわち、第１フィールドシールドプレ
ート３０を短くするように構成される。この第１フィー
ルドシールドプレート３０は、好ましくは、０．５μｍ
の厚さであり、ＮチャネルＤＭＯＳに対しては、リンを
ドーパントとして用いる。第１フィールドシールドプレ
ート３０は、ＣＶＤ法により形成される。ＳｉＯ2から
なる厚い絶縁層３３は、約１．５μｍの厚さを有し、Ｃ
ＶＤ法により第１フィールドシールドプレート３０の上
に堆積される。次に、金属ソース端末を有する第２フィ
ールドシールドプレート３４が、端部２６の上全体に堆
積される。これにより、絶縁層３３を、第２フィールド
シールドプレート３４と第１フィールドシールドプレー
ト３０との間に挟み込む。この第２フィールドシールド
プレート３４は、好ましくは、蒸着プロセスで形成する
のがよく、その厚さは、１〜１．５μｍの範囲内である
のが好ましい。この実施例においては、第２不純物領域
２８は、第１フィールドシールドプレート３０の端部を
５μｍだけ超えており、第２フィールドシールドプレー
ト３４は、第２不純物領域２８の端部を１５μｍだけ超
えている。かくして、第１フィールドシールドプレート
３０と第２フィールドシールドプレート３４とのそれぞ
れの端部との間の横方向の距離は、約２０μｍである。
本発明により、第１フィールドシールドプレート３０を
短くすることにより、第２不純物領域２８の上に第１フ
ィールドシールドプレート３０の端部がある。あるい
は、逆のことを用いても同じ結果が得られる。すなわ
ち、第１フィールドシールドプレート３０を短くする代
わりに、第２不純物領域２８を第１フィールドシールド
プレート３０の上にのばすことである。以上の説明にお
いて、Ｐ型ドープのシリコン領域をＮ型ドープのシリコ
ン領域と置き換えても同じ結果が得られる。
シールドプレート３０は、ポリシリコン製で、フォトレ
ジスト技術を用いてマスクされて、第１フィールドシー
ルドプレート３０の端部が第２不純物領域２８の上で停
止するように、すなわち、第１フィールドシールドプレ
ート３０を短くするように構成される。この第１フィー
ルドシールドプレート３０は、好ましくは、０．５μｍ
の厚さであり、ＮチャネルＤＭＯＳに対しては、リンを
ドーパントとして用いる。第１フィールドシールドプレ
ート３０は、ＣＶＤ法により形成される。ＳｉＯ2から
なる厚い絶縁層３３は、約１．５μｍの厚さを有し、Ｃ
ＶＤ法により第１フィールドシールドプレート３０の上
に堆積される。次に、金属ソース端末を有する第２フィ
ールドシールドプレート３４が、端部２６の上全体に堆
積される。これにより、絶縁層３３を、第２フィールド
シールドプレート３４と第１フィールドシールドプレー
ト３０との間に挟み込む。この第２フィールドシールド
プレート３４は、好ましくは、蒸着プロセスで形成する
のがよく、その厚さは、１〜１．５μｍの範囲内である
のが好ましい。この実施例においては、第２不純物領域
２８は、第１フィールドシールドプレート３０の端部を
５μｍだけ超えており、第２フィールドシールドプレー
ト３４は、第２不純物領域２８の端部を１５μｍだけ超
えている。かくして、第１フィールドシールドプレート
３０と第２フィールドシールドプレート３４とのそれぞ
れの端部との間の横方向の距離は、約２０μｍである。
本発明により、第１フィールドシールドプレート３０を
短くすることにより、第２不純物領域２８の上に第１フ
ィールドシールドプレート３０の端部がある。あるい
は、逆のことを用いても同じ結果が得られる。すなわ
ち、第１フィールドシールドプレート３０を短くする代
わりに、第２不純物領域２８を第１フィールドシールド
プレート３０の上にのばすことである。以上の説明にお
いて、Ｐ型ドープのシリコン領域をＮ型ドープのシリコ
ン領域と置き換えても同じ結果が得られる。
【００１６】
【発明の効果】以上述べたように、第１フィールドシー
ルドプレート３０を第２不純物領域２８のほぼ直上のみ
に配置することにより、端子の耐電圧を高くできる。
ルドプレート３０を第２不純物領域２８のほぼ直上のみ
に配置することにより、端子の耐電圧を高くできる。
【図１】並列ＤＭＯＳ素子を有する９個のセル基板の上
面図。
面図。
【図２】Ａは従来のダイオードの断面図で、Ｂは本発明
によるダイオードの断面図。
によるダイオードの断面図。
【図３】Ａは従来技術で用いられたフィールドシールド
構成と接合拡大部を有する線３−３に沿った図１の断面
図で、Ｂは本発明によるフィールドシールド構成と接合
拡大部を有する図３Ａに示したのと同様な線３−３に沿
った図１の断面図。
構成と接合拡大部を有する線３−３に沿った図１の断面
図で、Ｂは本発明によるフィールドシールド構成と接合
拡大部を有する図３Ａに示したのと同様な線３−３に沿
った図１の断面図。
１０ シリコンウェハ １２ 並列素子 １４、１６、１８ 接点領域 ２０ 半導体基板 ２２ 第１不純物領域 ２４ 主表面 ２６ 端部 ２８ 第２不純物領域 ２７ Ｐ／Ｎ表面接合部 ２９ 接合部 ３０ 第１フィールドシールドプレート ３２ 絶縁材料層 ３３ 絶縁層 ３４ 第２フィールドシールドプレート
Claims (5)
- 【請求項１】 （Ａ）主表面（２４）を有する第１導電
型の半導体基板（２０）と、 （Ｂ）前記半導体基板（２０）内に第１濃度で第２導電
型の第１不純物領域（２２）と、 （Ｃ）前記第１不純物領域（２２）と前記半導体基板
（２０）の端部（２６）との間の半導体基板（２０）内
に形成される第２不純物領域（２８）と、前記第２不純
物領域（２８）は、前記端部（２６）との間の第２フィ
ールドシールドプレート（３４）下に接合部（２９）を
形成し、前記第２不純物領域（２８）は、前記第１濃度
以下の第２濃度の第２導電型で、 （Ｄ）前記第１不純物領域（２２）と導通する主表面
（２４）上に形成された第１フィールドシールドプレー
ト（３０）と、前記第１フィールドシールドプレート
（３０）の外側端部は、第２不純物領域（２８）上にあ
り、 （Ｅ）前記半導体基板（２０）の主表面上に形成され、
前記第１フィールドシールドプレート（３０）を前記第
２不純物領域（２８）から分離する絶縁材料層（３２）
とからなることを特徴とする表面破壊接合電圧を改善し
た高電圧用半導体素子。 - 【請求項２】 前記絶縁材料層（３２）が第１フィール
ドシールドプレート（３０）の上にさらに堆積されるこ
とを特徴とする請求項１の素子。 - 【請求項３】 前記第１フィールドシールドプレート
（３０）の上の絶縁材料層（３２）の上に、前記第１不
純物領域（２２）と導通状態の第２フィールドシールド
プレート（３４）をさらに有し、 前記第２フィールドシールドプレート（３４）は、基板
の不純物領域の主表面上をほぼ被うことを特徴とする請
求項２の素子。 - 【請求項４】 前記第１不純物領域（２２）内に形成さ
れた第１導電型の第３不純物領域をさらに有し、 前記第１フィールドシールドプレート（３０）の上の絶
縁材料層（３２）の上に前記第３不純物領域と導通状態
の第２フィールドシールドプレート（３４）をさらに有
し、 前記第２フィールドシールドプレート（３４）は、基板
の不純物領域の主表面上をほぼ被うことを特徴とする請
求項２の素子。 - 【請求項５】 前記第１フィールドシールドプレート
（３０）は、多結晶シリコンで、前記第２フィールドシ
ールドプレート（３４）は、金属であることを特徴とす
る請求項３の素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US163967 | 1993-12-08 | ||
| US08/163,967 US5959342A (en) | 1993-12-08 | 1993-12-08 | Semiconductor device having a high voltage termination improvement |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202203A true JPH07202203A (ja) | 1995-08-04 |
Family
ID=22592405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6323938A Pending JPH07202203A (ja) | 1993-12-08 | 1994-12-02 | 高電圧用半導体素子 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5959342A (ja) |
| EP (1) | EP0657939A3 (ja) |
| JP (1) | JPH07202203A (ja) |
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| US6211541B1 (en) | 1999-02-01 | 2001-04-03 | Lucent Technologies, Inc. | Article for de-embedding parasitics in integrated circuits |
| US8286561B2 (en) | 2008-06-27 | 2012-10-16 | Ssw Holding Company, Inc. | Spill containing refrigerator shelf assembly |
| US11786036B2 (en) | 2008-06-27 | 2023-10-17 | Ssw Advanced Technologies, Llc | Spill containing refrigerator shelf assembly |
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| ES2613885T3 (es) | 2009-11-04 | 2017-05-26 | Ssw Holding Company, Inc. | Superficies de aparatos de cocción que tienen un patrón de confinamiento de salpicaduras y procedimientos de fabricación de las mismas |
| DE102011085428A1 (de) | 2011-10-28 | 2013-05-02 | Schott Ag | Einlegeboden |
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| DE3046749C2 (de) * | 1979-12-10 | 1986-01-16 | Sharp K.K., Osaka | MOS-Transistor für hohe Betriebsspannungen |
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| JPS5817676A (ja) * | 1981-07-24 | 1983-02-01 | Toshiba Corp | 高耐圧プレ−ナ型半導体装置 |
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| US5237193A (en) * | 1988-06-24 | 1993-08-17 | Siliconix Incorporated | Lightly doped drain MOSFET with reduced on-resistance |
| JPH0666329B2 (ja) * | 1988-06-30 | 1994-08-24 | 株式会社東芝 | 半導体装置の製造方法 |
| EP0360036B1 (de) * | 1988-09-20 | 1994-06-01 | Siemens Aktiengesellschaft | Planarer pn-Übergang hoher Spannungsfestigkeit |
| US5208471A (en) * | 1989-06-12 | 1993-05-04 | Hitachi, Ltd. | Semiconductor device and manufacturing method therefor |
| US5204545A (en) * | 1989-11-22 | 1993-04-20 | Mitsubishi Denki Kabushiki Kaisha | Structure for preventing field concentration in semiconductor device and method of forming the same |
| JPH03171774A (ja) * | 1989-11-30 | 1991-07-25 | Toshiba Corp | 高耐圧プレーナ素子 |
| JP2904545B2 (ja) * | 1990-05-08 | 1999-06-14 | 株式会社東芝 | 高耐圧プレーナ型半導体素子およびその製造方法 |
-
1993
- 1993-12-08 US US08/163,967 patent/US5959342A/en not_active Expired - Lifetime
-
1994
- 1994-11-30 EP EP94308845A patent/EP0657939A3/en not_active Withdrawn
- 1994-12-02 JP JP6323938A patent/JPH07202203A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0657939A3 (en) | 1995-09-13 |
| US5959342A (en) | 1999-09-28 |
| EP0657939A2 (en) | 1995-06-14 |
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