JPH0518267B2 - - Google Patents
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- JPH0518267B2 JPH0518267B2 JP58244383A JP24438383A JPH0518267B2 JP H0518267 B2 JPH0518267 B2 JP H0518267B2 JP 58244383 A JP58244383 A JP 58244383A JP 24438383 A JP24438383 A JP 24438383A JP H0518267 B2 JPH0518267 B2 JP H0518267B2
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- epitaxial
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/65—Lateral DMOS [LDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/109—Reduced surface field [RESURF] PN junction structures
Description
【発明の詳細な説明】
本発明はMOS（金属酸化物半導体）電界効果ト
ランジスタ・デバイスに関し、特にラテラル
DMOS（２重拡散MOS）電界効果トランジスタ
に関する。
ランジスタ・デバイスに関し、特にラテラル
DMOS（２重拡散MOS）電界効果トランジスタ
に関する。
かかるトランジスタは、一つ又は複数の領域の
全体又は一部をイオン注入によつて作製できかつ
ゲート電極を金属以外の材料例えば多結晶シリコ
ンの導電層で構成できるが、しばしば２重拡散
MOSトランジスタ又はDMOSトランジスタと呼
ばれる。同様に、ゲート電極及び半導体表面の間
の絶縁材料は酸化物以外の絶縁材料例えば窒化シ
リコンで構成することができる。典型的な高電圧
ラテラルDMOSトランジスタが米国特許第
4300150号の第１図に記載されており、このトラ
ンジスタは第１導電形式（ｐ形）の半導体基板
と、この半導体基板の主表面における第２導電形
式（ｎ形）とエピタキシヤル表面層と、このエピ
タキシヤル表面層における第１導電形式の表面隣
接チヤンネル領域における第２導電形式の表面隣
接ソース領域と、エピタキシヤル表面層において
チヤンネル領域から離間した第２導電形式の表面
隣接ドレイン領域とを備え、エピタキシヤル表面
層上に絶縁層を配設し、この絶縁層が少なくと
も、ソース領域及びドレイン領域間に位置するチ
ヤンネル領域の部分を蔽うようにし、絶縁ソース
領域及びドレイン領域間に位置するチヤンネル領
域の部分上の絶縁層上にゲート電極を配設し、こ
のゲート電極をエピタキシヤル表面層から絶縁す
る一方、このトランジスタのソース領域及びドレ
イン領域にソース電極及びドレイン電極をそれぞ
れ接続している。かかる従来の高電圧DMOSト
ランジスタは典型的には、約250Vの降伏電圧に
対し約25〜30μｍ程度の比較的厚いエピタキシヤ
ル表面層を有している。
全体又は一部をイオン注入によつて作製できかつ
ゲート電極を金属以外の材料例えば多結晶シリコ
ンの導電層で構成できるが、しばしば２重拡散
MOSトランジスタ又はDMOSトランジスタと呼
ばれる。同様に、ゲート電極及び半導体表面の間
の絶縁材料は酸化物以外の絶縁材料例えば窒化シ
リコンで構成することができる。典型的な高電圧
ラテラルDMOSトランジスタが米国特許第
4300150号の第１図に記載されており、このトラ
ンジスタは第１導電形式（ｐ形）の半導体基板
と、この半導体基板の主表面における第２導電形
式（ｎ形）とエピタキシヤル表面層と、このエピ
タキシヤル表面層における第１導電形式の表面隣
接チヤンネル領域における第２導電形式の表面隣
接ソース領域と、エピタキシヤル表面層において
チヤンネル領域から離間した第２導電形式の表面
隣接ドレイン領域とを備え、エピタキシヤル表面
層上に絶縁層を配設し、この絶縁層が少なくと
も、ソース領域及びドレイン領域間に位置するチ
ヤンネル領域の部分を蔽うようにし、絶縁ソース
領域及びドレイン領域間に位置するチヤンネル領
域の部分上の絶縁層上にゲート電極を配設し、こ
のゲート電極をエピタキシヤル表面層から絶縁す
る一方、このトランジスタのソース領域及びドレ
イン領域にソース電極及びドレイン電極をそれぞ
れ接続している。かかる従来の高電圧DMOSト
ランジスタは典型的には、約250Vの降伏電圧に
対し約25〜30μｍ程度の比較的厚いエピタキシヤ
ル表面層を有している。
高電圧半導体デバイスの降伏特性は、Appels
他著の論文“High Voltage Thin Layer
Devices（RESURF Devices）”、International
Electronic Devices Meeting Technical
Digest、December 1979、第238〜240頁及び米
国特許第4292642号に記載された、表面電界低減
（RE duced SUR face Field→RESURF）技術
を用いることによつて改善することができる。特
に、表面電界低減技術によつて製造されるデバイ
スの降伏特性の改善は、厚さが一層薄いが、表面
電界を低減するため著しくドーピングしたエピタ
キシヤル表面層を使用することにより達成され
る。更に、例えば米国特許第4300150号及び特開
昭56−45074号公報に記載されているように、直
接外部接続部を有しない表面領域を用いてMOS
デバイスにおける表面電界を再分配することも行
われている。
他著の論文“High Voltage Thin Layer
Devices（RESURF Devices）”、International
Electronic Devices Meeting Technical
Digest、December 1979、第238〜240頁及び米
国特許第4292642号に記載された、表面電界低減
（RE duced SUR face Field→RESURF）技術
を用いることによつて改善することができる。特
に、表面電界低減技術によつて製造されるデバイ
スの降伏特性の改善は、厚さが一層薄いが、表面
電界を低減するため著しくドーピングしたエピタ
キシヤル表面層を使用することにより達成され
る。更に、例えば米国特許第4300150号及び特開
昭56−45074号公報に記載されているように、直
接外部接続部を有しない表面領域を用いてMOS
デバイスにおける表面電界を再分配することも行
われている。
Colak他著の論文“Lateral DMOS Power
Transistor Design”、IEEE Electron Device
Letters、Vol.EDL−ｌ、April 1980、第51〜53
頁に記載されているように、表面電界低減技術が
ラテラルDMOSトランジスタに適用され、その
結果このトランジスタの特性が著しく改善され
た。高電圧DMOSトランジスタにおいては降伏
電圧及びオン抵抗に対する要求は通常は両立せ
ず、その目標は降伏電圧は増大させる一方、オン
抵抗を比較的小さく維持することである。従来の
表面電界低減技術を使用し、かつ降伏電圧は一定
と仮定すると、普通の（エピタキシヤル表面層の
厚さが厚い）DMOSトランジスタと同一区域又
は面積を占めるデバイスにおいてオン抵抗を係数
約３だけ改善（例えば減少）することができる。
しかし乍ら、かかるデバイスのオン抵抗特性を一
層改善することが、特に、オン抵抗が重要なパラ
メータである高電圧電力デバイスにつき切望され
る。理想的には、かかるオン抵抗における改善
は、このデバイスの降伏電圧特性を劣化すること
なく達成する必要がある。
Transistor Design”、IEEE Electron Device
Letters、Vol.EDL−ｌ、April 1980、第51〜53
頁に記載されているように、表面電界低減技術が
ラテラルDMOSトランジスタに適用され、その
結果このトランジスタの特性が著しく改善され
た。高電圧DMOSトランジスタにおいては降伏
電圧及びオン抵抗に対する要求は通常は両立せ
ず、その目標は降伏電圧は増大させる一方、オン
抵抗を比較的小さく維持することである。従来の
表面電界低減技術を使用し、かつ降伏電圧は一定
と仮定すると、普通の（エピタキシヤル表面層の
厚さが厚い）DMOSトランジスタと同一区域又
は面積を占めるデバイスにおいてオン抵抗を係数
約３だけ改善（例えば減少）することができる。
しかし乍ら、かかるデバイスのオン抵抗特性を一
層改善することが、特に、オン抵抗が重要なパラ
メータである高電圧電力デバイスにつき切望され
る。理想的には、かかるオン抵抗における改善
は、このデバイスの降伏電圧特性を劣化すること
なく達成する必要がある。
本発明の目的は、改善されたオン抵抗特性を有
するラテラルDMOSトランジスタを提供するに
ある。
するラテラルDMOSトランジスタを提供するに
ある。
本発明の他の目的は、その降伏電圧特性を劣化
することなく改善されたオン抵抗特性を有するラ
テラルDMOSトランジスタを提供するにある。
することなく改善されたオン抵抗特性を有するラ
テラルDMOSトランジスタを提供するにある。
かかる目的を達成するため本発明のラテラル
DMOSトランジスタは、第２導電形式の前記エ
ピタキシヤル表面層に第１導電形式の表面隣接注
入領域を配設して前記エピタキシヤル表面層とｐ
−ｎ接合を形成し、前記注入領域を前記チヤンネ
ル領域及び前記ドレイン領域の間において前記ド
レイン領域に対するよりも前記チヤンネル領域に
近づけて配設するよう構成したことを特徴とす
る。本発明の好適な実施例では注入領域はチヤン
ネル領域に近づけるがチヤンネル領域と接触しな
いよう配設する。また本発明のトランジスタは、
前記注入領域に注入電極を電気的に接続して前記
注入領域に外部電圧を直接供給できるよう構成し
たことを特徴とする。
DMOSトランジスタは、第２導電形式の前記エ
ピタキシヤル表面層に第１導電形式の表面隣接注
入領域を配設して前記エピタキシヤル表面層とｐ
−ｎ接合を形成し、前記注入領域を前記チヤンネ
ル領域及び前記ドレイン領域の間において前記ド
レイン領域に対するよりも前記チヤンネル領域に
近づけて配設するよう構成したことを特徴とす
る。本発明の好適な実施例では注入領域はチヤン
ネル領域に近づけるがチヤンネル領域と接触しな
いよう配設する。また本発明のトランジスタは、
前記注入領域に注入電極を電気的に接続して前記
注入領域に外部電圧を直接供給できるよう構成し
たことを特徴とする。
この注入領域は、当該トランジスタがオン状態
にある場合このトランジスタのドリフト領域に少
数キヤリアを注入するよう作動し、その結果一層
多い電子がソース領域から放射されて電荷の中性
が維持される。これにより、オン抵抗が著しく低
減され、しかもこのトランジスタの降伏電圧特性
は劣化されない。
にある場合このトランジスタのドリフト領域に少
数キヤリアを注入するよう作動し、その結果一層
多い電子がソース領域から放射されて電荷の中性
が維持される。これにより、オン抵抗が著しく低
減され、しかもこのトランジスタの降伏電圧特性
は劣化されない。
次に図面につき本発明の実施例を説明する。
図面は本発明の実施例として高電圧用に好適な
ラテラルDMOSトランジスタを示す。なお図面
は実際の寸法比を示すものではなく、特に、図面
を明瞭にするため垂直方向の寸法を誇大に示して
ある。また、同一導電形式の半導体領域は同一方
向の斜線を施して示してある。
ラテラルDMOSトランジスタを示す。なお図面
は実際の寸法比を示すものではなく、特に、図面
を明瞭にするため垂直方向の寸法を誇大に示して
ある。また、同一導電形式の半導体領域は同一方
向の斜線を施して示してある。
図面において、ラテラルDMOSトランジスタ
１は、第１導電形式として本例ではｐ形とした半
導体基板１０と、この基板の第１主表面１１上に
配設され、第１導電形式と反対の第２導電形式と
して本例ではｎ形としたエピタキシヤル表面層１
２とを有する。エピタキシヤル表面層１２には第
１導電形式の表面隣接チヤンネル領域１６を配設
し、このチヤンネル領域１６はエピタキシヤル表
面層１２とｐ−ｎ接合１７を形成する。チヤンネ
ル領域１６には第２導電形式の表面隣接ソース領
域１４を配設し、同じく第２導電形式の表面隣接
ドレイン領域２０を、エピタキシヤル表面層１２
においてチヤンネル領域１６から離間した場所に
配設する。チヤンネル領域１６は、ソース領域及
びドレイン領域間に配設されこのトランジスタの
チヤンネルを形成する表面隣接部１８を有する。
エピタキシヤル表面層１２の上には絶縁層２２を
配設し、この絶縁層は少なくとも、このトランジ
スタのソース領域及びドレイン領域間に位置する
チヤンネル領域１６の部分を蔽うようにする。本
例では絶縁層２２は段付き層として示してありか
つ酸化シリコンで構成するが、本発明の範囲内で
他の形状及び他の絶縁材料を使用することもでき
る。チヤンネル１８上の絶縁層２２上にゲート電
極２４（端子Ｇ）を配設し、ソース電極２６及び
ドレイン電極２８（端子Ｓ及びＤ）によりこの
DMOSトランジスタのソース領域及びドレイン
領域に対する電気接続部を構成する。基板電極３
０（端子SS）により基板１０の下側における第
２主表面１３に対する電気接続部を構成する。
１は、第１導電形式として本例ではｐ形とした半
導体基板１０と、この基板の第１主表面１１上に
配設され、第１導電形式と反対の第２導電形式と
して本例ではｎ形としたエピタキシヤル表面層１
２とを有する。エピタキシヤル表面層１２には第
１導電形式の表面隣接チヤンネル領域１６を配設
し、このチヤンネル領域１６はエピタキシヤル表
面層１２とｐ−ｎ接合１７を形成する。チヤンネ
ル領域１６には第２導電形式の表面隣接ソース領
域１４を配設し、同じく第２導電形式の表面隣接
ドレイン領域２０を、エピタキシヤル表面層１２
においてチヤンネル領域１６から離間した場所に
配設する。チヤンネル領域１６は、ソース領域及
びドレイン領域間に配設されこのトランジスタの
チヤンネルを形成する表面隣接部１８を有する。
エピタキシヤル表面層１２の上には絶縁層２２を
配設し、この絶縁層は少なくとも、このトランジ
スタのソース領域及びドレイン領域間に位置する
チヤンネル領域１６の部分を蔽うようにする。本
例では絶縁層２２は段付き層として示してありか
つ酸化シリコンで構成するが、本発明の範囲内で
他の形状及び他の絶縁材料を使用することもでき
る。チヤンネル１８上の絶縁層２２上にゲート電
極２４（端子Ｇ）を配設し、ソース電極２６及び
ドレイン電極２８（端子Ｓ及びＤ）によりこの
DMOSトランジスタのソース領域及びドレイン
領域に対する電気接続部を構成する。基板電極３
０（端子SS）により基板１０の下側における第
２主表面１３に対する電気接続部を構成する。
かかる一般的な形式のDMOSトランジスタ
（上に述べた）はこの技術分野では周知であるか
ら、これ以上詳細な説明は省略する。上述したよ
うに、かかるトランジスタにおけるエピタキシヤ
ル表面層１２は、典型的には、約250Vの降伏電
圧に対し約25〜30μｍ程度の厚さを有する比較的
厚い層である。かかる比較的厚いエピタキシヤル
層は、ゲート電極２４の下のｐ−ｎ接合１７の湾
曲した区域における過密な電界に起因してこの湾
曲区域においてｐ−ｎ接合を逆方向アバランシ破
壊しDMOSトランジスタを破壊しようとする傾
向を呈する。この特性によりDMOSトランジス
タの最大動作電圧が制限されるから、この特性は
高電圧における用途において特に望ましくないと
いう問題がある。
（上に述べた）はこの技術分野では周知であるか
ら、これ以上詳細な説明は省略する。上述したよ
うに、かかるトランジスタにおけるエピタキシヤ
ル表面層１２は、典型的には、約250Vの降伏電
圧に対し約25〜30μｍ程度の厚さを有する比較的
厚い層である。かかる比較的厚いエピタキシヤル
層は、ゲート電極２４の下のｐ−ｎ接合１７の湾
曲した区域における過密な電界に起因してこの湾
曲区域においてｐ−ｎ接合を逆方向アバランシ破
壊しDMOSトランジスタを破壊しようとする傾
向を呈する。この特性によりDMOSトランジス
タの最大動作電圧が制限されるから、この特性は
高電圧における用途において特に望ましくないと
いう問題がある。
この問題は、前記Colak他著の論文“Latearl
DMOS Power Transistor Design”においてラ
テラルDMOSトランジスタに適用された表面電
界低減（RESURF）技術により、一部克服され
る。即ちエピタキシヤル表面層の厚さを著しく減
少して約３〜15μｍにすると同時に、エピタキシ
ヤル表面層におけるドーピング・レベルを増大し
て許容できるオン抵抗値を維持することにより、
高電圧降伏特性をかなり改善することができる。
従つて、エピタキシヤル表面層１２に対し適切な
厚さ及び固有抵抗が選定されたと仮定すると、上
に参照して説明した図面により表面電界低減形
DMOSトランジスタも表わすことができる。表
面電界低減技術によれば、ドーピング濃度及びエ
ピタキシヤル表面層の厚さの積（Nepi×depi）は
典型的には約1012原子／cm2にする必要がある。こ
の技術を使用すると、オン抵抗を普通のトランジ
スタと同一区域又は面積を占めるDMOSトラン
ジスタに対し約係数３だけ低減できる一方、同じ
降伏電圧が維持される。それにも拘らず、オン抵
抗を更に低減することが、特に、高電圧用の
DMOSトランジスタに対して切望される。
DMOS Power Transistor Design”においてラ
テラルDMOSトランジスタに適用された表面電
界低減（RESURF）技術により、一部克服され
る。即ちエピタキシヤル表面層の厚さを著しく減
少して約３〜15μｍにすると同時に、エピタキシ
ヤル表面層におけるドーピング・レベルを増大し
て許容できるオン抵抗値を維持することにより、
高電圧降伏特性をかなり改善することができる。
従つて、エピタキシヤル表面層１２に対し適切な
厚さ及び固有抵抗が選定されたと仮定すると、上
に参照して説明した図面により表面電界低減形
DMOSトランジスタも表わすことができる。表
面電界低減技術によれば、ドーピング濃度及びエ
ピタキシヤル表面層の厚さの積（Nepi×depi）は
典型的には約1012原子／cm2にする必要がある。こ
の技術を使用すると、オン抵抗を普通のトランジ
スタと同一区域又は面積を占めるDMOSトラン
ジスタに対し約係数３だけ低減できる一方、同じ
降伏電圧が維持される。それにも拘らず、オン抵
抗を更に低減することが、特に、高電圧用の
DMOSトランジスタに対して切望される。
本発明は、ラテラルDMOSトランジスタのチ
ヤンネル領域及びドレイン領域の間のエピタキシ
ヤル表面層に表面隣接注入領域を配設することに
より、オン抵抗を更に著しく低減することがで
き、しかも降伏電圧特性が劣化しないことを認識
し、これを基礎として為したものである。本発明
は普通のDMOSトランジスタに適用できる一方、
上述したように表面電界低減技術に従つてエピタ
キシヤル層が選定されるDMOSトランジスタに
本発明の注入領域を配設することにより最適の性
能が得られる。
ヤンネル領域及びドレイン領域の間のエピタキシ
ヤル表面層に表面隣接注入領域を配設することに
より、オン抵抗を更に著しく低減することがで
き、しかも降伏電圧特性が劣化しないことを認識
し、これを基礎として為したものである。本発明
は普通のDMOSトランジスタに適用できる一方、
上述したように表面電界低減技術に従つてエピタ
キシヤル層が選定されるDMOSトランジスタに
本発明の注入領域を配設することにより最適の性
能が得られる。
本発明では図示のラテラルDMOSトランジス
タ１において、ｎ形エピタキシヤル表面層１２に
第１導電形式（ｐ形）の表面隣接注入領域３２を
配設して、注入領域３２及びエピタキシヤル表面
層１２の間にｐ−ｎ接合３３を形成する。注入領
域３２はチヤンネル領域１６及びドレイン領域２
０の間に配設し、かつ図示の如く、ドレイン領域
２０に対するよりもチヤンネル領域１６に近づけ
て配設する。本発明の好適な実施例では、最適動
作のため注入領域３２はチヤンネル領域１６に近
づけるが、チヤンネル領域と接触はしないよう配
設する。
タ１において、ｎ形エピタキシヤル表面層１２に
第１導電形式（ｐ形）の表面隣接注入領域３２を
配設して、注入領域３２及びエピタキシヤル表面
層１２の間にｐ−ｎ接合３３を形成する。注入領
域３２はチヤンネル領域１６及びドレイン領域２
０の間に配設し、かつ図示の如く、ドレイン領域
２０に対するよりもチヤンネル領域１６に近づけ
て配設する。本発明の好適な実施例では、最適動
作のため注入領域３２はチヤンネル領域１６に近
づけるが、チヤンネル領域と接触はしないよう配
設する。
エピタキシヤル表面層１２が約10μｍの厚さ及
び約1.0×1015原子／cm3のドーピング・レベルを
有し、かつ基板１０が約4.0×1014原子／cm3のド
ーピング・レベルを有する典型的な表面電界低減
DMOSトランジスタでは、注入領域３２はその
厚さを約1.0μｍとし、かつその表面ドーピング・
レベルを約1019原子／cm3とすることができる。本
例では基板１０及び注入領域３２はｐ形材料で構
成し、エピタキシヤル表面層１２はｎ形材料で構
成する。注入領域の形成方法は厄介なものではな
く、従つて注入領域は普通の注入拡散技術を用い
て所望の如く形成することができる。
び約1.0×1015原子／cm3のドーピング・レベルを
有し、かつ基板１０が約4.0×1014原子／cm3のド
ーピング・レベルを有する典型的な表面電界低減
DMOSトランジスタでは、注入領域３２はその
厚さを約1.0μｍとし、かつその表面ドーピング・
レベルを約1019原子／cm3とすることができる。本
例では基板１０及び注入領域３２はｐ形材料で構
成し、エピタキシヤル表面層１２はｎ形材料で構
成する。注入領域の形成方法は厄介なものではな
く、従つて注入領域は普通の注入拡散技術を用い
て所望の如く形成することができる。
本例のDMOSトランジスタの構造は注入領域
３２の上側表面に電気的に接続する注入電極３４
をもつて完成される。注入電極３４は絶縁層２２
を貫通して注入領域３２と接触させてDMOSト
ランジスタの上側表面において注入電極の直接接
続（端子）を行うようにする。
３２の上側表面に電気的に接続する注入電極３４
をもつて完成される。注入電極３４は絶縁層２２
を貫通して注入領域３２と接触させてDMOSト
ランジスタの上側表面において注入電極の直接接
続（端子）を行うようにする。
図面に示した本発明のラテラルDMOSトラン
ジスタは、注入電極３４により直接注入領域３２
に小さい正電圧（約１〜3Vの範囲の）が供給さ
れるとオン状態になるよう作動する。ソース電極
２６及び基板電極３０を接地しドレイン電極２８
に高電圧が供給された場合、ゲート電極２４に適
当な正電圧を供給することによりトランジスタは
ターンオンされる。その場合多数キヤリア（電
子）はソース領域１４からチヤンネル１８及びド
リフト領域（エピタキシヤル表面層１２において
チヤンネル及びドレイン領域の間の部分）を介し
てドレイン領域２０に向つて移動する。このトラ
ンジスタがオン状態にある場合、エピタキシヤル
表面層１２において注入領域３２の近傍の領域の
電圧は典型的には1Vより小さいので、ｐ−ｎ接
合３３は順方向にバイアスされ、少数キヤリア
（ホール）が注入領域３２からドリフト領域に注
入される。これに対しドリフト領域における電荷
の中性を維持するため一層多くの電子がソース領
域１４からドリフト領域に入り、その結果オン抵
抗が著しく低減される。
ジスタは、注入電極３４により直接注入領域３２
に小さい正電圧（約１〜3Vの範囲の）が供給さ
れるとオン状態になるよう作動する。ソース電極
２６及び基板電極３０を接地しドレイン電極２８
に高電圧が供給された場合、ゲート電極２４に適
当な正電圧を供給することによりトランジスタは
ターンオンされる。その場合多数キヤリア（電
子）はソース領域１４からチヤンネル１８及びド
リフト領域（エピタキシヤル表面層１２において
チヤンネル及びドレイン領域の間の部分）を介し
てドレイン領域２０に向つて移動する。このトラ
ンジスタがオン状態にある場合、エピタキシヤル
表面層１２において注入領域３２の近傍の領域の
電圧は典型的には1Vより小さいので、ｐ−ｎ接
合３３は順方向にバイアスされ、少数キヤリア
（ホール）が注入領域３２からドリフト領域に注
入される。これに対しドリフト領域における電荷
の中性を維持するため一層多くの電子がソース領
域１４からドリフト領域に入り、その結果オン抵
抗が著しく低減される。
ソース領域及びドレイン領域の間にほぼ導通が
起らないオフ状態では、エピタキシヤル表面層１
２において注入領域３２の近傍の領域の電圧は約
10Vに上昇し、従つてｐ−ｎ接合３３は逆方向に
バイアスされ、注入領域３２からドリフト領域へ
の少数キヤリアの注入が自動的に遮断される。こ
のトランジスタをスイツチ・オフすると、オン状
態における注入に起因してドリフト領域に存在す
るホールは接地された基板に向つて拡散し、ホー
ル流入部として作動するこの基板によつて集めら
れる。ターンオフ速度は、エピタキシヤル表面層
１２が相対的に薄いこと（表面電界低減技術の使
用に起因して）並にエピタキシヤル表面層１２及
び基板１０の間のインタフエース区域又は面積が
大きいことにより増大される。
起らないオフ状態では、エピタキシヤル表面層１
２において注入領域３２の近傍の領域の電圧は約
10Vに上昇し、従つてｐ−ｎ接合３３は逆方向に
バイアスされ、注入領域３２からドリフト領域へ
の少数キヤリアの注入が自動的に遮断される。こ
のトランジスタをスイツチ・オフすると、オン状
態における注入に起因してドリフト領域に存在す
るホールは接地された基板に向つて拡散し、ホー
ル流入部として作動するこの基板によつて集めら
れる。ターンオフ速度は、エピタキシヤル表面層
１２が相対的に薄いこと（表面電界低減技術の使
用に起因して）並にエピタキシヤル表面層１２及
び基板１０の間のインタフエース区域又は面積が
大きいことにより増大される。
注入領域のバイアス電圧につき２つの動作モー
ドが可能である。注入領域に比較的低い電圧（例
えば1.5V）を供給した場合、この電圧はオン状
態及びオフ状態の両方において一定に維持するこ
とができる。一方、注入領域に高い電圧（例えば
3.0V）を供給した場合、オフ状態においてはこ
の電圧を低減又は除去する必要がある。後者の動
作モードは若干複雑になる一方、オン抵抗の低減
が一層顕著になる。
ドが可能である。注入領域に比較的低い電圧（例
えば1.5V）を供給した場合、この電圧はオン状
態及びオフ状態の両方において一定に維持するこ
とができる。一方、注入領域に高い電圧（例えば
3.0V）を供給した場合、オフ状態においてはこ
の電圧を低減又は除去する必要がある。後者の動
作モードは若干複雑になる一方、オン抵抗の低減
が一層顕著になる。
コンピユータによる分析及び予備試験の結果、
本発明による注入領域を使用することによりラテ
ラルDMOSトランジスタのオン抵抗を係数約10
だけ低減することができ、かつこの著しい改善
を、トランジスタの降伏電圧特性を殆ど劣化する
ことなく達成できることを見出した。本発明のラ
テラルDMOSトランジスタはスイツチング速度
が普通のラテラルDMOSトランジスタより若干
遅いが、普通のバイポーラ電力トランジスタより
早く、多くの用途に対し遥に好適である。
本発明による注入領域を使用することによりラテ
ラルDMOSトランジスタのオン抵抗を係数約10
だけ低減することができ、かつこの著しい改善
を、トランジスタの降伏電圧特性を殆ど劣化する
ことなく達成できることを見出した。本発明のラ
テラルDMOSトランジスタはスイツチング速度
が普通のラテラルDMOSトランジスタより若干
遅いが、普通のバイポーラ電力トランジスタより
早く、多くの用途に対し遥に好適である。
従つて、ラテラルDMOSトランジスタにおい
てチヤンネル領域及びドレイン領域の間に注入領
域を設けることにより、本発明によればラテラル
DMOSトランジスタのオン抵抗特性が著しく低
減され、しかもその高電圧降伏特性を劣化するこ
とはない。
てチヤンネル領域及びドレイン領域の間に注入領
域を設けることにより、本発明によればラテラル
DMOSトランジスタのオン抵抗特性が著しく低
減され、しかもその高電圧降伏特性を劣化するこ
とはない。
以上、本発明を図示の実施例につき詳細に説明
したが本発明はかかる実施例に限定されず、本発
明の範囲内で種々の変形が可能であること勿論で
ある。
したが本発明はかかる実施例に限定されず、本発
明の範囲内で種々の変形が可能であること勿論で
ある。
図面は本発明の実施例の要部断面図である。
１……ラテラルDMOSトランジスタ、１０…
…半導体基板、１１……第１主表面、１２……エ
ピタキシヤル表面層、１３……第２主表面、１４
……表面隣接ソース領域、１６……表面隣接チヤ
ンネル領域、１７……ｐ−ｎ接合、１８……チヤ
ンネル、２０……表面隣接ドレイン領域、２２…
…絶縁層、２４……ゲート電極、２６……ソース
電極、２８……ドレイン電極、３０……基板電
極、３２……注入領域、３３……ｐ−ｎ接合、３
４……注入電極。
…半導体基板、１１……第１主表面、１２……エ
ピタキシヤル表面層、１３……第２主表面、１４
……表面隣接ソース領域、１６……表面隣接チヤ
ンネル領域、１７……ｐ−ｎ接合、１８……チヤ
ンネル、２０……表面隣接ドレイン領域、２２…
…絶縁層、２４……ゲート電極、２６……ソース
電極、２８……ドレイン電極、３０……基板電
極、３２……注入領域、３３……ｐ−ｎ接合、３
４……注入電極。
Claims (1)
- 【特許請求の範囲】 １ 第１導電形式の半導体基板と、前記基板の第
１主表面上における第１導電形式と反対の第２導
電形式のエピタキシヤル表面層と、前記エピタキ
シヤル表面層に配設されかつ前記エピタキシヤル
表面層とｐ−ｎ接合を形成する第１導電形式の表
面隣接チヤンネル領域と、前記チヤンネル領域に
おける第２導電形式の表面隣接ソース領域と、前
記エピタキシヤル表面層において前記チヤンネル
領域から離間して配設される第２導電形式の表面
隣接ドレイン領域と、前記エピタキシヤル表面層
上に配設されかつ少なくとも前記ソース領域及び
前記ドレイン領域の間に位置する前記チヤンネル
領域の部分を蔽う絶縁層と、前記チヤンネル領域
の前記部分上で前記絶縁層上に配設されかつ前記
エピタキシヤル表面層から電気的に分離されたゲ
ート電極と、該ラテラルDMOSトランジスタの
前記ソース領域及び前記ドレイン領域にそれぞれ
接続したソース電極及びドレイン電極と、前記基
板の前記第１主表面側とは反対側の第２主表面上
の基板電極とを備えるラテラルDMOSトランジ
スタにおいて、 第２導電形式の前記エピタキシヤル表面層に第
１導電形式の表面隣接注入領域を配設して前記エ
ピタキシヤル表面層とｐ−ｎ接合を形成し、前記
注入領域を前記チヤンネル領域及び前記ドレイン
領域の間において前記ドレイン領域に対するより
も前記チヤンネル領域に近づけて配設し、前記注
入領域に注入電極を電気的に接続して前記注入領
域に外部電圧を直接供給できるよう構成したこと
を特徴とするラテラルDMOSトランジスタ。 ２ 前記エピタキシヤル表面層のドーピング濃度
Ｎ及び厚さｄを、表面電界低減技術に従つてほぼ
Ｎ×ｄ＝1012原子／cm2となるよう選定したことを
特徴とする特許請求の範囲第１項記載のラテラル
DMOSトランジスタ。 ３ 前記表面隣接注入領域を、前記チヤンネル領
域に隣接するが接触しないよう配設したことを特
徴とする特許請求の範囲第１項記載のラテラル
DMOSトランジスタ。 ４ 前記注入領域が約1μｍの厚さ及び約1019原
子／cm3の表面ドーピング・レベルを有しているこ
とを特徴とする特許請求の範囲第１項記載のラテ
ラルDMOSトランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US45337482A | 1982-12-27 | 1982-12-27 | |
| US453374 | 1982-12-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59151472A JPS59151472A (ja) | 1984-08-29 |
| JPH0518267B2 true JPH0518267B2 (ja) | 1993-03-11 |
Family
ID=23800325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58244383A Granted JPS59151472A (ja) | 1982-12-27 | 1983-12-26 | ラテラルｄｍｏｓトランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0115098B1 (ja) |
| JP (1) | JPS59151472A (ja) |
| CA (1) | CA1206627A (ja) |
| DE (1) | DE3370410D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3546745C2 (de) * | 1984-05-30 | 1994-06-30 | Toshiba Kawasaki Kk | Lateraler MOS-Feldeffekttransistor mit Leitfähigkeitsmodulation |
| GB2173037A (en) * | 1985-03-29 | 1986-10-01 | Philips Electronic Associated | Semiconductor devices employing conductivity modulation |
| US4989058A (en) * | 1985-11-27 | 1991-01-29 | North American Philips Corp. | Fast switching lateral insulated gate transistors |
| CA1252225A (en) * | 1985-11-27 | 1989-04-04 | Sel Colak | Lateral insulated gate transistors with coupled anode and gate regions |
| US4933740A (en) * | 1986-11-26 | 1990-06-12 | General Electric Company | Insulated gate transistor with vertical integral diode and method of fabrication |
| JPS63173365A (ja) * | 1986-11-26 | 1988-07-16 | ゼネラル・エレクトリック・カンパニイ | ラテラル形絶縁ゲート半導体装置とその製法 |
| US4866495A (en) * | 1987-05-27 | 1989-09-12 | International Rectifier Corporation | High power MOSFET and integrated control circuit therefor for high-side switch application |
| US4939566A (en) * | 1987-10-30 | 1990-07-03 | North American Philips Corporation | Semiconductor switch with parallel DMOS and IGT |
| US4926074A (en) * | 1987-10-30 | 1990-05-15 | North American Philips Corporation | Semiconductor switch with parallel lateral double diffused MOS transistor and lateral insulated gate transistor |
| US6894349B2 (en) | 2001-06-08 | 2005-05-17 | Intersil Americas Inc. | Lateral DMOS structure with lateral extension structure for reduced charge trapping in gate oxide |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5123432B2 (ja) * | 1971-08-26 | 1976-07-16 | ||
| FR2458907A1 (fr) * | 1979-06-12 | 1981-01-02 | Thomson Csf | Transistor a effet de champ a tension de seuil ajustable |
| US4300150A (en) * | 1980-06-16 | 1981-11-10 | North American Philips Corporation | Lateral double-diffused MOS transistor device |
| NL187415C (nl) * | 1980-09-08 | 1991-09-16 | Philips Nv | Halfgeleiderinrichting met gereduceerde oppervlakteveldsterkte. |
| DE3103444A1 (de) * | 1981-02-02 | 1982-10-21 | Siemens AG, 1000 Berlin und 8000 München | Vertikal-mis-feldeffekttransistor mit kleinem durchlasswiderstand |
-
1983
- 1983-12-15 DE DE8383201786T patent/DE3370410D1/de not_active Expired
- 1983-12-15 EP EP83201786A patent/EP0115098B1/en not_active Expired
- 1983-12-22 CA CA000444070A patent/CA1206627A/en not_active Expired
- 1983-12-26 JP JP58244383A patent/JPS59151472A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59151472A (ja) | 1984-08-29 |
| EP0115098A1 (en) | 1984-08-08 |
| DE3370410D1 (en) | 1987-04-23 |
| EP0115098B1 (en) | 1987-03-18 |
| CA1206627A (en) | 1986-06-24 |
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