JPH07202650A - レベルシフタ回路 - Google Patents

レベルシフタ回路

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JPH07202650A
JPH07202650A JP5338215A JP33821593A JPH07202650A JP H07202650 A JPH07202650 A JP H07202650A JP 5338215 A JP5338215 A JP 5338215A JP 33821593 A JP33821593 A JP 33821593A JP H07202650 A JPH07202650 A JP H07202650A
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哲也 田▲邉▼
Satoshi Tanoi
聡 田野井
Yasuhiro Tanaka
泰廣 田中
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Abstract

(57)【要約】 【目的】 貫通電流を低減し、レベルシフタ回路の電源
の負担を軽減する。 【構成】 例えば、入力信号φ２１の電位が接地電位Ｖ
ｓｓから電源電位Ｖｃｃに変化すると、ＰＭＯＳ３１が
オン、ＮＭＯＳ３３がオフ状態となる。このとき、出力
信号φ２２の電位は電位Ｖｃｃよりも高いので、ノード
Ｎ２５は、ＰＭＯＳ３１及びＮＭＯＳ３２を介してチャ
ージアップされ始める。その後、ＮＭＯＳ４３がオン状
態となって出力信号φ２２の電位が降下する。ノードＮ
２５の電位は、チャージアップされているので、素早く
ＰＭＯＳ２６がオフ状態され、電源電位Ｖｐｐから接地
電位Ｖｓｓへ流れる貫通電流が、低減される。また、出
力信号φ２２の電位が十分降下するとＮＭＯＳ３２がオ
フ状態となり、電源電位Ｖｐｐから電源電位Ｖｃｃへの
貫通電流を防止する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、入力信号のレベルに応
じて所望のレベルの出力信号を生成し、次段半導体装置
等に供給するレベルシフタ回路に関するものである。
【０００２】
【従来の技術】第１の従来例 図２は、第１の従来例のレベルシフタ回路を示す回路図
である。この回路は、入力端子１から入力されて第１の
電源電位Ｖｃｃと接地電位Ｖｓｓとの電位差を振幅とす
る入力信号φ１のレベルを変換し、電源電位Ｖｃｃより
電位の高い第２の電源電位Ｖｐｐと接地電位Ｖｓｓ間の
電位差を振幅とする出力信号φ２を、出力端子２から次
段の回路へ供給するレベルシフタ回路である。図２のレ
ベルシフタ回路は、入力信号φ１を入力するインバータ
３と、インバータ３の出力をノードＮ３を介して入力
し、インバータ３の出力に対して逆相の信号をノードＮ
４から出力するインバータ４とを、有している。また、
このレベルシフタ回路は、電源電位Ｖｐｐにそれぞれソ
ースが接続され、ドレインとゲートが互いに交差接続さ
れたＰ型チャネル電界効果トランジスタ（以下、ＰＭＯ
Ｓという）５及びＰＭＯＳ６と、各ＰＭＯＳ５及びＰＭ
ＯＳ６のドレインと接地電位Ｖｓｓ間に接続され、ゲー
トに入力されたノードＮ３またはノードＮ４の電位レベ
ルでそれぞれオン、オフ動作するＮ型チャネル電界効果
トランジスタ（以下、ＮＭＯＳという）７及びＮＭＯＳ
８とを、備えている。ＮＭＯＳ７のドレインはＰＭＯＳ
５のドレインとノードＮ５で接続され、ノードＮ５の電
位でＰＭＯＳ６がオン、オフ動作する構成である。ま
た、ＮＭＯＳ８のドレインはＰＭＯＳ６のドレインとノ
ードＮ８で接続され、ノードＮ８の電位に基づいてＰＭ
ＯＳ５がオン、オフ動作すると共に、ノードＮ８の電位
レベルが出力される構成である。図３は、図２の動作波
形を示す図である。図３を用いて図２のレベルシフタ回
路の動作を説明する。入力信号φ１の電位レベルが、電
位Ｖｓｓから電位Ｖｃｃに変化すると、２つのインバー
タ３，４により、ノードＮ４のレベルは、電位Ｖｃｃに
なる。これにより、図３の（ａ）に示すように、ＮＭＯ
Ｓ８がオン状態となって出力信号φ２の電位を下げよう
とする。これと同時に、ＮＭＯＳ７はオフ状態となり、
ノードＮ５の電位は、出力信号φ２の電位によってオン
状態であるＰＭＯＳ５を介して、ノードＮ５の電位は電
位Ｖｐｐとなる。また、ノードＮ５の電位が電位Ｖｐｐ
となることで、ＰＭＯＳ６が、オフ状態となる。これに
よって、ノードＮ８のレベルが、接地電位Ｖｓｓとな
り、出力信号φ２のレベルが接地電位Ｖｓｓとなる。次
に、図３の（ｂ）のように、入力信号φ１の電位レベル
が、電位Ｖｃｃから電位Ｖｓｓに変化すると、インバー
タ３によりノードＮ３のレベルは、接地電位Ｖｓｓから
電位Ｖｃｃに変化する。ＮＭＯＳ７をオン状態にする。
また、インバータ４によってノードＮ４が接地電位Ｖｓ
ｓとなる。ノードＮ４の電位は、ＮＭＯＳ８がオフ状態
となり、ノードＮ５は電位Ｖｐｐから電位Ｖｓｓに降下
し、これと同時に、ＰＭＯＳ６がオン状態、ＰＭＯＳ５
がオフ状態になる。
【０００３】第２の従来例 図４は、第２の従来例のレベルシフタ回路を示す回路図
であり、図５は、図４の動作波形を示す図てある。図４
の回路は、図２のレベルシフタ回路にラッチ回路１０を
設け、制御信号φｃが入力されているときは、第１の従
来例と同様にレベル変換動作をし、制御信号が入力され
ていないときは、入力信号のレベルに関わらず出力信号
のレベルを一定にするレベルシフタ回路である。このレ
ベルシフタ回路は、図２の第１の従来例のレベルシフタ
回路におけるＰＭＯＳ５、ＰＭＯＳ６、ＮＭＯＳ７、及
びＮＭＯＳ８のドレインの間に電位保持用のラッチ回路
１０を設けている。ラッチ回路１０は、各ＰＭＯＳ５，
ＰＭＯＳ６のドレイン間に各ゲートとドレインが互いに
交差接続されかつ各ソースが接地電位Ｖｓｓに接続され
た２個のＮＭＯＳ１１及びＮＭＯＳ１２と、スイッチ手
段１３とを、備えている。スイッチ手段１３は、制御信
号φｃをゲートに入力してＰＭＯＳ５及びＮＭＯＳ７間
を接続するＮＭＯＳ１５と、制御信号φｃをゲートに入
力してＰＭＯＳ６及びＮＭＯＳ８間を接続するＮＭＯＳ
１６とを、有している。図４のレベルシフタ回路は、制
御信号φｃの入力されているとき、図２のレベルシフタ
回路と同様に動作し、図５のように、制御信号φｃの入
力が入力されていないとき、ＮＭＯＳ１５，１６がオフ
状態となり、入力信号φ１の電位にかかわらず出力信号
φ２の電位を保持する。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
レベルシフタ回路においては、次のような課題があっ
た。入力信号φ１の電位が電位Ｖｃｃから電位Ｖｓｓへ
変化するとき、或いは電位Ｖｓｓから電位Ｖｃｃへ変化
するとき、共に第２の電源電位Ｖｐｐから接地電位Ｖｓ
ｓに対して貫通電流が発生する。また、入力信号φ１の
電位が電位Ｖｃｃから電位Ｖｓｓへ変化してから出力信
号φ２のレベルが電位Ｖｓｓから電位Ｖｐｐに変化する
まで、或いは入力信号φ１の電位が電位Ｖｓｓから電位
Ｖｃｃへ変化してから出力信号φ２のレベルが電位Ｖｐ
ｐから電位Ｖｓｓに変化するまでの遅延時間が長いとい
う課題があった。即ち、図３の（ａ）のように、入力信
号φ１の電位が電位Ｖｃｃから電位Ｖｓｓになると、イ
ンバータ３によってノードＮ３が接地電位Ｖｓｓから電
源電位ＶｃｃになってＮＭＯＳ７がオン状態となる。し
かし、このとき、出力信号φ２の電位は、まだ電位Ｖｓ
ｓであり、ＰＭＯＳ５とＮＭＯＳ７が共にオン状態とな
り、大きな貫通電流Ｉ１が流れ、また、ノードＮ５の電
位が電位Ｖｓｓとなるまでに時間がかかる。また、ノー
ドＮ５の電位が下がると、ＰＭＯＳ６がオン状態とな
り、ノードＮ４の電位が電位Ｖｓｓになるまでに大きい
貫通電流が流れる。次に、図３の（ｂ）のように、入力
信号φ１の電位が電位Ｖｓｓから電位Ｖｃｃになると、
２個のインバータ３，４により、ノードＮ４の電位は、
電位Ｖｓｓから電位Ｖｃｃになる。そのため、ＮＭＯＳ
８がオン状態となり、ＰＭＯＳ６とＮＭＯＳ８が共にオ
ン状態となって大きな貫通電流Ｉ２が流れる。一方、出
力信号φ２の電位が接地電位Ｖｓｓとなるのが妨げられ
る。このように、貫通電流の発生と遅延時間が長い従来
のレベルシフタ回路を有し、特に第２の電源電位を内部
発生させている半導体回路において、貫通電流の増加
は、内部昇圧回路の負担を重くし、他の回路の動作に影
響を与える等の大きな問題を生じている。本発明は前記
従来技術が持っていた課題として、大きな貫通電流が流
れる点と遅延時間が長い点について解決をしたレベルシ
フタ回路を提供するものである。
【０００５】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、入力信号駆動用の第１の電源電位と
該第１の電源電位とは異なる第２の電源電位と接地電位
との間に接続され、第１電極と第２電極と該第１及び第
２電極間の導通を制御する制御電極とを有し前記第２の
電源電位に該各第１電極が接続されかつ該各制御電極と
該各第２電極とが互いに交差接続されて該各制御電極の
電位に基づき前記第２の電源電位と接地電位とを相補的
に導通する第１の導電型の第１及び第２のトランジスタ
を備え、前記入力信号のレベルを変換するレベルシフタ
回路において、次のような手段を講じている。即ち、前
記第１の電源電位及び接地電位間に接続され、前記入力
信号の電位及び前記第２のトランジスタの第２電極の電
位に基づき動作して前記第１のトランジスタの第２電極
の電位を制御する第１の駆動回路と、前記第１の電源電
位及び接地電位間に接続され、前記入力信号の電位に対
して相補的な電位及び前記第１のトランジスタの第２電
極の電位に基づき動作して前記第２のトランジスタの第
２電極の電位を制御する第２の駆動回路とを、設けてい
る。
【０００６】第２の発明は、第１の発明における第１の
駆動回路は、前記第１電極が前記第１の電源電位に接続
されて前記制御電極に入力される前記入力信号の電位に
基づきオン、オフ動作する前記第１の導電型の第３のト
ランジスタと、第１電極と第２電極と該第１及び第２電
極間の導通を制御する制御電極とを有して該第２電極が
前記第３のトランジスタの第２電極に接続され、該制御
電極に入力された前記第２のトランジスタの第２電極の
電位に基づきオン、オフ動作してオン状態のときに前記
第１の電源電位を前記第１のトランジスタの第２電極に
供給しオフ状態のときに該第１のトランジスタの第２電
極及び第１の電源電位間を遮断する前記第１の導電型と
は異なる第２の導電型の第４のトランジスタとを備えて
いる。また、この第１の駆動回路は、前記第４のトラン
ジスタの第１電極に前記第２電極が接続され、前記入力
信号の電位に基づきオン、オフ動作してオン状態のとき
に該第４のトランジスタの第１電極及び前記接地電位間
を接続する第２導電型の第５のトランジスタを設けてい
る。一方、第２の駆動回路は、前記第１電極が前記第１
の電源電位に接続されて前記制御電極に入力される前記
入力信号に対する相補的な電位に基づきオン、オフ動作
する前記第１の導電型の第６のトランジスタと、前記第
６のトランジスタの第２電極に前記第２電極が接続さ
れ、前記制御電極に入力された前記第１のトランジスタ
の第２電極の電位に基づいてオン、オフ動作してオン状
態のときに前記第１の電源電位を前記第２のトランジス
タの第２電極に供給しオフ状態のときに該第２のトラン
ジスタの第２電極及び第１の電源電位間を遮断する前記
第２の導電型の第７のトランジスタとを備えている。ま
た、この第２の駆動回路は、前記第７のトランジスタの
第１電極に前記第２電極が接続され、前記入力信号に対
する相補的な電位に基づきオン、オフ動作してオン状態
のとき該第７のトランジスタの第１電極及び前記接地電
位間を接続する第２導電型の第８のトランジスタを設け
ている。
【０００７】第３の発明は、入力信号駆動用の第１の電
源電位と該第１の電源電位とは異なる第２の電源電位と
接地電位との間に接続され、第１電極と第２電極と該第
１及び第２電極間の導通を制御する制御電極とをそれぞ
れ有し前記第２の電源電位に該各第１電極がそれぞれ接
続されかつ該各制御電極と該各第２電極とが互いに交差
接続されて該各制御電極の電位に基づき該各第１電極と
各第２電極とがそれぞれ相補的に導通する第１の導電型
の第１及び第２のトランジスタを備え、前記入力信号の
レベルを変換するレベルシフタ回路において、次のよう
な手段を講じている。即ち、このレベルシフタ回路は、
前記第１の電源電位及び接地電位間の電位差で動作し前
記入力信号の電位に応じた２値の電位を有する第１の駆
動信号を生成する第１の駆動回路と、前記第１の電源電
位及び接地電位間の電位差で動作し第１の駆動信号とは
相補的な電位を有する第２の駆動信号を生成する第２の
駆動回路と、備えている。そして、このレベルシフタ回
路は、第１電極と第２電極と該第１及び第２電極間の導
通を制御する制御電極とを有して該第２電極が前記第１
のトランジスタの第２電極に接続され、前記第２のトラ
ンジスタの第２電極の電位に基づきオン、オフ動作して
該第１のトランジスタの第２電極を前記第１の駆動回路
の出力端子に接続する前記第１の導電型とは異なる第２
の導電型の第３のトランジスタと、前記第２のトランジ
スタの第２電極に前記第２電極が接続され、前記第１の
トランジスタの第２電極の電位に基づきオン、オフ動作
して該第２のトランジスタの第２電極を前記第２の駆動
回路の出力端子に接続する第２の導電型の第４のトラン
ジスタとを、設けている。
【０００８】第４の発明は、第１の電源電位と該第１の
電源電位とは異なる第２の電源電位と接地電位との間に
接続され、第１電極と第２電極と該第１及び第２電極間
の導通を制御する制御電極とを有し前記第２の電源電位
に該各第１電極が接続されかつ該各制御電極と該各第２
電極とが互いに交差接続されて該各制御電極の電位に基
づき前記第２の電源電位と接地電位とを相補的に導通す
る第１の導電型の第１及び第２のトランジスタを備え、
入力信号のレベルを変換するレベルシフタ回路におい
て、次のような手段を講じている。即ち、このレベルシ
フタ回路は、第１電極と第２電極と該第１及び第２電極
間の導通を制御する制御電極とを有して前記第１のトラ
ンジスタの第２電極に該第２電極が接続され、前記第２
のトランジスタの第２電極の電位に基づきオン、オフ動
作してオン状態のとき該第１のトランジスタの第２電極
を前記接地電位に接続する前記第１の導電型とは異なる
第２の導電型の第３のトランジスタと、前記第２のトラ
ンジスタの第２電極に前記第２電極が接続され、前記第
１のトランジスタの第２電極の電位に基づきオン、オフ
動作して該第２のトランジスタの第２電極を前記接地電
位に接続する前記第２の導電型の第４のトランジスタと
を備えている。また、前記第３のトランジスタの第１電
極と前記第４のトランジスタの第１電極との間に接続さ
れ、前記第１の電源電位及び前記接地電位間の電位差で
動作して該各第１電極の電位を保持する電位保持手段
と、前記入力信号の電位に応じて相補的にオン、オフ
し、オン状態のとき前記第３及び第４のトランジスタの
第１電極と前記接地電位とをそれぞれ接続する第１，第
２の駆動回路と、制御信号の電位に応じて前記第３及び
第４のトランジスタの第１電極と前記接地電位とを接続
するスイッチ手段とを、設けている。
【０００９】第５の発明は、第４の発明における前記電
位保持手段は、前記第１の電源電位に前記第１電極がそ
れぞれ接続されかつ前記各制御電極と前記各第２電極と
が互いに交差接続された前記第１の導電型の第５及び第
６のトランジスタと、前記第５のトランジスタの第２電
極に該第２電極が接続され、前記第６のトランジスタの
第２電極の電位に基づきオン、オフ動作してオン状態の
とき該第６のトランジスタの制御電極を前記接地電位に
接続する第２の導電型の第７のトランジスタと、前記第
６のトランジスタの第２電極に前記第２電極が接続さ
れ、前記第５のトランジスタの第２電極の電位に基づき
オン、オフ動作してオン状態のとき該第５のトランジス
タの制御電極を前記接地電位に接続する前記第２の導電
型の第８のトランジスタとを備えている。さらに、電位
保持手段は、前記入力信号の電位に基づき前記第５及び
第６のトランジスタの前記各第１電極を前記接地電位に
接続する第９のトランジスタを、設けている。第６の発
明は、第４の発明のレベルシフタ回路において、リセッ
ト信号の電位に応じてオン、オフ動作し、オン状態のと
き前記第３のトランジスタの第１電極を前記接地電位に
接続する第５のトランジスタと、リセット信号の電位に
応じてオン、オフ動作し、オン状態のとき前記第４のト
ランジスタの第１電極を前記第１の電源電位に接続する
第６のトランジスタとを、設けている。第７の発明は、
第１、２、３、４、５、または６の発明における前記各
トランジスタは、電界効果トランジスタで構成してい
る。
【００１０】
【作用】第１の発明によれば、以上のようにレベルシフ
タ回路を構成したので、第１の駆動回路は、入力信号及
び第２のトランジスタの第２電極の電位で動作し、第１
のトランジスタの第２電極の電位を制御する。また、第
２の駆動回路は、入力信号に対して逆層の電位の信号及
び第１のトランジスタの第２電極の電位に基づいて動作
し、第２のトランジスタの第２電極の電位を制御する。
第１のトランジスタは、第２のトランジスタの第２電極
の電位に基づいてオン、オフ動作し、第２のトランジス
タは、第１のトランジスタの第２電極の電位に基づいて
第１のトランジスタとは相補的にオン、オフ動作する。
第２の発明によれば、第１の発明における第１の駆動回
路中の第３及び第５のトランジスタは、入力信号の電位
に応じて相補的にそれぞれオン、オフする。また、第４
のトランジスタは、第２のトランジスタの第２電極の電
位でオン、オフ動作する。例えば、第３のトランジスタ
がオン状態のときに第４のトランジスタがオン状態とな
ると、第１の電源電位が、第１のトランジスタの第２電
極に供給される。一方、第２の駆動回路中の第６及び第
８のトランジスタは、入力信号に対して相補的な電位に
基づいてそれぞれ相補的にオン、オフする。第７のトラ
ンジスタは、第１のトランジスタの第２電極の電位でオ
ン、オフ動作する。例えば、第６のトランジスタがオン
状態のときに第７のトランジスタがオン状態となると、
第１の電源電位が、第２のトランジスタの第２電極に供
給される。
【００１１】第３の発明によれば、第１のトランジスタ
は、第２のトランジスタの第２電極の電位に基づいてオ
ン、オフ動作し、第２のトランジスタは、第１のトラン
ジスタの第２電極の電位に基づいて第１のトランジスタ
とは相補的にオン、オフ動作する。第３のトランジスタ
がオン状態のとき、第１の駆動回路の出力電位が、第１
のトランジスタの第２電極に接続される。また、第４の
トランジスタがオン状態のとき、第２の駆動回路の出力
電位が、第２のトランジスタの第２電極に接続される。
第４の発明によれば、第１のトランジスタは、第２のト
ランジスタの第２電極の電位に基づいてオン、オフ動作
し、第２のトランジスタは、第１のトランジスタの第２
電極の電位に基づいて第１のトランジスタとは相補的に
オン、オフ動作する。第３のトランジスタがオン状態の
とき、該第３のトランジスタの第１電極の電位が、第１
のトランジスタの第２電極に供給される。また、第４の
トランジスタがオン状態のとき、該第４のトランジスタ
の第１電極の電位が第２のトランジスタの第２電極に供
給される。電位保持手段は、それらの第３及び第４のト
ランジスタの第１電極の電位を保持する。また、スイッ
チ手段は、制御信号の電位に応じて、第３及び第４のト
ランジスタの第１電極と接地電位間の導通を制御する。
一方、第１，第２の駆動回路は、入力信号の電位に基づ
き、第３及び第４のトランジスタの第１電極と接地電位
間の導通を制御する。第５の発明によれば、第４の発明
における電位保持手段中の第５のトランジスタは、第６
のトランジスタの第２電極の電位に基づいてオン、オフ
動作し、第６のトランジスタは、第５のトランジスタの
第２電極の電位に基づいて第５のトランジスタとは相補
的にオン、オフ動作する。第９のトランジスタがオン状
態のとき、第７のトランジスタがオン状態となると第５
のトランジスタの第２電極が接地電位に接続される。一
方、第９のトランジスタがオン状態のとき、第８のトラ
ンジスタがオン状態になると第６のトランジスタの第２
電極が、接地電位に接続される。第６の発明によれば、
第４の発明のレベルシフタ回路に対して設けられた第５
のトランジスタおよび第６のトランジスタは、第３及び
第４のトランジスタの第１電極の電位を第１の電源電位
または接続電位に固定する。第７の発明によれば、第
１、２、３、４、５、及び６の発明中の各トランジスタ
を、ＭＯＳトランジスタで構成している。従って、前記
課題を解決できるのである。
【００１２】
【実施例】第１の実施例 図１は、本発明の実施例のレベルシフタ回路を示す回路
図である。このレベルシフタ回路は、入力端子２１から
入力された第１の電源電位Ｖｃｃと接地電位Ｖｓｓとの
電位差を振幅とする入力信号φ２１のレベルを変換し、
電源電位Ｖｃｃより電位の高い第２の電源電位Ｖｐｐと
接地電位Ｖｓｓ間の電位差を振幅とする出力信号φ２２
を、出力端子２２から次段の回路へ供給するレベルシフ
タ回路である。図１のレベルシフタ回路は、入力信号φ
２１を駆動して２値の電位の論理信号を出力する駆動用
インバータ２３と、このインバータ２３の出力をノード
Ｎ２３を介して入力し、インバータ２３の出力に対して
逆相の論理信号をノードＮ２４から出力する駆動用イン
バータ２４とを、有している。また、このレベルシフタ
回路は、電源電位Ｖｐｐに各第１電極であるソースがそ
れぞれ接続され、各第２電極であるドレインと各制御電
極であるゲートが互いに交差接続された第１のトランジ
スタのＰＭＯＳ２５及び第２のトランジスタのＰＭＯＳ
２６を備え、かつ電源電位Ｖｃｃと接地電位Ｖｓｓ間に
接続されて各ＰＭＯＳ２５及びＰＭＯＳ２６のゲートの
電位をそれぞれ制御する第１の駆動回路３０及び第２の
駆動回路４０を設けている。ＰＭＯＳ２６のゲートとＰ
ＭＯＳ２５のドレインの接続ノードＮ２５の電位は、第
１の駆動回路３０に制御され、ＰＭＯＳ２５のゲートと
ＰＭＯＳ２６ドレインの接続ノードＮ２６の電位は、第
２の駆動回路４０に制御される構成である。第１の駆動
回路３０は、ソースが電源電位Ｖｃｃに接続されてノー
ドＮ２３の電位によってオン、オフ動作する第３のトラ
ンジスタであるＰＭＯＳ３１と、ＰＭＯＳ３１のドレイ
ンにドレインが直列接続され、ゲートに与えられたノー
ドＮ２６の電位でオン、オフ動作する第４のトランジス
タのＮＭＯＳ３２と、ＮＭＯＳ３２のソースにドレイン
がノードＮ３２で接続されてソースが接地電位Ｖｓｓに
接続され、ノードＮ２３の電位によってオン、オフ動作
する第５のトランジスタであるＮＭＯＳ３３とを、備え
ている。なお、ノードＮ３２とノードＮ２５は、同電位
となるように接続され、ノードＮ２６の電位が出力信号
φ２２として出力される構成である。第２の駆動回路４
０は、ソースが電源電位Ｖｃｃに接続されてノードＮ２
４の電位によってオン、オフ動作する第６のトランジス
タであるＰＭＯＳ４１と、ＰＭＯＳ４１のドレインにド
レインが直列接続されてゲートに与えられたノードＮ２
５の電位でオン、オフ動作する第７のトランジスタであ
るＮＭＯＳ４２と、ＮＭＯＳ４２のソースにドレインが
ノードＮ４２で接続されてソースが接地電位Ｖｓｓに接
続され、ノードＮ２４の電位によってオン、オフ動作す
る第８のトランジスタであるＮＭＯＳ４３とを、備えて
いる。なお、ノードＮ４２とノードＮ２６は、同電位と
なるように接続されている。
【００１３】図６は、図１の動作波形を示す図であり、
図６を参照しつつ、図１のレベルシフタ回路の動作を説
明する。図６は、入力信号φ２１、ノードＮ２３、ノー
ドＮ２４、ノードＮ２５、及び出力信号φ２２の電位
が、それぞれ示されている。図６の（ａ）に示すよう
に、入力信号φ２１の電位が電位Ｖｓｓであるとする
と、各ノードＮ２３，ノードＮ２４の電位はぞれぞれ電
位Ｖｃｃ，電位Ｖｓｓであり、ＰＭＯＳ２５はオフ状
態、ＰＭＯＳ２６はオン状態となっている。また、ＮＭ
ＯＳ３２はオン状態、ＮＭＯＳ４２はオフ状態となって
いる。ここで、入力信号φ２１の電位が電位Ｖｓｓから
電位Ｖｃｃに変化すると、ノードＮ２３の電位は電位Ｖ
ｃｃから電位Ｖｓｓになり、ＰＭＯＳ３１がオン状態、
ＮＭＯＳ３３がオフ状態となる。その時、出力信号φ２
２の電位、即ちノードＮ２６の電位は、電位Ｖｃｃより
も十分高いので、ノードＮ２５はＰＭＯＳ３１とＮＭＯ
Ｓ３２を介して、電源電位Ｖｃｃによってチャージアッ
プされ始める。その後、インバータ２４によってノード
Ｎ２４の電位が、電位Ｖｓｓから電位Ｖｃｃになり、Ｐ
ＭＯＳ４１がオフ状態に、ＮＭＯＳ４３がオン状態とな
って出力信号φ２２の電位が、そのＮＭＯＳ４３を介し
て放電されて電位Ｖｐｐから降下する。この時には、ノ
ードＮ２５の電位は、ＰＭＯＳ３１とＮＭＯＳ３３を介
してチャージアップされているので、素早くＰＭＯＳ２
６をオフ状態とすることができる。そのため、電源電位
ＶｐｐからＰＭＯＳ２６を介して電位Ｖｓｓへ流れる貫
通電流を少なくでき、かつ出力信号φ２２の電位が電位
Ｖｓｓになることを高速にすることができる。また、出
力信号φ２２が降下することにより、ＰＭＯＳ２５を介
してノードＮ２５が、さらに、チャージアップされる。
そして、出力信号φ２２の電位が十分下がるとＮＭＯＳ
３２がオフ状態となるので、電源電位Ｖｐｐから電源電
位Ｖｃｃへの貫通電流を防止できる。
【００１４】次に、図６の（ｂ）に示すように、入力信
号φ２１の電位が電位Ｖｃｃから電位Ｖｓｓに変化する
と、ノードＮ２３の電位は電位Ｖｓｓから電位Ｖｃｃに
なり、ＰＭＯＳ３１がオフ状態、ＮＭＯＳ３３がオン状
態となる。その時、ノードＮ２５の電位は、電位Ｖｐｐ
から降下し始める。また、インバータ２４によってノー
ドＮ２４の電位が、電位Ｖｃｃから電位Ｖｓｓになり、
ＰＭＯＳ４１がオン状態、ＮＭＯＳ４３がオフ状態とな
る。その時、ノードＮ２５の電位は電位Ｖｃｃよりも十
分高いので、ＰＭＯＳ４１とＮＭＯＳ４２を介して出力
信号φ２２の電位が、チャージアップされ始める。ノー
ドＮ２５の電位が降下するのとＰＭＯＳ４１とＮＭＯＳ
４２を介したチャージアップが同時に行われるので、素
早くＰＭＯＳ２５をオフ状態とすることができ、電源電
位ＶｐｐからＰＭＯＳ２５を介して電位Ｖｓｓへ流れる
貫通電流を少なくできる。さらに、出力信号φ２２の電
位の電位Ｖｐｐになることを高速にすることができる。
また、ノードＮ２５の電位が下がることによってＰＭＯ
Ｓ２６がオン状態となり、このＰＭＯＳ２６を介して出
力信号φ２２のチャージアップが継続される。さらに、
ＮＭＯＳ４２によっても、チャージアップが加速され
る。そして、ノードＮ２５の電位が十分下がると、ＮＭ
ＯＳ４２がオフ状態となるので、電源電位Ｖｐｐから電
源電位Ｖｃｃへの貫通電流を防止できる。図７は、貫通
電流の比較を示す図であり、従来の図２における貫通電
流と図１のレベルシフタ回路の貫通電流が示されてい
る。図７中の（１）は、従来の貫通電流、（２）が本実
施例の貫通電流であり、本実施例の場合、貫通電流の量
も流れている時間も少なくなっている。以上のように、
本実施例では、入力信号φ２１の電位が電位Ｖｓｓから
電位Ｖｃｃに変化した場合、ＰＭＯＳ２５がオン状態に
なる前にＮＭＯＳ３２によってノードＮ２５がチャージ
アップされる。従って、各ノードＮの電圧変化がより高
速化されると共に、電源電位Ｖｐｐから接地電位Ｖｓｓ
への貫通電流が小さくなる。また、ノードＮ２６の電位
が、十分低く（もしくは接地電位Ｖｓｓに）なった時点
で、ＮＭＯＳ３２がオフ状態となっており、電源電位Ｖ
ｐｐから電源電位Ｖｃｃへの定常電流が流れない。一
方、入力信号φ２１の電位が電位Ｖｃｃから電位Ｖｓｓ
に変化した場合、ＰＭＯＳ２６がオン状態になる前にＮ
ＭＯＳ４２によって出力信号φ２２の電位がチャージア
ップされる。従って、各ノードＮの電圧変化がより高速
化されると共に、電源電位Ｖｐｐから接地電位Ｖｓｓへ
の貫通電流が小さくなる。また、ノードＮ２５の電位
が、十分低く（もしくは接地電位Ｖｓｓに）なった時点
で、ＮＭＯＳ４２がオフ状態となり、電源電位Ｖｐｐか
ら電源電位Ｖｃｃへの定常電流が流れない。
【００１５】第２の実施例 図８は、本発明の第２の実施例のレベルシフタ回路を示
す回路図である。図８のレベルシフタ回路は、入力端子
５１から入力された第１の電源の電位Ｖｃｃと接地電位
Ｖｓｓとの電位差を振幅とする入力信号φ５１のレベル
を変換し、電源電位Ｖｃｃより電位の高い第２の電源電
位Ｖｐｐと接地電位Ｖｓｓ間の電位差を振幅とする出力
信号φ５２を、出力端子５２から次段の回路へ供給する
レベルシフタ回路である。図８のレベルシフタ回路は、
入力信号φ５２を駆動して２値の電位の論理信号を出力
する第１の駆動回路であるインバータ５３と、インバー
タ５３の出力をノードＮ５３を介して入力し、インバー
タ５３の出力に対して逆相の論理信号をノードＮ５４か
ら出力する第２の駆動回路であるインバータ５４とを有
している。また、このレベルシフタ回路は、電源電位Ｖ
ｐｐに各第１電極であるソースがそれぞれ接続され、か
つ各第２電極であるドレインと各制御電極であるゲート
が互いに交差接続された第１のトランジスタのＰＭＯＳ
５５及び第２のトランジスタのＰＭＯＳ５６と備え、Ｐ
ＭＯＳ５５のドレイン及びＰＭＯＳ５６のゲートの接続
ノードＮ５５とインバータ５３の出力との間にドレイン
及びソースの接続された第３のトランジスタであるＮＭ
ＯＳ５７と、ＰＭＯＳ５６のドレイン及びＰＭＯＳ５５
のゲートの接続ノードＮ５６とインバータ５４の出力と
の間にドレイン及びソースの接続された第４のトランジ
スタであるＮＭＯＳ５８とを、設けている。ＮＭＯＳ５
７のゲートは、ノードＮ５６に接続され、ＮＭＯＳ５８
のゲートは、ノードＮ５５に接続され、そのノードＮ５
５が出力端子５２に接続されて出力信号φ５２の電位を
出力する構成である。
【００１６】図９は、図８の動作波形を示す図であり、
図９を参照しつつ、図８のレベルシフタ回路の動作を説
明する。図９は、入力信号φ５１、ノードＮ５３、ノー
ドＮ５４、ノードＮ５６、及び出力信号φ５２の各電位
が示されている。図９の（ａ）のように、入力信号φ５
１の電位が電位Ｖｓｓであるとすると、ノードＮ５３の
電位は電位Ｖｃｃ、ノードＮ５４の電位は電位Ｖｓｓ、
ノードＮ５６の電位は電位Ｖｓｓ、及び出力信号φ５２
の電位は電位Ｖｐｐとなっている。そのため、ＰＭＯＳ
５５はオン状態、ＰＭＯＳ５６はオフ状態，ＮＭＯＳ５
７はオフ状態、及びＮＭＯＳ５８はオン状態となってい
る。入力信号φ５２の電位が、電位Ｖｓｓから電位Ｖｃ
ｃに変化すると、インバータ５３によってノードＮ５３
の電位は、電位Ｖｃｃから電位Ｖｓｓとなる。また、イ
ンバータ５４によってノードＮ５４の電位は、電位Ｖｓ
ｓから電位Ｖｃｃに変化する。このとき、ＮＭＯＳ５８
のゲートの電位は、電位Ｖｐｐであり、ノードＮ５６の
電位は、ＮＭＯＳ５８を介してプリチャージされる。そ
の結果、ＰＭＯＳ５５のオン抵抗がまず大きくなり、そ
の後ＮＭＯＳ５７がオン状態となり、出力信号φ５２の
電位が、電位Ｖｐｐから下がり始める。従って、貫通電
流を特に低減できる。また、出力信号φ５２の電位が下
がることにより、ＮＭＯＳ５８がオフ状態となり、ＰＭ
ＯＳ５６がオン状態となる。そのため、ノードＮ５６の
電位が電位Ｖｐｐに上昇する。このように、本実施例で
は、ＮＭＯＳ５８がオフ状態となってから、ノードＮ５
６の電位が電位Ｖｐｐに上昇するので、第１の実施例よ
りも、さらに、電源電位Ｖｐｐからの貫通電流を少なく
できる。
【００１７】次に、図９の（ｂ）に示すように、入力信
号φ５１の電位が、電位Ｖｃｃから電位Ｖｓｓに変化す
ると、インバータ５３によってノードＮ５３の電位は、
電位Ｖｓｓから電位Ｖｃｃｓとなる。また、インバータ
５４によってノードＮ５４の電位は、電位Ｖｃｃから電
位Ｖｓｓに変化する。このとき、ＮＭＯＳ５７のゲート
の電位は電位Ｖｐｐであり、出力信号φ５２の電位は、
ＮＭＯＳ５７を介してプリチャージされる。その結果、
ＰＭＯＳ５６のオン抵抗がまず大きくなり、その後ＮＭ
ＯＳ５８がオン状態となるので、貫通電流を特に低減で
きる。ノードＮ５６の電位は、ＮＭＯＳ５８がオン状態
になることで、電位Ｖｐｐより下がり始める。ノードＮ
５６の電位が下がることによって、ＮＭＯＳ５７がオフ
状態となり、ＰＭＯＳ５５がオン状態なる。これによ
り、出力信号φ５２の電位は、電位Ｖｐｐまで上昇す
る。この場合も、出力信号φ５２の電位は、ＮＭＯＳ５
７がオフ状態となってから、電位Ｖｐｐまで上昇するの
で、電源電位Ｖｐｐから電源電位Ｖｃｃへの定常的な貫
通電流を防止できる。以上のように、本実施例では、入
力信号φ５１の電位が電位Ｖｓｓから電位Ｖｃｃになる
とき、まず、ノードＮ５６の電位がトランジスタ５８を
介してプリチャージされる。そして、ＮＭＯＳ５５のオ
ン抵抗が大きくなった後にＮＭＯＳ５７が、オン状態と
なるので、電源電位Ｖｐｐから接地電位Ｖｓｓへの貫通
電流が抑えられる。また、出力信号φ５２の電位が電位
Ｖｐｐになった時点では、ＮＭＯＳ５８がオフ状態とな
っているので、電源電位Ｖｐｐから電源電位Ｖｃｃへの
定常的な貫通電流を防止できる。一方、図９の（ｂ）に
示すように、入力信号φ５１の電位が電位Ｖｃｃから電
位Ｖｓｓになる場合も同様に、貫通電流を低減できる。
【００１８】第３の実施例 図１０は、本発明の第３の実施例のレベルシフタ回路を
示す回路図である。図１０のレベルシフタ回路は、制御
信号φｃが入力されているときに、入力端子６１から入
力された第１の電源電位の電位Ｖｃｃと接地電位Ｖｓｓ
との電位差を振幅とする入力信号φ６１のレベルを変換
し、電源電位Ｖｃｃより電位の高い第２の電源電位Ｖｐ
ｐと接地電位Ｖｓｓ間の電位差を振幅とする出力信号φ
６２を、出力端子６２から次段の回路へ供給するレベル
シフタ回路である。また、制御信号φｃの電位が電位Ｖ
ｓｓのときには、入力信号φ６１の電位に関わらず出力
信号φ６２の電位を一定にするレベルシフタ回路であ
る。図１０のレベルシフタ回路は、入力信号φ６１を駆
動するインバータ６３と、電源電位Ｖｐｐに各第１電極
であるソースがそれぞれ接続され、かつ各第２電極であ
るドレインと各制御電極であるゲートが互いに交差接続
された第１のトランジスタのＰＭＯＳ６５及び第２のト
ランジスタのＰＭＯＳ６６と、ＰＭＯＳ６５のドレイン
及びＰＭＯＳ６６のゲートの接続ノードＮ６５にドレイ
ンの接続された第３のトランジスタであるＮＭＯＳ６７
と、ＰＭＯＳ６６のドレイン及びＰＭＯＳ６５のゲート
の接続ノードＮ６６にドレインの接続された第４のトラ
ンジスタであるＮＭＯＳ６８とを、備えている。各ＮＭ
ＯＳ６７，６８のゲートは、ノードＮ６６とノードＮ６
５にそれぞれ接続されている。このレベルシフタ回路
は、さらに、各ＮＭＯＳ６７，６８のソース間に接続さ
れて電源電位Ｖｃｃ及び接地電位Ｖｓｓ間の電位差で動
作し、それらＮＭＯＳ６７，６８のソースとの接続ノー
ドＮ６７及びノードＮ６８の電位をそれぞれ保持する電
位保持手段７０と、制御信号φｃに応じて各ノードＮ６
７，６８と接地電位Ｖｓｓ間を接続するスイッチ手段８
０と、入力信号φ６１及びインバータ６３の出力の電位
に基づき、各ノードＮ６７，６８のソースを接地電位Ｖ
ｓｓにそれぞれ接続する第１の駆動回路であるＮＭＯＳ
９１及び第２の駆動回路であるＮＭＯＳ９２とを、設け
ている。電位保持手段７０は、入力と出力を互いの出力
と入力に接続したインバータ７０ａと７０ｂとで構成さ
れ、スイッチ手段８０は制御信号φｃをゲートに入力し
たＮＭＯＳ８１とＮＭＯＳ８２とで構成されている。図
１１は、図１０の動作波形を示す図であり、各入力信号
φ６１、出力信号φ６２、ノードＮ６３、ノードＮ６
５、ノードＮ６７、及びノードＮ６８の電位がそれぞれ
示されている。図１１を参照しつつ、図１０のレベルシ
フタ回路の動作を説明する。
【００１９】図１１の（ａ）のように、入力信号φ６１
の電位が電位Ｖｓｓ、かつ制御信号φｃが電位Ｖｃｃと
すると、ノードＮ６３の電位は電位Ｖｃｃ、ノードＮ６
７の電位は電位Ｖｓｓ、ノードＮ６８の電位は電位Ｖｃ
ｃ、ノードＮ６５の電位は電位Ｖｓｓ、及び出力信号φ
６２の電位は電位Ｖｐｐとなっている。即ち、各ＰＭＯ
Ｓ６６、ＮＭＯＳ６７、ＮＭＯＳ８１、及びＮＭＯＳ９
１は、オン状態である。入力信号φ６１の電位が、電位
Ｖｓｓから電位Ｖｃｃになると、インバータ６３によっ
てノードＮ６３の電位が、電位Ｖｃｃから電位Ｖｓｓに
変化し、ＮＭＯＳ９１がオフ状態となる。そして、ＮＭ
ＯＳ９２がオン状態、ノードＮ６８の電位が電位Ｖｓｓ
になり、インバータ７０ｂによってノードＮ６７の電位
が電位Ｖｃｃとなる。そのため、ＮＭＯＳ６７を介して
ノードＮ６５の電位がプリチャージされるので、ＰＭＯ
Ｓ６６を介して接地電位Ｖｓｓに流れる貫通電流が抑え
られる。また、ＮＭＯＳ６８を介して出力信号φ６２の
電位が電位Ｖｓｓにディスチャージされる。一方、ＰＭ
ＯＳ６５を介してノードＮ６５がさらに電位Ｖｐｐにプ
リチャージされて貫通電流を低減している。制御信号φ
ｃの電位が電位Ｖｓｓである場合、２つのＮＭＯＳ８
１，８２は、オフ状態であり、ノードＮ６７は電位Ｖｃ
ｃ、ノードＮ６８の電位は電位Ｖｓｓに保持される。そ
のため、出力信号φ６２の電位は、電位Ｖｓｓのままと
なる。次に、図１１の（ｂ）に示すように、入力信号φ
６１の電位が電位Ｖｓｓから電位Ｖｃｃになると、イン
バータ６３によってノードＮ６３の電位が電位Ｖｓｓか
ら電位Ｖｃｃに変化し、ＮＭＯＳ９２がオフ状態とな
る。そして、ＮＭＯＳ９１がオン状態、及びノードＮ６
７の電位が電位Ｖｓｓになり、インバータ７０ａによっ
てノードＮ６８の電位が電位Ｖｃｃとなる。そのため、
ＮＭＯＳ６８を介して出力信号φ６２の電位がプリチャ
ージされるので、ＰＭＯＳ６５を介して接地電位Ｖｓｓ
に流れる貫通電流が抑えられる。また、ＮＭＯＳ６７を
介してノードＮ６５の電位が電位Ｖｓｓにディスチャー
ジされる。一方、ＰＭＯＳ６６を介して出力信号φ６２
が、さらに電位Ｖｐｐにプリチャージされて貫通電流を
低減している。以上のように、本実施例では、入力信号
φ６１が電位Ｖｓｓと電位Ｖｃｃ間で変化し、スイッチ
手段のＮＭＯＳ８１，８２がオン状態のとき、各インバ
ータ７０ａ，７０ｂによってＮＭＯＳ６７，６８のソー
スのノードＮ６７，６８の各電位が、電位Ｖｃｃまたは
電位Ｖｓｓに確定され、ＮＭＯＳ６７，６８を介してノ
ードＮ６５もしくはノードＮ６６がプリチャージされ
る。そのため、消費電力の少ないラッチ機能を有するレ
ベルシフタ回路とすることができる。また、スイッチ手
段のＮＭＯＳ８１，８２がオフ状態のとき、入力信号に
関係なく出力信号φ６２の電位を保持することができ
る。
【００２０】第４の実施例 第４の実施例は、図１０の第３の実施例における電位保
持手段７０を、ＭＯＳトランジスタで構成した電位保持
手段１００に置き換えたものである。図１２は、本発明
の第４の実施例に用いられる電位保持回路を示す回路図
である。この電位保持回路１００は、電源電位Ｖｃｃに
各第１電極であるソースがそれぞれ接続され、かつ各第
２電極であるドレインと各制御電極であるゲートが互い
に交差接続された第１のトランジスタのＰＭＯＳ１０１
及び第２のトランジスタのＰＭＯＳ１０２と、そのＰＭ
ＯＳ１０１のドレイン及びＰＭＯＳ１０２のゲートの接
続ノードＮ１０１にドレインの接続された第３のトラン
ジスタであるＮＭＯＳ１０３と、ＰＭＯＳ１０２のドレ
イン及びＰＭＯＳ１０１のゲートの接続ノードＮ１０２
にドレインの接続された第４のトランジスタであるＮＭ
ＯＳ１０４とを、備えている。各ＮＭＯＳ１０３，１０
４のゲートは、ノードＮ１０２とノードＮ１０１にそれ
ぞれ交差接続されている。２つのＮＭＯＳ１０３，１０
４のソースには、入力信号φ１０１の電位に基づいてオ
ン、オフ動作し、オン状態のときに該ＮＭＯＳ１０３，
１０４のソースを接地電位Ｖｓｓに接続するＮＭＯＳ１
０５が、設けられている。ノードＮ１０１及びノードＮ
１０２が、図１０中の点Ａ及び点Ｂに接続される。次
に、図１２の電位保持回路を有した図１０のレベルシフ
タ回路の動作を、図１０及び図１１を参照しつつ説明す
る。本実施例では、第３の実施例のレベルシフタ回路に
おける電位保持手段７０を電位保持手段１００に置き換
えているので、入力信号φ６１が変化するとき、入力信
号φ１０１を電位Ｖｓｓとすることで、ＮＭＯＳ１０５
がオフ状態となる。そのため、電位保持手段１００にお
ける電源電位Ｖｃｃから接地電位Ｖｓｓへの貫通電流
が、低減される。この第４の実施例における他の動作
は、第３の実施例と同様であり、消費電力の少ないラッ
チ機能を有するレベルシフタ回路とすることができる。
また、スイッチ手段のＮＭＯＳ８１，８２がオフ状態の
ときＮＭＯＳ１０５をオン状態にすることにより、入力
信号に関係なく出力信号φ６２の電位を保持することが
できる。
【００２１】第５の実施例 図１３は、リセット手段を示す回路図である。第５の実
施例は、図１０の第３の実施例に図１３のリセット手段
１１０設けている。リセット手段１１０は、図１０のレ
ベルシフタ回路のノードＮ６７及びノードＮ６８間に端
子Ｃ及び端子Ｄを接続され、リセット信号φｒに基づい
てノードＮ６７及びノードＮ６８の電位を確定する。リ
セット手段１１０は、第１電極のドレインが端子Ｃに接
続され、第２電極のソースを接地電位Ｖｓｓに接続した
第５のトランジスタのＮＭＯＳ１１１と、ドレインが電
源電位Ｖｃｃに接続され、ソースが端子Ｄに接続された
第６のトランジスタのＮＭＯＳ１１２とを有している。
リセット信号φｒはＮＭＯＳ１１１のゲートに入力さ
れ、そのリセット信号φｒがインバータ１１３を介して
ＰＭＯＳ１１２にも入力される構成である。
【００２２】次に、図１３のリセット手段を備えたレベ
ルシフタ回路の動作につい図１０を参照しつつ説明す
る。リセット信号φｒが、例えば電位Ｖｃｃとなると、
ＮＭＯＳ１１１がオン状態となり、ノードＮ６７の電位
が電位Ｖｓｓに設定される。同時に、ノードＮ６８の電
位が電位Ｖｃｃに設定され、出力信号φ６２の電位は電
源電位Ｖｐｐとなる。即ち、リセット動作が実施され
る。リセット信号φｒが入力されない状態で、リセット
信号φｒの電位が電位Ｖｓｓのときは、ＮＭＯＳ１１１
及びＰＭＯＳ１１２は、オフ状態であり、図１０のレベ
ルシフタ回路は、図１１に示されるような通常の動作を
行う。以上のように、本実施例では、レベルシフタ回路
にリセット手段１１０を設けているので、入力信号φ６
１の電位に関わらず出力をリセットすることができる。
なお、本発明は、上記実施例に限定されず種々の変形が
可能である。その変形例としては、例えば次のようなも
のがある。 （１） 第１から第５の実施例における各ＰＭＯＳ及び
ＮＭＯＳは、それぞれチャネルをそれぞれ変更して、Ｎ
ＭＯＳ及びＰＭＯＳとし、電源電位Ｖｃｃと接地電位Ｖ
ｓｓ間の振幅を有する入力信号を入力して、電源電位Ｖ
ｃｃと接地電位Ｖｓｓよりも低い電位の電源電位Ｖｂｂ
間で振幅する信号に変換するレベルシフタ回路としても
よい。この場合にも、第１から第５の実施例と同様の効
果を発揮し、第２の電源電位における低消費電力化と高
速化を実現する。 （２） 第１から第５の実施例における各ＰＭＯＳ及び
ＮＭＯＳは、ＰＮＰ型及びＮＰＮ型バイボーラトランジ
スタで構成することも可能である。 （３） リセット手段１１０のノードＮ６７とノードＮ
６８に対する接続は、逆に接続されてもよい。この場合
には、ノードＮ６７の電位が第１の電源電位Ｖｃｃに設
定され、ノードＮ６８の電位が接地電位Ｖｓｓに設定さ
れる。
【００２３】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、第１及び第２のトランジスタの第２電極の電
位を制御する第１，第２の駆動回路を設けているので、
例えば、入力信号の電位が接地電位と第１の電源電位間
で変化したとき、第１のトランジスタの第２電極が、接
地電位から第２の電源電位までプリチャージされる。ま
た、第３のトランジスタを介してそのプリチャージを加
速することができるので、遅延時間を短くすることがで
きる。また、これにより、第２のトランジスタが早くオ
フ状態になり、第２の電源電位から接地電位に流れる貫
通電流を低減できる。さらに、第１のトランジスタの第
２電極の電位が、十分高くなると第２の電源電位から第
１の電源電位への貫通電流を少なくすることができる。
結果として、例えば、内部昇圧回路等で第２の電源電位
を生成する半導体集積装置等において、該内部昇圧回路
の負担を軽減する。第２の発明によれば、第１の発明に
おける第１，第２の駆動回路を、トランジスタで構成し
ているので、高速動作が可能でかつ半導体集積回路に搭
載可能なレベルシフタ回路とすることができる。第３の
発明によれば、第１及び第２のトランジスタの第２電極
の電位に対してを第１，第２の駆動回路の出力電位を供
給する第３及び第４のトランジスタを設けているので、
例えば、入力信号の電位が接地電位と第１の電源電位間
で変化したとき、第１のトランジスタの第２電極が、接
地電位から第２の電源電位までプリチャージされるのに
対し、まず、第３のトランジスタを介して第１のトラン
ジスタの第２電極がプリチャージされ、第２のトランジ
スタのオン抵抗が大きくなった後に、第４のトランジス
タがオン状態となる。そのため、貫通電流をすくなくす
ることができる。また、第１のトランジスタの第２電極
の電位が、十分高くると第３のトランジスタは、オフ状
態となるので、第２の電源電位から第１の電源電位への
貫通電流を少なくすることができる。結果として、貫通
電流を低減し、低消費電力のレベルシフタ回路を実現で
きる。
【００２４】第４の発明によれば、スイッチ手段のがオ
ン状態の場合、入力信号の電位が電位Ｖｓｓと電位Ｖｃ
ｃ間で変化したとき、電位保持回路によって第３位及び
第４のトランジスタの各第１電極の電位が、電位Ｖｃｃ
または電位Ｖｓｓに確定され、その第３位及び第４のト
ランジスタの各第１電極の電位に基づいて、第１，第２
のトランジスタの第２電極がプリチャージされる。その
ため、消費電力の少ないラッチ機能を有するレベルシフ
タ回路とすることができる。また、スイッチ手段がオフ
状態のとき、入力信号に関係なく出力信号の電位を保持
することができる。第５の発明によれば、第４の発明に
おける電位保持手段を、第５から第９のトランジスタで
構成しているので、電位保持手段での遅延を少なくする
とともに、消費電力を低減する。第６の発明によれば、
第４の発明のレベルシフタ回路に、第３または第４のト
ランジスタの第２電極の電位を、リセット信号の電位に
応じて第１の電源電位または接地電位に接続する第５及
び第６のトランジスタを設けているので、入力信号の電
位に関わらず出力信号の電位をリセットするレベルシフ
タ回路とすることができる。第７の発明によれば、第
１、２、３、４、５、または６のレベルシフタ回路の各
トランジスタを電界効果トランジスタで構成しているの
で、それら第１、２、３、４、５、または６のレベルシ
フタ回路を低消費電力のレベルシフタ回路にする。
【図面の簡単な説明】
【図１】本発明の実施例のレベルシフタ回路を示す回路
図である。
【図２】第１の従来例のレベルシフタ回路を示す回路図
である。
【図３】図２の動作波形を示す図である。
【図４】第２の従来例のレベルシフタ回路を示す回路図
である。
【図５】図４の動作波形を示す図である。
【図６】図１の動作波形を示す図である。
【図７】貫通電流の比較を示す図である。
【図８】本発明の第２の実施例のレベルシフタ回路を示
す回路図である。
【図９】図８の動作波形を示す図である。
【図１０】本発明の第３の実施例のレベルシフタ回路を
示す回路図である。
【図１１】図１０の動作波形を示す図である。
【図１２】本発明の第４の実施例に用いられる電位保持
手段を示す回路図である。
【図１３】リセット手段を示す回路図である。
【符号の説明】
２５，５５，６５ ＰＭＯＳ（第１
のトランジスタ） ２６，５６，６６ ＮＭＯＳ（第２
のトランジスタ） ３０，４０，５３，５４，９１，９２ 第１，第２の駆
動回路 ３１ ＰＭＯＳ（第３
のトランジスタ） ３２，５８，６８ ＮＭＯＳ（第４
のトランジスタ） ３３，１１１ ＮＭＯＳ（第５
のトランジスタ） ４１，１１２ ＰＭＯＳ（第６
のトランジスタ） ４２，１０４ ＮＭＯＳ（第７
のトランジスタ） ４３，１０５ ＮＭＯＳ（第８
のトランジスタ） ５７，６７ ＮＭＯＳ（第３
のトランジスタ） ７０ 電位保持手段 ８０ スイッチ手段 １０１ ＰＭＯＳ（第５
のトランジスタ） １０２ ＰＭＯＳ（第６
のトランジスタ） １０５ ＮＭＯＳ（第９
のトランジスタ） Ｖｃｃ 第１の電源電位 Ｖｐｐ 第２の電源電位 Ｖｓｓ 接地電位

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 入力信号駆動用の第１の電源電位と該第
    １の電源電位とは異なる第２の電源電位と接地電位との
    間に接続され、第１電極と第２電極と該第１及び第２電
    極間の導通を制御する制御電極とを有し前記第２の電源
    電位に該各第１電極が接続されかつ該各制御電極と該各
    第２電極とが互いに交差接続されて該各制御電極の電位
    に基づき前記第２の電源電位と接地電位とを相補的に導
    通する第１の導電型の第１及び第２のトランジスタを備
    え、前記入力信号のレベルを変換するレベルシフタ回路
    において、 前記第１の電源電位及び接地電位間に接続され、前記入
    力信号の電位及び前記第２のトランジスタの第２電極の
    電位に基づき動作して前記第１のトランジスタの第２電
    極の電位を制御する第１の駆動回路と、 前記第１の電源電位及び接地電位間に接続され、前記入
    力信号の電位に対して相補的な電位及び前記第１のトラ
    ンジスタの第２電極の電位に基づき動作して前記第２の
    トランジスタの第２電極の電位を制御する第２の駆動回
    路とを、 設けたことを特徴とするレベルシフタ回路。
  2. 【請求項２】 前記第１の駆動回路は、前記第１電極が
    前記第１の電源電位に接続されて前記制御電極に入力さ
    れる前記入力信号の電位に基づきオン、オフ動作する前
    記第１の導電型の第３のトランジスタと、 第１電極と第２電極と該第１及び第２電極間の導通を制
    御する制御電極とを有して該第２電極が前記第３のトラ
    ンジスタの第２電極に接続され、該制御電極に入力され
    た前記第２のトランジスタの第２電極の電位に基づきオ
    ン、オフ動作してオン状態のときに前記第１の電源電位
    を前記第１のトランジスタの第２電極に供給しオフ状態
    のときに該第１のトランジスタの第２電極及び第１の電
    源電位間を遮断する前記第１の導電型とは異なる第２の
    導電型の第４のトランジスタと、 前記第４のトランジスタの第１電極に前記第２電極が接
    続され、前記入力信号の電位に基づきオン、オフ動作し
    てオン状態のときに該第４のトランジスタの第１電極及
    び前記接地電位間を接続する第２導電型の第５のトラン
    ジスタとで構成し、 第２の駆動回路は、前記第１電極が前記第１の電源電位
    に接続されて前記制御電極に入力される前記入力信号に
    対する相補的な電位に基づきオン、オフ動作する前記第
    １の導電型の第６のトランジスタと、 前記第６のトランジスタの第２電極に前記第２電極が接
    続され、前記制御電極に入力された前記第１のトランジ
    スタの第２電極の電位に基づいてオン、オフ動作してオ
    ン状態のときに前記第１の電源電位を前記第２のトラン
    ジスタの第２電極に供給しオフ状態のときに該第２のト
    ランジスタの第２電極及び第１の電源電位間を遮断する
    前記第２の導電型の第７のトランジスタと、 前記第７のトランジスタの第１電極に前記第２電極が接
    続され、前記入力信号に対する相補的な電位に基づきオ
    ン、オフ動作してオン状態のとき該第７のトランジスタ
    の第１電極及び前記接地電位間を接続する第２導電型の
    第８のトランジスタとで、 構成したことを特徴とする請求項１記載のレベルシフタ
    回路。
  3. 【請求項３】 入力信号駆動用の第１の電源電位と該第
    １の電源電位とは異なる第２の電源電位と接地電位との
    間に接続され、第１電極と第２電極と該第１及び第２電
    極間の導通を制御する制御電極とをそれぞれ有し前記第
    ２の電源電位に該各第１電極がそれぞれ接続されかつ該
    各制御電極と該各第２電極とが互いに交差接続されて該
    各制御電極の電位に基づき該各第１電極と各第２電極と
    がそれぞれ相補的に導通する第１の導電型の第１及び第
    ２のトランジスタを備え、前記入力信号のレベルを変換
    するレベルシフタ回路において、 前記第１の電源電位及び接地電位間の電位差で動作し前
    記入力信号の電位に応じた２値の電位を有する第１の駆
    動信号を生成する第１の駆動回路と、 前記第１の電源電位及び接地電位間の電位差で動作し第
    １の駆動信号とは相補的な電位を有する第２の駆動信号
    を生成する第２の駆動回路と、 第１電極と第２電極と該第１及び第２電極間の導通を制
    御する制御電極とを有して該第２電極が前記第１のトラ
    ンジスタの第２電極に接続され、前記第２のトランジス
    タの第２電極の電位に基づきオン、オフ動作して該第１
    のトランジスタの第２電極を前記第１の駆動回路の出力
    端子に接続する前記第１の導電型とは異なる第２の導電
    型の第３のトランジスタと、 前記第２のトランジスタの第２電極に前記第２電極が接
    続され、前記第１のトランジスタの第２電極の電位に基
    づきオン、オフ動作して該第２のトランジスタの第２電
    極を前記第２の駆動回路の出力端子に接続する第２の導
    電型の第４のトランジスタとを、 設けたことを特徴とするレベルシフタ回路。
  4. 【請求項４】 第１の電源電位と該第１の電源電位とは
    異なる第２の電源電位と接地電位との間に接続され、第
    １電極と第２電極と該第１及び第２電極間の導通を制御
    する制御電極とを有し前記第２の電源電位に該各第１電
    極が接続されかつ該各制御電極と該各第２電極とが互い
    に交差接続されて該各制御電極の電位に基づき前記第２
    の電源電位と接地電位とを相補的に導通する第１の導電
    型の第１及び第２のトランジスタを備え、入力信号のレ
    ベルを変換するレベルシフタ回路において、 第１電極と第２電極と該第１及び第２電極間の導通を制
    御する制御電極とを有して前記第１のトランジスタの第
    ２電極に該第２電極が接続され、前記第２のトランジス
    タの第２電極の電位に基づきオン、オフ動作してオン状
    態のとき該第１のトランジスタの第２電極を前記接地電
    位に接続する前記第１の導電型とは異なる第２の導電型
    の第３のトランジスタと、 前記第２のトランジスタの第２電極に前記第２電極が接
    続され、前記第１のトランジスタの第２電極の電位に基
    づきオン、オフ動作して該第２のトランジスタの第２電
    極を前記接地電位に接続する前記第２の導電型の第４の
    トランジスタと、 前記第３のトランジスタの第１電極と前記第４のトラン
    ジスタの第１電極との間に接続され、前記第１の電源電
    位及び前記接地電位間の電位差で動作して該各第１電極
    の電位を保持する電位保持手段と、 前記入力信号の電位に応じて相補的にオン、オフし、オ
    ン状態のとき前記第３及び第４のトランジスタの第１電
    極と前記接地電位とをそれぞれ接続する第１，第２の駆
    動回路と、 制御信号の電位に応じて前記第３及び第４のトランジス
    タの第１電極と前記接地電位とを接続するスイッチ手段
    とを、 設けたことを特徴とするレベルシフタ回路。
  5. 【請求項５】 前記電位保持手段は、前記第１の電源電
    位に前記第１電極がそれぞれ接続されかつ前記各制御電
    極と前記各第２電極とが互いに交差接続された前記第１
    の導電型の第５及び第６のトランジスタと、 前記第５のトランジスタの第２電極に該第２電極が接続
    され、前記第６のトランジスタの第２電極の電位に基づ
    きオン、オフ動作してオン状態のとき該第６のトランジ
    スタの制御電極を前記接地電位に接続する第２の導電型
    の第７のトランジスタと、 前記第６のトランジスタの第２電極に前記第２電極が接
    続され、前記第５のトランジスタの第２電極の電位に基
    づきオン、オフ動作してオン状態のとき該第５のトラン
    ジスタの制御電極を前記接地電位に接続する前記第２の
    導電型の第８のトランジスタと、 前記入力信号の電位に基づき前記第５及び第６のトラン
    ジスタの前記各第１電極を前記接地電位に接続する第９
    のトランジスタとで、 構成したことを特徴とする請求項４記載のレベルシフタ
    回路。
  6. 【請求項６】 リセット信号の電位に応じてオン、オフ
    動作し、オン状態のとき前記第３のトランジスタの第１
    電極を前記接地電位に接続する第６のトランジスタと、
    リセット信号の電位に応じてオン、オフ動作し、オン状
    態のとき前記第４のトランジスタの第１電極を前記第１
    の電源電位に接続する第６のトランジスタとを、設けた
    ことを特徴とする請求項４記載のレベルシフタ回路。
  7. 【請求項７】 前記各トランジスタは、電界効果トラン
    ジスタで構成したことを特徴とする請求項１、２、３、
    ４、５、または６記載のレベルシフタ回路。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003078407A (ja) * 2001-09-04 2003-03-14 Nec Corp 高速サンプリングレシーバー
JP2005150989A (ja) * 2003-11-13 2005-06-09 New Japan Radio Co Ltd レベルシフト回路
JP2008259091A (ja) * 2007-04-09 2008-10-23 Oki Electric Ind Co Ltd レベルシフタ
JP2012502558A (ja) * 2008-09-04 2012-01-26 クゥアルコム・インコーポレイテッド Ｃｍｏｓレベルシフタ回路デザイン
WO2014020724A1 (ja) * 2012-08-01 2014-02-06 ルネサスエレクトロニクス株式会社 レベルシフト回路、半導体装置
JP2016029863A (ja) * 2015-12-04 2016-03-03 ルネサスエレクトロニクス株式会社 レベルシフト回路
JP2019102854A (ja) * 2017-11-29 2019-06-24 セイコーエプソン株式会社 電子回路および電子機器
US11894843B2 (en) 2021-10-29 2024-02-06 Socionext Inc. Level shift circuit

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100228529B1 (ko) * 1996-12-20 1999-11-01 윤종용 반도체 메모리 장치용 스케일러블 레벨 시프터
JP3730003B2 (ja) * 1997-02-18 2005-12-21 株式会社東芝 半導体装置
US5910734A (en) * 1997-02-20 1999-06-08 Micron Technology, Inc. Voltage level translator
US5977798A (en) * 1997-02-28 1999-11-02 Rambus Incorporated Low-latency small-swing clocked receiver
JP4074690B2 (ja) * 1997-09-17 2008-04-09 株式会社ルネサステクノロジ 電圧レベル変換回路
JP3796034B2 (ja) 1997-12-26 2006-07-12 株式会社ルネサステクノロジ レベル変換回路および半導体集積回路装置
US6054875A (en) * 1997-12-31 2000-04-25 Intel Corporation Output buffer for a mixed voltage environment
JPH11205140A (ja) * 1998-01-07 1999-07-30 Mitsubishi Electric Corp アナログデジタル変換器及びレベルシフタ
JP3695967B2 (ja) 1998-11-16 2005-09-14 株式会社東芝 半導体集積回路装置
US6366061B1 (en) 1999-01-13 2002-04-02 Carnegie Mellon University Multiple power supply circuit architecture
GB9920172D0 (en) * 1999-08-25 1999-10-27 Sgs Thomson Microelectronics Cmos switching cicuitry
GB9926072D0 (en) 1999-11-03 2000-01-12 Sgs Thomson Microelectronics Switching circuit
WO2001095489A1 (en) * 2000-06-09 2001-12-13 Cirrus Logic, Inc. Voltage level shifting circuits and methods and systems using the same
US6535018B1 (en) 2000-07-26 2003-03-18 Cirrus Logic, Inc. Voltage level shifting circuits and methods and systems using the same
WO2001097378A1 (en) * 2000-06-09 2001-12-20 Cirrus Logic, Inc. Voltage level shifter
JP3532153B2 (ja) * 2000-12-22 2004-05-31 沖電気工業株式会社 レベルシフタ制御回路
US6683486B2 (en) * 2002-04-02 2004-01-27 Infineon Technologies Ag Low voltage shifter with latching function
TWI257769B (en) * 2002-06-11 2006-07-01 Au Optronics Corp Level shifting circuit
JP4002847B2 (ja) * 2003-01-31 2007-11-07 松下電器産業株式会社 自動遅延調整機能付きレベル変換回路
US6995598B2 (en) * 2003-02-13 2006-02-07 Texas Instruments Incorporated Level shifter circuit including a set/reset circuit
US6842043B1 (en) 2003-03-11 2005-01-11 Xilinx, Inc. High-speed, low current level shifter circuits for integrated circuits having multiple power supplies
DE10349464B4 (de) * 2003-10-23 2009-07-30 Qimonda Ag Pegelumsetz-Einrichtung
TWI242294B (en) * 2004-12-07 2005-10-21 Silicon Touch Tech Inc An accelerated circuit for lightening/turning off LED
KR100762679B1 (ko) * 2006-02-09 2007-10-01 삼성에스디아이 주식회사 레벨 쉬프터
US7646233B2 (en) 2006-05-11 2010-01-12 Dsm Solutions, Inc. Level shifting circuit having junction field effect transistors
US20080024188A1 (en) * 2006-07-28 2008-01-31 Chou Richard K Junction field effect transistor level shifting circuit
WO2008057524A1 (en) * 2006-11-10 2008-05-15 Skyworks Solutions, Inc. Compact low loss high frequency switch with improved linearity performance
US7511556B2 (en) * 2007-08-24 2009-03-31 Ili Technology Corp. Multi-function circuit module having voltage level shifting function and data latching function
US7659768B2 (en) * 2007-12-28 2010-02-09 Advanced Micro Devices, Inc. Reduced leakage voltage level shifting circuit
US20100264975A1 (en) * 2009-04-17 2010-10-21 Scott Gregory S Level Shifter with Rise/Fall Delay Matching
US20100321083A1 (en) * 2009-06-22 2010-12-23 International Business Machines Corporation Voltage Level Translating Circuit
US8502591B2 (en) * 2010-07-09 2013-08-06 Hynix Semiconductor Inc. High voltage control circuit of semiconductor device
US9531360B1 (en) * 2014-04-24 2016-12-27 Marvell International Ltd. High speed comparator
CN108847841A (zh) * 2018-07-04 2018-11-20 电子科技大学 电平转换电路

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4169233A (en) * 1978-02-24 1979-09-25 Rockwell International Corporation High performance CMOS sense amplifier
US4318015A (en) * 1979-06-29 1982-03-02 Rca Corporation Level shift circuit
US4561702A (en) * 1984-05-09 1985-12-31 Texas Instruments Incorporated CMOS Address buffer circuit
US4644185A (en) * 1985-05-03 1987-02-17 National Semiconductor Corporation Self clocking CMOS latch
JPS63304495A (ja) * 1987-06-03 1988-12-12 Toshiba Corp 半導体集積回路
US4843264A (en) * 1987-11-25 1989-06-27 Visic, Inc. Dynamic sense amplifier for CMOS static RAM
US4831287A (en) * 1988-04-11 1989-05-16 Motorola, Inc. Latching sense amplifier
WO1990004286A1 (fr) * 1988-10-11 1990-04-19 Oki Electric Industry Co., Ltd. Circuit amplificateur differentiel
US4897567A (en) * 1988-10-13 1990-01-30 Harris Corporation Fast level translator circuit
KR920006980B1 (ko) * 1989-11-28 1992-08-22 현대전자산업주식회사 이중 파워라인을 갖는 다이나믹램의 센스증폭기
US5144162A (en) * 1990-07-13 1992-09-01 Texas Instruments Incorporated High speed signal driving scheme
US5068551A (en) * 1990-09-21 1991-11-26 National Semiconductor Corporation Apparatus and method for translating ECL signals to CMOS signals
US5148061A (en) * 1991-02-27 1992-09-15 Motorola, Inc. ECL to CMOS translation and latch logic circuit
US5243236A (en) * 1991-12-31 1993-09-07 Intel Corporation High voltage CMOS switch with protection against diffusion to well reverse junction breakdown
US5321324A (en) * 1993-01-28 1994-06-14 United Memories, Inc. Low-to-high voltage translator with latch-up immunity
JP3173247B2 (ja) * 1993-09-29 2001-06-04 ソニー株式会社 レベルシフタ

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003078407A (ja) * 2001-09-04 2003-03-14 Nec Corp 高速サンプリングレシーバー
JP2005150989A (ja) * 2003-11-13 2005-06-09 New Japan Radio Co Ltd レベルシフト回路
JP2008259091A (ja) * 2007-04-09 2008-10-23 Oki Electric Ind Co Ltd レベルシフタ
JP2012502558A (ja) * 2008-09-04 2012-01-26 クゥアルコム・インコーポレイテッド Ｃｍｏｓレベルシフタ回路デザイン
WO2014020724A1 (ja) * 2012-08-01 2014-02-06 ルネサスエレクトロニクス株式会社 レベルシフト回路、半導体装置
CN104380605A (zh) * 2012-08-01 2015-02-25 瑞萨电子株式会社 电平移位电路、半导体器件
US9246493B2 (en) 2012-08-01 2016-01-26 Renesas Electronics Corporation Level shift circuit and semiconductor device
JP5853104B2 (ja) * 2012-08-01 2016-02-09 ルネサスエレクトロニクス株式会社 レベルシフト回路
JP2016029863A (ja) * 2015-12-04 2016-03-03 ルネサスエレクトロニクス株式会社 レベルシフト回路
JP2019102854A (ja) * 2017-11-29 2019-06-24 セイコーエプソン株式会社 電子回路および電子機器
US11894843B2 (en) 2021-10-29 2024-02-06 Socionext Inc. Level shift circuit

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Publication number Publication date
US5659258A (en) 1997-08-19
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JP3625851B2 (ja) 2005-03-02
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