JPH0613885A - 低消費電力のレベルコンバータ - Google Patents

低消費電力のレベルコンバータ

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JPH0613885A
JPH0613885A JP5037334A JP3733493A JPH0613885A JP H0613885 A JPH0613885 A JP H0613885A JP 5037334 A JP5037334 A JP 5037334A JP 3733493 A JP3733493 A JP 3733493A JP H0613885 A JPH0613885 A JP H0613885A
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transistor
coupled
drain
channel transistor
gate
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Ray Chang
レイ・チャン
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Abstract

(57)【要約】 【目的】 あるロジックレベルからその他のロジックレ
ベルへロジックレベルを変換する６つのトランジスタか
ら成る低消費電力のレベルコンバータ（２０）を提供す
る。 【構成】 ２つのトランジスタ（２３，２５）は電流ミ
ラーを構成するように結合される。電源電圧は第３およ
び第４トランジスタ（２２，２６）を介して前記電流ミ
ラーの両端に供給される。この第３および第４トランジ
スタは相補型の信号ＶＩと（ＶＩ）とを受信する。第５
トランジスタ（２１）は前記第３トランジスタと前記電
源との間に接続され、第６トランジスタ（２４）は前記
電流ミラーを交差するように接続される。前記電流ミラ
ーのミラー側で得られる出力信号は前記第５および第６
トランジスタの制御電極においてコンバータにフィード
バックされ電源電圧端子間に不所望な定常電流が流れる
ことを防ぐのに用いられ、これによってコンバータの消
費電力を減少する。本実施例においてはＰチャンネルお
よびＮチャンネルを用いる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般にロジック回路に関
し、さらに詳細には相補型（Ｃｏｍｐｌｅｍｅｎｔａｒ
ｙ）の入力信号をＣＭＯＳまたはＴＴＬロジックレベル
に変換するロジック回路に関する。
【０００２】
【従来の技術】集積回路を設計する際に選択の対象とな
る集積回路ロジックのファミリーがいくつか提供されて
いる。ＥＣＬ（エミッタ結合ロジック）はバイポーラト
ランジスタを使った集積回路ロジックの一型式である。
ＣＭＯＳは他の型式の集積回路ロジックであるが、ＣＭ
ＯＳは相補型ＭＯＳＦＥＴトランジスタを使っている。
ＥＣＬ回路には高速動作という利点がある一方で、電力
消費が大きいという問題点がある。ＣＭＯＳロジック回
路は低消費電力、高入力抵抗、低出力抵抗、低ノイズで
あるという特長がある。したがって、集積回路において
ＥＣＬとＣＭＯＳとを組み合わせることによって、高速
動作と低消費電力という非常に重要な特長を得ることが
できる。ＣＭＯＳはこれらの回路上の動作速度があまり
決定的に要求されない部分において電力消費を低減する
ために用いられる。
【０００３】ＥＣＬは、ロジック「ハイ」とロジック
「ロー」の各ロジック状態間の振幅がほんの１ボルト程
度なので、スイッチング時間が短いという特徴を持つ。
これに対して、ＣＭＯＳのロジック状態は電源電圧の全
幅またはおおよそ５ボルトを振動する。したがって、Ｅ
ＣＬロジックとＣＭＯＳロジックの両方を用いた集積回
路には、ＥＣＬロジックレベルからＣＭＯＳロジックレ
ベルへの変換のために集積回路内に変換回路が用意され
ていなければならない。
【０００４】
【解決すべき課題】図１には、従来のレベルコンバータ
１０が図示されている。ＮチャンネルＭＯＳトランジス
タ１２，１３の組は電流ミラーを構成するように結合さ
れている。電源電圧はＰチャンネルＭＯＳトランジスタ
１１，１４の組を介してこの電流ミラーに供給されてい
る。ＰチャンネルＭＯＳトランジスタ１１，１４のゲー
トは信号反転ＶI，ＶIをそれぞれ受信する。ＣＭＯＳロ
ジック信号ＶOUTが電流ミラーのミラー側ノード１５に
おいてもたらされる。
【０００５】コンバータ１０はＶIがロジック「ロー」
（そして反転ＶIがロジック「ハイ」のときにはＣＭＯ
Ｓロジック「ハイ」を信号ＶOUTとして出力し、ＶIがロ
ジック「ハイ」（そして反転ＶIがロジック「ロー」）
のときにはロジック「ロー」を信号ＶOUTとして供給す
る。ロジック「ハイ」のＣＭＯＳレベルを出力するため
に、コンバータ１０はＰチャンネルトランジスタ１４を
導通させるのに十分なだけ閾値電圧ＶTよりも低い信号
ＶIを受信する。Ｐチャンネルトランジスタ１４が導通
すると、ＶOUTはＶDDまで引き上げられる。反転ＶIはＰ
チャンネルトランジスタ１１を実質的に非導通にするの
に十分なだけ高く、これによってノード１６はＮチャン
ネルトランジスタ１２を介してＮチャンネルＶTにまで
放電され、さらにこれはＮチャンネルトランジスタ１３
を実質的に非導通にするのに十分である。ロジック「ロ
ー」のＣＭＯＳレベルを出力するのには、反転ＶIはＰ
チャンネルトランジスタ１１を導通させるに十分なだけ
ＶTよりも低く、ＶIはＰチャンネルトランジスタ１４を
実質的に非導通状態にするのに十分なだけ高い。Ｎチャ
ンネルトランジスタ１２および１３は導通状態であり、
これによってＶOUTはＶSSまで引き下げられる。トラン
ジスタ１１が導通しているとき、トランジスタ１１およ
びトランジスタ１２を通して電流路が作られ、一定のＤ
Ｃ電流がＶDDからＶSSへと流れる。この一定のＤＣ電流
は不所望なものであるが、もし集積回路においてほんの
数個のコンバータ１０しか使われないのであれば、小さ
なＤＣ電流はたいした問題ではない。しかしながら、特
定の応用用途において、コンバータ１０が大量に必要と
される場合、このＤＣ電流によって消費される電力は無
視できないものになる。
【０００６】イデらに対して１９９０年１０月２日に特
許された米国特許４，９６１，０１１には従来の回路１
０の一例が説明されている。
【０００７】
【課題を解決するための手段】従って、上述の定常ＤＣ
電流を低減する低消費電力レベルコンバータが１実施例
として以下に開示される。前記低消費電力レベルコンバ
ータは６つのトランジスタを含んで構成される。６つの
トランジスタは、第１電源電圧端子に結合された第１電
流電極、制御信号を受信するための制御電極および第２
電流電極を有する第１トランジスタ（２１）、前記第１
トランジスタの前記第２電流電極に結合された第１電流
電極、第１入力信号を受信するための制御電極および第
２電流電極を有する第２トランジスタ（２２）、前記第
２トランジスタの前記第２電流電極に結合された第１電
流電極、前記第２トランジスタの前記第２電流電極に結
合された制御電極および第２電源電圧端子に結合された
第２電流電極を有する第３トランジスタ（２３）、前記
第３トランジスタの前記制御電極に結合された第１電流
電極、前記制御信号を受信するために前記第１トランジ
スタの前記制御電極に結合された制御電極および第２電
流電極を有する第４トランジスタ（２４）、前記第４ト
ランジスタの前記第２電流電極に結合した第１電流電
極、前記第２トランジスタの前記第２電流電極に結合さ
れた電流電極および前記第２電源電圧端子に結合した第
２電流電極を有する第５トランジスタ（２５）、前記第
１電源電圧端子に結合した第１電流電極、第２入力信号
を受信するための制御電極および前記第５トランジスタ
の前記第１電流電極に結合して出力信号をもたらす第２
電流電極を有する第６トランジスタ、から構成される。
【０００８】これらのおよびその他の機能および特徴は
添付の図面および詳細な説明によってより詳しく理解さ
れる。
【０００９】
【実施例】図１には従来のレベルコンバータ１０が図示
されている。コンバータ１０はＰチャンネルトランジス
タ１１および１４、並びにＮチャンネルトランジスタ１
２および１３を含む。トランジスタ１１は正の電源電圧
端子「ＶDD」に結合されたソース、入力電圧「反転
ＶI」を受信するためのゲート、およびドレインを有す
る。トランジスタ１２は、トランジスタ１１のドレイン
に結合されたドレインおよびゲート、並びに負の電源電
圧端子「ＶSS」に結合されたソースを有する。トランジ
スタ１３はドレイン、ＶSSに結合されたソースおよびト
ランジスタ１１のドレインに結合されたゲートを有す
る。トランジスタ１４はＶDDに結合されたソース、ノー
ド１５においてトランジスタ１３のドレインに結合さ
れ、該ノードにおいて出力信号「ＶOUT」を供給すると
ころのドレイン、および入力電圧「ＶI」を受信するた
めのゲートを有する。
【００１０】Ｐチャンネルトランジスタを導通させるに
は、ゲート・ソース間電圧（ＶGS）はそのトランジスタ
の閾値（スレッショルド電圧：ＶT）よりもより負でな
ければならない。一般的には、ＶTはおおよそ−１．１
ボルトであるが、生産において起こりうるばらつきによ
って、ＶTは−１．１ボルトよりも大きくなりうるし、
小さくもなりうる。ＥＣＬロジック回路では、正の電源
電圧ＶDDは典型的には０ボルトであり、そして負の電源
電圧ＶSSは典型的には−５．０ボルトである。ＥＣＬロ
ジックレベルでは、一般にロジック「ハイ」がおおよそ
−０．８ボルト、ロジック「ロー」がおおよそ−１．６
ボルトである。もしトランジスタ１１がＥＣＬロジック
「ロー」の電圧を受信すると、トランジスタ１１のＶGS
はトランジスタ１１が導通状態になるのを防ぐのに十分
なだけ大きいかも知れないし、そうではないかもしれな
い。よって、信頼性の問題が生ずる。温度に起因するＥ
ＣＬレベルの遷移によってＶGSが十分に負になることが
妨害されうる。ＶIおよび反転ＶIのロジック「ロー」電
圧が十分に負になることを保証するために、入力信号Ｖ
Iおよび反転ＶIはより低いロジック「ロー」電圧を持つ
相補型アナログ電圧に変換されうる。例えば、ＶIがお
およそ−０．８ボルトのＥＣＬロジック「ハイ」電圧で
あるとき、反転ＶIはおおよそ−２．３ボルトにまで低
下させられうる。従って、より低いロジック「ロー」電
圧によってトランジスタ１１または１４を導通させる。
コンバータ１０にノード１５において「ハイ」ＣＭＯＳ
レベルを出力させるのには、ＶIはＰチャンネルトラン
ジスタ１４を導通させるのに十分なだけ負でなければな
らない。これによって、ＶOUTは「ハイ」に、実質的に
ＶDDまで引き上げられる。反転ＶIはＰチャンネルトラ
ンジスタ１１を実質的に非導通の状態にするだけ十分に
正である。これによって、ノード１６はＮチャンネルト
ランジスタ１２を通してＮチャンネルＶTにまで放電さ
れる。これはＮチャンネルトランジスタ１３を実質的に
非導通にするのにちょうど十分な値である。コンバータ
１０に「ロー」ＣＭＯＳレベルを出力させるには、反転
ＶIはＰチャンネルトランジスタ１１を導通状態にする
のに十分なだけ負であり、ＶIはＰチャンネルトランジ
スタ１４を実質的に非導通状態にするのに十分に正であ
るべきである。Ｎチャンネルトランジスタ１２および１
３は電流ミラーを形成し、導通状態にあって、ＶOUTを
ＶSSに向かってより負の方向に引き下げる。トランジス
タ１１が導通している時、トランジスタ１１およびトラ
ンジスタ１２を流れる定常ＤＣ電流が存在する。
【００１１】図２には、本発明に従った低消費電力レベ
ルコンバータ２０が図示されている。コンバータ２０は
Ｐチャンネルトランジスタ２１，２２，２６およびＮチ
ャンネルトランジスタ２３，２４，２５を含んでいる。
Ｐチャンネルトランジスタ２１はＶDDに結合されたソー
ス、制御電圧「Ａ」を受信するためのゲート、およびド
レインを有する。Ｐチャンネルトランジスタ２２はトラ
ンジスタ２１のドレインに結合されたソース、入力信号
反転ＶIを受信するためのゲート、およびドレインを有
する。Ｎチャンネルトランジスタ２３はトランジスタ２
２のドレインに結合されたドレイン、トランジスタ２２
のドレインに結合されたゲート、およびＶSSに結合され
たソースを有する。Ｎチャンネルトランジスタ２４はト
ランジスタ２２のドレインに結合されたソース、トラン
ジスタ２１のゲートに結合されたゲート、およびドレイ
ンを有する。ソースおよびドレインの表示は印加される
電圧によって変化することに気を付けるべきである。Ｎ
チャンネルトランジスタ２５はＶSSに結合されたソー
ス、トランジスタ２４のドレインに結合されたドレイ
ン、およびトランジスタ２４のソースに結合されたゲー
トを有する。Ｐチャンネルトランジスタ２６はＶDDに結
合されたソース、入力信号ＶIを受信するためのゲー
ト、およびノード２７においてトランジスタ２５のドレ
インと結合しておりその箇所においてＣＭＯＳレベルで
信号ＶOUTを供給するドレインを有する。ＶDDはおおよ
そ０ボルトに等しく、ＶSSはおおよそ−４．２から−
５．４ボルトの間である。繰り返しになるが、ＶIおよ
び反転ＶIは−０．８ボルトと−２．３ボルトの間を交
互に振動している。
【００１２】コンバータ２０に「ロー」ＣＭＯＳレベル
を出力させるには、ＶIはロジック「ハイ」であって、
Ｐチャンネルトランジスタ２６を非導通状態にするため
にＶ T以上で十分に正であるべきである。反転ＶIはＰチ
ャンネルトランジスタ２２を導通させるのに十分なだけ
ＶT以下であって負である。トランジスタ２１および２
４のゲートにおいて受信される制御信号ＡがＣＭＯＳロ
ジック「ハイ」であるならば、Ｐチャンネルトランジス
タ２１は非導通状態になり、Ｎチャンネルトランジスタ
２４は導通状態になる。Ｎチャンネルトランジスタ２４
が導通しているので、Ｎチャンネルトランジスタ２３お
よび２５もまた導通する。ノード２７とＶSSとの間にト
ランジスタ２３，２４，２５によって導電路が形成さ
れ、これによってノード２７におけるＶOUTをロジック
「ロー」、実質的にＶSSに引き下げる。トランジスタ２
１および２６は非導通なので、ＶDDはＶSSから実質的に
分離されており、これによってコンバータ２０にＤＣ電
流が流れるのを防止している。コンバータ２０に「ハ
イ」のＣＭＯＳレベルを出力させるのには、ＶIはＰチ
ャンネルトランジスタ２６を導通させるのに十分なだけ
負でなければならず、反転ＶIはＰチャンネルトランジ
スタ２２を実質的に非導通にするに十分なだけ正でなけ
ればならない。もし、制御信号ＡがＣＭＯＳロジック
「ロー」であったら、トランジスタ２１は導通し、トラ
ンジスタ２４は非導通になる。トランジスタ２２および
２４は非導通であるので、トランジスタ２３および２５
もまた非導通である。したがってノード２７におけるＶ
OUTはトランジスタ２６を通して「ハイ」に引き上げら
れる。トランジスタ２３，２４，２５は非導通であるの
で、ＶDDからＶSSへの電流路は存在せず、コンバータ２
０を通る電流の流れを防止する。
【００１３】コンバータ２０は、アドレスバッファ、コ
ントロールバッファ、センスアンプ等の、ＥＣＬレベル
からＣＭＯＳレベルへのレベル変換が必要なほとんどど
のような箇所においても使用可能である。
【００１４】図３は本発明の好適実施例に従って、ＥＣ
Ｌ−ＣＭＯＳレベルコンバータとしてＥＣＬアドレスバ
ッファに組み込まれる図２の低消費電力レベルコンバー
タ回路を図示したものである。ＥＣＬアドレスバッファ
３０はＥＣＬ入力部分４０、コンバータ１０，１０’，
２０，２０’および出力ドライバ部分５０，５０’を含
む。ＥＣＬ入力部分４０は、ＮＰＮトランジスタ３１，
３２，３３，３６，３７、抵抗３４，３５、およびＮチ
ャンネルトランジスタ３８，３９，４０，４１を含む。
ＮＰＮトランジスタ３２，３３、抵抗３４，３５および
Ｎチャンネルトランジスタ３９は作動増幅器を形成す
る。トランジスタ３１はＶDDに結合されたコレクタ、Ｅ
ＣＬレベル入力信号「ＡIN」を受信するためのベース、
およびエミッタを有する。抵抗３４はＶDDに結合された
第１端子および第２端子を有する。抵抗３５はＶDDに結
合された第１端子および第２端子を有する。ＮＰＮトラ
ンジスタ３２は抵抗３４の第２端子に結合されたコレク
タ、トランジスタ３１のエミッタに結合されたベース、
およびエミッタを有する。ＮＰＮトランジスタ３３は抵
抗３５の第２端子に結合されたコレクタ、おおよそ−
２．１ボルトの入力基準電圧「ＶREF」を受信するため
のベース、およびトランジスタ３２のエミッタに結合さ
れたエミッタを有する。Ｎチャンネルトランジスタ３８
はトランジスタ３１のエミッタに結合されたドレイン、
ＶSSに結合されたソース、および入力電圧「ＮBIAS」を
受信するためのゲートを有する。Ｎチャンネルトランジ
スタ３９はトランジスタ３２および３３のエミッタに結
合されたドレイン、ＶSSに結合されたソース、および入
力電圧ＮBIASを受信するためのゲートを有する。電圧Ｎ
BIASはＶSSよりもおおよそ１．７ボルト上であって、こ
れはＮチャンネルトランジスタ３８，３９を飽和させる
ので、定電流源を提供し、さらにＮＰＮトランジスタ３
２，３３のベース・コレクタダイオードが順方向にバイ
アスされるのを防ぐ。もしトランジスタ３２，３３のベ
ース・コレクタダイオードが順方向にバイアスされる
と、それらのゲインは減少し、ＥＣＬ入力ＡINが変化す
るとトランジスタ３２，３３のスイッチング時間も遅く
なる。
【００１５】さらに図３を参照して、ＮＰＮトランジス
タ３６はＶDDに結合されたコレクタ、トランジスタ３２
のコレクタに結合されたベース、およびアナログ電圧Ｖ
Iを供給するためのエミッタを有する。ＮＰＮトランジ
スタ３７はＶDDに結合されたコレクタ、トランジスタ３
３のコレクタに結合されたベース、およびアナログ電圧
反転ＶIを供給するためのエミッタからなる。Ｎチャン
ネルトランジスタ４０はトランジスタ３６のエミッタに
結合されたドレイン、ＶSSに結合されたソース、および
入力電圧ＮBIASを受信するためのゲートを有する。Ｎチ
ャンネルＭＯＳトランジスタ４１はトランジスタ３７の
エミッタに結合されたドレイン、ＶSSに結合されたソー
ス、および入力電圧ＮBIASを受信するためのゲートを有
する。
【００１６】ＥＣＬ入力部分４０は、トランジスタ３１
のベースを介してＥＣＬレベル入力電圧ＡINを受信す
る。トランジスタ３１および３８は、トランジスタ３２
のベースで受け取った電圧をＡINから１ＶBE分だけ低下
させる（おおよそ−０．８ボルト）エミッタフォロワ回
路を形成する。もしトランジスタ３２のベースにおける
電圧がＶREFよりも負であるなら、つまりＡINがＥＣＬ
ロジック「ロー」であるなら、トランジスタ３２は非導
通になり、トランジスタ３３は導通する。トランジスタ
３９を流れる電流Ｉ39はトランジスタ３３を通って進
み、そしてノード４３の電圧はＶＤＤからＩ39Ｒ35を引
いたものに等しくなる。ここでＲ35は抵抗３５の抵抗値
であり、ノード４２における電圧はおおよそＶDDに等し
い。もしトランジスタ３２のベースの電圧がＶREFより
もより負であったとき、つまりＡINがＥＣＬロジック
「ハイ」であったときには、トランジスタ３２は導通
し、トランジスタ３３は非導通になる。電流Ｉ39はトラ
ンジスタ３２を通って進み、ノード４２における電圧は
ＶDDからＩ39Ｒ34を引いたものになる。ここでＲ34は抵
抗３４の抵抗値であり、ノード４３の電圧はおおよそＶ
DDに等しい。
【００１７】トランジスタ３６および４０は別個のエミ
ッタフォロワ回路を構成し、ノード４４の電圧ＶIはノ
ード４２の電圧からＶBEを引いたものに等しい。トラン
ジスタ３７および４１もまたエミッタフォロワ回路を構
成し、ノード４５の電圧反転ＶIはノード４３の電圧か
らＶBEを引いたものに等しい。
【００１８】ＶIおよび反転ＶIはコンバータ１０，１
０’，２０，２０’によって受信される。ＥＣＬ入力部
分４０のノード４４はコンバータ１０のトランジスタ１
４のゲート、コンバータ２０のトランジスタ２６のゲー
ト、コンバータ１０’のトランジスタ１１のゲート、お
よびコンバータ２０’のトランジスタ２２のゲートに結
合されている。ＥＣＬ入力部分４０のノード４５はコン
バータ１０のトランジスタ１１のゲート、コンバータ１
０’のトランジスタ１４のゲート、コンバータ２０のト
ランジスタ２２のゲート、およびコンバータ２０’のト
ランジスタ２６のゲートに結合されている。コンバータ
１０’は構造的にはコンバータ１０と同一であり、同様
にコンバータ２０’は構造的にはコンバータ２０と同一
である。コンバータ１０’と１０の相違点およびコンバ
ータ２０’と２０の相違点は唯一入力電圧ＶIと反転ＶI
に対する接続が逆になっていて、入力ＥＣＬレベル信号
ＡINに対して、コンバータ１０および２０のＣＭＯＳレ
ベル出力信号がＶOUTであるときに、コンバータ１
０’，２０’のＣＭＯＳレベル出力信号は反転ＶOUTで
あるということである。
【００１９】ＢＩＣＭＯＳ出力ドライバ部分５０および
５０’は構造的には互いに同等である。ドライバ部分５
０および５０’はそれぞれＮＰＮトランジスタ５１，５
４、Ｎチャンネルトランジスタ５３，５５、およびＰチ
ャンネルトランジスタ５２を含む。ＮＰＮトランジスタ
５１はＶDDに結合されたコレクタ、ＣＭＯＳレベル入力
電圧を受信するためのベース、およびドライバ部分５０
において出力信号「Ａ」を、ドライバ部分５０’におい
て「反転Ａ」を提供するためのエミッタを有する。Ｐチ
ャンネルトランジスタ５２はトランジスタ５１のベース
に結合されたソース、ＶSSに結合されたゲート、および
ドレインを有する。Ｎチャンネルトランジスタ５３はト
ランジスタ５２のドレインに結合したドレイン、ＣＭＯ
Ｓレベル電圧を受信するためのゲート、およびソースを
有する。ドライバ５０においては、トランジスタ５３の
ゲートはコンバータ２０’のノード２７に結合して反転
ＶOUTを受信する。ドライバ５０’においては、トラン
ジスタ５３のゲートはＶOUTを受信するためにコンバー
タ２０のノード２７に結合される。Ｎチャンネルトラン
ジスタ５５はトランジスタ５３のソースに結合したドレ
イン、ＶSSに結合したソース、およびＶDDに結合したゲ
ートを有する。ＮＰＮトランジスタ５４はトランジスタ
５１のエミッタに結合し、出力信号Ａ，ドライバ部分５
０’においては反転Ａを供給するコレクタ、ＶSSに結合
したエミッタ、およびトランジスタ５３のソースに結合
したベースを有する。コンバータ１０のノード１５はト
ランジスタ５１のベースに結合され、コンバータ２０’
のノード２７は出力ドライバ部分５０のトランジスタ５
３のゲートに結合される。コンバータ１０’のノード１
５はトランジスタ５１のベースに結合され、コンバータ
２０のノード２７は出力ドライバ部分５０’のトランジ
スタ５３のゲートに結合される。ノード５６からの出力
Ａはコンバータ２０’のトランジスタ２１のゲートへフ
ィードバックされ、出力反転Ａはコンバータ２０のトラ
ンジスタ２１のゲートへとフィードバックされる。
【００２０】図３の出力ドライバ部分５０を参照して、
もしＶOUTがＣＭＯＳロジック「ハイ」であれば、反転
ＶOUTはＣＭＯＳロジック「ロー」である。出力ドライ
バ部分５０のバイポーラトランジスタ５１のベース・エ
ミッタダイオードが順方向バイアスされ、ノード５６の
出力ＡはＶDD引くＶBEの値もしくはおおよそ−０．８ボ
ルトに充電される。出力Ａが−０．８ボルトに近づくに
つれて、トランジスタ５１を通る電流が減少し、ＶBEが
減少してトランジスタ５１はだんだんと動作しなくな
る。実際には抵抗として機能するが、トランジスタ５２
は出力ＡがＶDDに向かってさらに充電し続けるのを補助
する。同時に出力ドライバ部分５０のトランジスタ５３
は反転ＶOUTがＶSSのＶT内にあるので非導通であり、よ
って出力ドライバ部分５０のトランジスタ５４が順方向
にバイアスされるのを防いでいる。
【００２１】ＶOUTがＶDD以下でＶTよりも正なので、出
力ドライバ部分５０’のトランジスタ５３は導通する。
トランジスタ５４のベース・エミッタダイオードは順方
向にバイアスされて、出力反転ＡがＶSSとＶBEとを足し
た値またはＶSSが約−４．２ボルトとした場合にはおお
よそ−３．４ボルトにまで放電するのを補助する。トラ
ンジスタ５４を通る電流は減少し、ＶBEは減少してトラ
ンジスタ５４の動作を鈍くする。トランジスタ５５は出
力反転ＡがＶSSに向かってさらに放電し続けるのを補助
する。出力ドライバ部分５０，５０’両方のトランジス
タ５１および５４のベース・エミッタダイオードは同時
に順方向にバイアスされることはない。もしトランジス
タ５１および５４のベース・エミッタダイオードが両方
とも同時に順方向にバイアスされると、ＶDDからＶSSへ
の直接の導電路が作られ両方のトランジスタが導通して
いる間中電流が流れる。これはクローバー電流として知
られている。より速いスイッチング速度を得るために、
出力ドライバ部分５０，５０’それぞれに対して信号Ｖ
OUTと反転ＶOUTを供給するための２つのコンバータが用
いられる。コンバータ２０はコンバータ１０よりも消費
電力は少ないが、コンバータ２０には２つの追加的なト
ランジスタが必要とされるので集積回路上にこれらを作
り込むにはより大きな表面積が必要になる。図３に示さ
れているように好適実施例においては、本発明の２つの
コンバータ２０が従来の２つのコンバータとともに用い
られ、集積回路上における表面領域を最小化すると同時
に回路におけるＤＣ電流の総量をも減少させている。コ
ンバータ１０および２０はＢＩＣＭＯＳ出力ドライバ部
分５０なしでも使用可能であるが、もし大きな容量性の
負荷を駆動しなければならないのであれば、コンバータ
１０および２０のＭＯＳトランジスタは非常に大きくな
ければならないだろう。
【００２２】ＢＩＣＭＯＳ出力ドライバ部分５０および
５０’からトランジスタ５２および５５を取り去ること
によって出力Ａ，反転ＡとしてＴＴＬロジックレベルを
取り出すことができる。
【００２３】図４は本発明に従って、ＥＣＬアドレスバ
ッファ３０’の代替実施例におけるＥＣＬ−ＣＭＯＳレ
ベルコンバータとしての図２の低消費電力レベルコンバ
ータ回路を図示したものである。バッファ３０’におい
ては、従来のコンバータ１０が原因で存在していたすべ
てのＤＣ電流は除去されているが、２つの追加的なトラ
ンジスタ２１および２つの追加的なトランジスタ２４た
めに必要とされるチップ上の割り増し領域という犠牲を
払わなければならない。
【００２４】本発明については、ここまで好適実施例に
基づいて説明してきたが、当業者であれば本発明に変形
を加えたり、ここに特別に説明されている以外の実施例
を考え付くのは明らかなことである。例えば、ＶDDはお
およそ＋５．０ボルトにすることが可能であるし、ＶSS
はおおよそ０．０ボルトに設定しうる。また、トランジ
スタの導電型および電極の極性は転換しうる。したがっ
て、本明細書の特許請求の範囲は本発明の技術思想の範
囲内に留まるそういったすべての変形を含めようとする
ものである。
【図面の簡単な説明】
【図１】図１は従来のレベルコンバータ回路を図示した
ものである。
【図２】図２は本発明に従った低消費電力レベルコンバ
ータ回路を図示したものである。
【図３】図３は本発明の好適実施例に従って、ＥＣＬ−
ＣＭＯＳレベルコンバータとしてＥＣＬアドレスバッフ
ァに組み込まれる図２の低消費電力レベルコンバータ回
路を図示したものである。
【図４】図４は本発明に従って、ＥＣＬアドレスバッフ
ァの代替実施例におけるＥＣＬ−ＣＭＯＳレベルコンバ
ータとしての図２の低消費電力レベルコンバータ回路を
図示したものである。
【符号の説明】
２０ ＥＣＬ−ＣＭＯＳレベルコンバータ ２１ 第１トランジスタ ２２ 第２トランジスタ ２３ 第３トランジスタ ２４ 第４トランジスタ ２５ 第５トランジスタ ２６ 第６トランジスタ ５０ 出力ドライバ回路

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 低消費電力のレベルコンバータ（２０）
    であって、 第１電源電圧端子に結合された第１電流電極、制御信号
    を受信するための制御電極および第２電流電極を有する
    第１トランジスタ（２１）；前記第１トランジスタの前
    記第２電流電極に結合された第１電流電極、第１入力信
    号を受信するための制御電極および第２電流電極を有す
    る第２トランジスタ（２２）；前記第２トランジスタの
    前記第２電流電極に結合された第１電流電極、前記第２
    トランジスタの前記第２電流電極に結合された制御電極
    および第２電源電圧端子に結合された第２電流電極を有
    する第３トランジスタ（２３）；前記第３トランジスタ
    の前記第１電流電極に結合された第１電流電極、前記制
    御信号を受信するために前記第１トランジスタの前記制
    御電極に結合された制御電極および第２電流電極を有す
    る第４トランジスタ（２４）；前記第４トランジスタの
    前記第２電流電極に結合した第１電流電極、前記第２ト
    ランジスタの前記第２電流電極に結合された制御電極お
    よび前記第２電源電圧端子に結合した第２電流電極を有
    する第５トランジスタ（２５）；および前記第１電源電
    圧端子に結合した第１電流電極、第２入力信号を受信す
    るための制御電極および前記第５トランジスタの前記第
    １電流電極に結合して出力信号をもたらす第２電流電極
    を有する第６トランジスタ（２６）；を含むことを特徴
    とするレベルコンバータ。
  2. 【請求項２】 ＥＣＬレベル入力信号を受信してＣＭＯ
    Ｓロジックレベルの出力信号を提供するための低消費電
    力のＥＣＬ−ＣＭＯＳレベルコンバータ（３０）であっ
    て：ＥＣＬレベル信号（４０）を受信し、該信号に応答
    して所定のロジックレベルの第１電圧および第２電圧を
    供給する手段；第１電源電圧端子に結合したソースと、
    ＣＭＯＳレベル信号である制御信号を受信するためのゲ
    ートと、ドレインとを有する第１Ｐチャンネルトランジ
    スタ（２１）；前記第１Ｐチャンネルトランジスタの前
    記ドレインに結合したソースと、前記第１電圧を受信す
    るためのゲートと、ドレインとを有する第２Ｐチャンネ
    ルトランジスタ（２２）；前記第２Ｐチャンネルトラン
    ジスタの前記ドレインに結合したドレインと、第２電源
    電圧端子に結合したソースと、それ自身のドレインに結
    合したゲートとを有する第１Ｎチャンネルトランジスタ
    （２３）；前記第２Ｐチャンネルトランジスタの前記ド
    レインに結合した第１ソースまたはドレインと、前記第
    １Ｐチャンネルトランジスタの前記ゲートに結合したゲ
    ートと、前記第２ソースまたはドレイン端子とを有する
    第２Ｎチャンネルトランジスタ（２４）；前記第２電源
    電圧端子に結合したソースと、前記第１Ｎチャンネルト
    ランジスタの前記ゲートに結合したゲートと、前記第２
    Ｎチャンネルトランジスタの前記第２ソースまたはドレ
    イン端子に結合したドレインとを有する第３Ｎチャンネ
    ルトランジスタ（２５）；および前記第１電源電圧端子
    に結合したソースと、前記第３Ｎチャンネルトランジス
    タの前記ドレインに結合しＣＭＯＳレベル出力を供給す
    るドレインと、前記第２電圧を受信するためのゲートと
    を有する第３Ｐチャンネルトランジスタ（２６）；を含
    むことを特徴とするＥＣＬ−ＣＭＯＳレベルコンバー
    タ。
  3. 【請求項３】 ＥＣＬレベル入力信号を受信してＣＭＯ
    Ｓロジックレベルの出力信号を提供するための低消費電
    力のＥＣＬ−ＣＭＯＳレベルコンバータ（３０）であっ
    て：ＥＣＬレベル信号を受信し、第１および第２入力電
    圧を供給する入力手段であって、前記第２入力電圧は前
    記第１入力電圧に対して位相が逆転しているところの入
    力手段（４０）；第１および第２動作電圧を供給するた
    めの第１および第２電源電圧端子；前記第１電源電圧端
    子に結合したソースと、ＣＭＯＳレベル信号である制御
    信号を受信するためのゲートと、ドレインとを有する第
    １Ｐチャンネルトランジスタ（２１）；前記第１Ｐチャ
    ンネルトランジスタの前記ドレインに結合したソース
    と、前記第１入力電圧を受信するためのゲートと、ドレ
    インとを有する第２Ｐチャンネルトランジスタ（２
    ２）；前記第２Ｐチャンネルトランジスタ（２２）の前
    記ドレインに結合したドレインと、前記第２電源電圧端
    子に結合したソースと、それ自身のドレインに結合した
    ゲートとを有する第１Ｎチャンネルトランジスタ（２
    ３）；前記第１Ｎチャンネルトランジスタの前記ドレイ
    ンに結合した第１ソースまたはドレインと、前記第１Ｐ
    チャンネルトランジスタの前記ゲートに結合したゲート
    と、前記第２ソースまたはドレイン端子とを有する第２
    Ｎチャンネルトランジスタ（２４）；前記第２電源電圧
    端子に結合したソースと、前記第１Ｎチャンネルトラン
    ジスタの前記ドレインに結合したゲートと、前記第２Ｎ
    チャンネルトランジスタの前記第２ソースまたはドレイ
    ン端子に結合したドレインとを有する第３Ｎチャンネル
    トランジスタ（２５）；前記第１電源電圧端子に結合し
    たソースと、前記第３Ｎチャンネルトランジスタの前記
    ドレインに結合しＣＭＯＳレベル出力を供給するドレイ
    ンと、前記第２入力電圧を受信するためのゲートとを有
    する第３Ｐチャンネルトランジスタ（２６）；および前
    記第３Ｐチャンネルトランジスタの前記ドレインに結合
    して、前記ＣＭＯＳレベル信号の補信号に応答して前記
    ＥＣＬ−ＣＭＯＳレベルコンバータの出力信号を供給
    し、さらに前記出力信号を前記制御信号として供給する
    ところのＢＩＣＭＯＳ出力ドライバ手段（５０）；を含
    むことを特徴とするＥＣＬ−ＣＭＯＳレベルコンバー
    タ。
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