JPH07202662A - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
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- JPH07202662A JPH07202662A JP5337163A JP33716393A JPH07202662A JP H07202662 A JPH07202662 A JP H07202662A JP 5337163 A JP5337163 A JP 5337163A JP 33716393 A JP33716393 A JP 33716393A JP H07202662 A JPH07202662 A JP H07202662A
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- 230000007257 malfunction Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】２電源を有する集積回路装置に用いるパワーオ
ンリセット回路において、２電源の電源電圧の変動のち
がいに関係なく、それぞれの電源が供給される回路ブロ
ックを共に初期化する。 【構成】第１の高位側電源および第２の高位側電源を入
力し、第１の高位側電源の電圧変動を検出するための基
準電圧回路と、第２の高位側電源の電圧変動を検出する
ためのプルアップ抵抗と、第２の高位側電源電圧が第１
の高位側電源電圧よりも降下することを防ぐためのダイ
オードを備えて構成されている。
ンリセット回路において、２電源の電源電圧の変動のち
がいに関係なく、それぞれの電源が供給される回路ブロ
ックを共に初期化する。 【構成】第１の高位側電源および第２の高位側電源を入
力し、第１の高位側電源の電圧変動を検出するための基
準電圧回路と、第２の高位側電源の電圧変動を検出する
ためのプルアップ抵抗と、第２の高位側電源電圧が第１
の高位側電源電圧よりも降下することを防ぐためのダイ
オードを備えて構成されている。
Description
【０００１】
【産業上の利用分野】本発明は、パワーオンリセット回
路に関し、特に複数電源を使用する集積回路装置のパワ
ーオンリセット回路に関する。
路に関し、特に複数電源を使用する集積回路装置のパワ
ーオンリセット回路に関する。
【０００２】
【従来の技術】従来のパワーオンリセット回路は図５に
示すように、第１の高位側電源（ＶＤ１）と低位側電源
との間に直列接続された第１および第２の抵抗（Ｒ１お
よびＲ２）に順方向に直列接続された複数個のダイオー
ドからなる第１のダイオード回路（Ｄ１）と、第３の抵
抗（Ｒ３）に、順方向に直列接続された複数個のダイオ
ードからなる第２のダイオード回路（Ｄ２）からなる基
準電圧回路と、前記基準電圧回路からの基準電圧信号を
入力し、リセット信号を出力する増幅器（ＯＰ）から構
成されており、前記増幅器からの出力信号により、第１
の高位側電源および第２の高位側電源（ＶＤ２）がそれ
ぞれ供給されている回路ブロック１および回路ブロック
２を共にリセットする回路構成を有している。
示すように、第１の高位側電源（ＶＤ１）と低位側電源
との間に直列接続された第１および第２の抵抗（Ｒ１お
よびＲ２）に順方向に直列接続された複数個のダイオー
ドからなる第１のダイオード回路（Ｄ１）と、第３の抵
抗（Ｒ３）に、順方向に直列接続された複数個のダイオ
ードからなる第２のダイオード回路（Ｄ２）からなる基
準電圧回路と、前記基準電圧回路からの基準電圧信号を
入力し、リセット信号を出力する増幅器（ＯＰ）から構
成されており、前記増幅器からの出力信号により、第１
の高位側電源および第２の高位側電源（ＶＤ２）がそれ
ぞれ供給されている回路ブロック１および回路ブロック
２を共にリセットする回路構成を有している。
【０００３】次に、従来のパワーオンリセット回路の動
作について説明する。図６は、従来のパワーオンリセッ
ト回路のＶＤ１の電圧変化に対する各基準電圧ＶB ，Ｖ
C の変化およびＯＰの出力電圧特性である。ＶＤ１の電
圧を上昇させていくと、点Ａ，点Ｂおよび点ＣにＶA ，
ＶB およびＶC の電圧が出力される。ＶＤ１の電圧が０
からリセット電圧ＶR の範囲ではＶB ＞ＶC であり、こ
の時ＯＰはハイレベルのリセット信号を出力し、回路ブ
ロック１および回路ブロック２を初期化する。ＶＤ１の
電圧がリセット電圧ＶR 以上に上昇すると、ＶB ＜ＶC
となり、この時ＯＰはロウレベルの信号を出力し、初期
化が解除される。
作について説明する。図６は、従来のパワーオンリセッ
ト回路のＶＤ１の電圧変化に対する各基準電圧ＶB ，Ｖ
C の変化およびＯＰの出力電圧特性である。ＶＤ１の電
圧を上昇させていくと、点Ａ，点Ｂおよび点ＣにＶA ，
ＶB およびＶC の電圧が出力される。ＶＤ１の電圧が０
からリセット電圧ＶR の範囲ではＶB ＞ＶC であり、こ
の時ＯＰはハイレベルのリセット信号を出力し、回路ブ
ロック１および回路ブロック２を初期化する。ＶＤ１の
電圧がリセット電圧ＶR 以上に上昇すると、ＶB ＜ＶC
となり、この時ＯＰはロウレベルの信号を出力し、初期
化が解除される。
【０００４】
【発明が解決しようとする課題】この従来のパワーオン
リセット回路では、複数電源を有する集積回路装置にお
いては、そのうちの一つの電源に対して基準電圧を設け
て電源電圧の変動を検出しリセット信号を発生するた
め、基準電圧回路が設けられていない電源すなわちリセ
ット信号の発生に寄与していない電源が供給されている
回路ブロックは、それ自体の電源電圧変動によって初期
化されないため、誤動作するという問題点があった。特
に図５の従来例のようにＶＤ１およびＶＤ２の２電源が
それぞれ回路ブロック１および回路ブロック２に供給さ
れるような集積回路装置においては、電源投入時ＶＤ２
のほうがＶＤ１よりも先に立ち上がりＶＤ１がまだ立ち
上がらなかった場合や、また通常回路動作時ＶＤ１が通
常の電源電圧でＶＤ２の電圧のみが急激に下がってしま
うなど大きく変動した場合や、さらに電源立ち下がり時
ＶＤ２がＶＤ１よりも先に立ち下がってしまった場合な
どは、パワーオンリセット回路は、基準電圧回路がＶＤ
１にのみ設けられているため、リセット信号を出力する
ことができず、回路ブロック２が処理化されずに誤動作
してしまうという問題点があった。
リセット回路では、複数電源を有する集積回路装置にお
いては、そのうちの一つの電源に対して基準電圧を設け
て電源電圧の変動を検出しリセット信号を発生するた
め、基準電圧回路が設けられていない電源すなわちリセ
ット信号の発生に寄与していない電源が供給されている
回路ブロックは、それ自体の電源電圧変動によって初期
化されないため、誤動作するという問題点があった。特
に図５の従来例のようにＶＤ１およびＶＤ２の２電源が
それぞれ回路ブロック１および回路ブロック２に供給さ
れるような集積回路装置においては、電源投入時ＶＤ２
のほうがＶＤ１よりも先に立ち上がりＶＤ１がまだ立ち
上がらなかった場合や、また通常回路動作時ＶＤ１が通
常の電源電圧でＶＤ２の電圧のみが急激に下がってしま
うなど大きく変動した場合や、さらに電源立ち下がり時
ＶＤ２がＶＤ１よりも先に立ち下がってしまった場合な
どは、パワーオンリセット回路は、基準電圧回路がＶＤ
１にのみ設けられているため、リセット信号を出力する
ことができず、回路ブロック２が処理化されずに誤動作
してしまうという問題点があった。
【０００５】
【課題を解決するための手段】本発明のパワーオンリセ
ット回路は、第１の高位側電源の電圧変動を検出するた
めの基準電圧回路と、前記基準電圧回路から出力される
基準電圧信号を入力しリセット信号を出力する増幅器
と、第２の高位側電源の電圧変動を検出するためのプル
アップ抵抗と、第１と第２の高位側電源間の電位差によ
る電流逆流防止および第２の高位側電源電圧が第１の高
位側電源電圧よりも降下することを防ぐためのダイオー
ドと、前記増幅器の出力信号を入力しレベル変換された
リセット信号を出力するためのレベルシフト回路を備え
ている。
ット回路は、第１の高位側電源の電圧変動を検出するた
めの基準電圧回路と、前記基準電圧回路から出力される
基準電圧信号を入力しリセット信号を出力する増幅器
と、第２の高位側電源の電圧変動を検出するためのプル
アップ抵抗と、第１と第２の高位側電源間の電位差によ
る電流逆流防止および第２の高位側電源電圧が第１の高
位側電源電圧よりも降下することを防ぐためのダイオー
ドと、前記増幅器の出力信号を入力しレベル変換された
リセット信号を出力するためのレベルシフト回路を備え
ている。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００７】図１は、２電源を用いた集積回路装置に対
して本発明のパワーオンリセット回路を用いた場合のブ
ロック図であり、図２は本発明のパワーオンリセット回
路の第１の実施例を示す回路図である。
して本発明のパワーオンリセット回路を用いた場合のブ
ロック図であり、図２は本発明のパワーオンリセット回
路の第１の実施例を示す回路図である。
【０００８】本実施例のパワーオンリセット回路は、第
１の高位側電源（ＶＤ１）と第２の高位側電源（ＶＤ
２）とを入力し、ＶＤ１と低位側電源（ＶＳ）との間に
直列接続された第１および第２の抵抗（Ｒ１およびＲ
２）と順方向に直列接続された複数個のダイオードから
なる第１のダイオード回路（Ｄ１）と、ＶＤ１とＶＳと
の間に直列接続された第３の抵抗（Ｒ３）と順方向に直
列接続された複数個のダイオードからなる第２のダイオ
ード回路（Ｄ２）によって構成された。ＶＤ１の電源電
圧変動を検出するための基準電圧回路と、前記基準電圧
回路からの基準電圧信号を入力しリセット信号を出力す
る増幅器（ＯＰ）と、ＶＤ２と前記増幅器の出力との間
に接続された、ＶＤ２の電源電圧変動を検出するための
第４の抵抗（Ｒ４）と、ＶＤ１と前記増幅器の間に順方
向接続された第３のダイオード（Ｄ３）と、ＶＤ１とＶ
Ｄ２との間に順方向接続された第４のダイオード（Ｄ
４）と、前記増幅器の出力信号を入力しレベル変換され
たリセット信号を出力するレベルシフト回路を備えて構
成されている。
１の高位側電源（ＶＤ１）と第２の高位側電源（ＶＤ
２）とを入力し、ＶＤ１と低位側電源（ＶＳ）との間に
直列接続された第１および第２の抵抗（Ｒ１およびＲ
２）と順方向に直列接続された複数個のダイオードから
なる第１のダイオード回路（Ｄ１）と、ＶＤ１とＶＳと
の間に直列接続された第３の抵抗（Ｒ３）と順方向に直
列接続された複数個のダイオードからなる第２のダイオ
ード回路（Ｄ２）によって構成された。ＶＤ１の電源電
圧変動を検出するための基準電圧回路と、前記基準電圧
回路からの基準電圧信号を入力しリセット信号を出力す
る増幅器（ＯＰ）と、ＶＤ２と前記増幅器の出力との間
に接続された、ＶＤ２の電源電圧変動を検出するための
第４の抵抗（Ｒ４）と、ＶＤ１と前記増幅器の間に順方
向接続された第３のダイオード（Ｄ３）と、ＶＤ１とＶ
Ｄ２との間に順方向接続された第４のダイオード（Ｄ
４）と、前記増幅器の出力信号を入力しレベル変換され
たリセット信号を出力するレベルシフト回路を備えて構
成されている。
【０００９】次に、本実施例の動作について説明する。
図４は、本実施例のパワーオンリセット回路のＶＤ１お
よびＶＤ２の電源電圧の時間的な変化に対する点Ａのリ
セット信号（ＶA ）の時間的変化である。従来例同様Ｖ
Ｄ１が０からリセット電圧ＶR の範囲では、増幅器ＯＰ
の出力すなわち点Ａの電圧ＶA はハイレベルとなり、回
路ブロック１および回路ブロック２が共に初期化され、
ＶＤ１の電圧がＶR 以上に上昇すると、ＶA はロウレベ
ルとなり初期化が解除される。特に本実施例では、電源
投入時ＶＤ２のほうがＶＤ１よりも先に立ち上がりＶＤ
１がまだ立ち上がらない場合でも、ＯＰ出力とＶＤ２と
の間に接続された抵抗Ｒ４によりＶＤ２の電源電圧変化
を検出しリセット信号を出力できるため、回路ブロック
１および回路ブロック２が共に初期化され、誤動作の心
配がない。また、通常動作時ＶＤ１が通常電圧でＶＤ２
の電源電圧のみが急激に降下した場合でも、ＶＤ１とＶ
Ｄ２との間に順方向にダイオードＤ４が接続されている
ので、ＶＤ２はＶＤ１と同じ電源電圧になることはあっ
ても、それ以下になることはなく、回路ブロック２の電
源電圧が単独で降下するために起きる回路ブロック２の
誤動作の心配はない。さらに、電源立ち上がり時ＶＤ２
がＶＤ１よりも先に立ち下がったとしても、ＶＤ２はＶ
Ｄ１の電源電圧以下に下がることはないため、前記同様
誤動作の心配はない。
図４は、本実施例のパワーオンリセット回路のＶＤ１お
よびＶＤ２の電源電圧の時間的な変化に対する点Ａのリ
セット信号（ＶA ）の時間的変化である。従来例同様Ｖ
Ｄ１が０からリセット電圧ＶR の範囲では、増幅器ＯＰ
の出力すなわち点Ａの電圧ＶA はハイレベルとなり、回
路ブロック１および回路ブロック２が共に初期化され、
ＶＤ１の電圧がＶR 以上に上昇すると、ＶA はロウレベ
ルとなり初期化が解除される。特に本実施例では、電源
投入時ＶＤ２のほうがＶＤ１よりも先に立ち上がりＶＤ
１がまだ立ち上がらない場合でも、ＯＰ出力とＶＤ２と
の間に接続された抵抗Ｒ４によりＶＤ２の電源電圧変化
を検出しリセット信号を出力できるため、回路ブロック
１および回路ブロック２が共に初期化され、誤動作の心
配がない。また、通常動作時ＶＤ１が通常電圧でＶＤ２
の電源電圧のみが急激に降下した場合でも、ＶＤ１とＶ
Ｄ２との間に順方向にダイオードＤ４が接続されている
ので、ＶＤ２はＶＤ１と同じ電源電圧になることはあっ
ても、それ以下になることはなく、回路ブロック２の電
源電圧が単独で降下するために起きる回路ブロック２の
誤動作の心配はない。さらに、電源立ち上がり時ＶＤ２
がＶＤ１よりも先に立ち下がったとしても、ＶＤ２はＶ
Ｄ１の電源電圧以下に下がることはないため、前記同様
誤動作の心配はない。
【００１０】すなわち、ＶＤ１とＶＤ２の電源電圧の変
動のちがいに関係なく、回路ブロック１および回路ブロ
ック２を共に初期化できるパワーオンリセット回路が得
られる。
動のちがいに関係なく、回路ブロック１および回路ブロ
ック２を共に初期化できるパワーオンリセット回路が得
られる。
【００１１】図３は、本発明の第２の実施例を示す回路
図である。本実施例のパワーオンリセット回路は、前記
第１の実施例のＶＤ２の電源電圧変動を検出するための
第４の抵抗Ｒ４の代りに、ゲートを低位側電源（ＶＳ）
に短絡したトランジスタ（Ｐ１）を備えて構成されてい
る。電源投入時、前記トランジスタＰ１によりＶＤ２の
電源電圧変化を検出しリセット信号を出力できるため、
前記第１の実施例と同様ＶＤ１とＶＤ２の電源電圧の変
動のちがいに関係なく、回路ブロック１および回路ブロ
ック２を共に初期化できるパワーオンリセット回路が得
られる。
図である。本実施例のパワーオンリセット回路は、前記
第１の実施例のＶＤ２の電源電圧変動を検出するための
第４の抵抗Ｒ４の代りに、ゲートを低位側電源（ＶＳ）
に短絡したトランジスタ（Ｐ１）を備えて構成されてい
る。電源投入時、前記トランジスタＰ１によりＶＤ２の
電源電圧変化を検出しリセット信号を出力できるため、
前記第１の実施例と同様ＶＤ１とＶＤ２の電源電圧の変
動のちがいに関係なく、回路ブロック１および回路ブロ
ック２を共に初期化できるパワーオンリセット回路が得
られる。
【００１２】
【発明の効果】以上説明したように本発明は、第１の高
位側電源の電圧変動を検出するための基準電圧回路に加
えて、第２の高位側電源の電圧変動を検出するためのプ
ルアップ抵抗と、第２の高位側電源電圧が第１の高位側
電源電圧よりも降下することを防ぐためのダイオードを
備えることにより、２電源を有する集積回路装置におい
て、２電源の電源電圧の変動のちがいに関係なく、それ
ぞれの電源が供給される回路ブロックを共に初期化でき
るという効果を有する。
位側電源の電圧変動を検出するための基準電圧回路に加
えて、第２の高位側電源の電圧変動を検出するためのプ
ルアップ抵抗と、第２の高位側電源電圧が第１の高位側
電源電圧よりも降下することを防ぐためのダイオードを
備えることにより、２電源を有する集積回路装置におい
て、２電源の電源電圧の変動のちがいに関係なく、それ
ぞれの電源が供給される回路ブロックを共に初期化でき
るという効果を有する。
【図１】本発明のパワーオンリセット回路を用いた集積
回路装置のブロック図。
回路装置のブロック図。
【図２】本発明のパワーオンリセット回路の第１の実施
例の回路図。
例の回路図。
【図３】本発明のパワーオンリセット回路の第２の実施
例の回路図。
例の回路図。
【図４】本発明のパワーオンリセット回路のタイミング
チャート。
チャート。
【図５】従来のパワーオンリセット回路の回路図。
【図６】従来のパワーオンリセット回路の電圧特性図。
Ｒ１〜Ｒ４ 抵抗 Ｄ１〜Ｄ４ ダイオード ＯＰ 増幅器 ＬＳ レベルシフト回路 ＶＤ１ 第１の高位側電源 ＶＤ２ 第２の高位側電源 ＶＳ 低位側電源
Claims (2)
- 【請求項１】 第１の高位側電源と第２の高位側電源と
を入力し、第１の高位側電源と低位側電源との間に直列
接続された第１および第２の抵抗と順方向に直列接続さ
れた１個またはそれ以上のダイオードからなる第１のダ
イオード回路と、第１の高位側電源と低位側電源との間
に直列接続された第３の抵抗と順方向に直列接続された
１個またはそれ以上のダイオードからなる第２のダイオ
ード回路によって構成された、第１の高位側電源の電圧
変動を検出するための基準電圧回路と、前記基準電圧回
路から出力される基準電圧信号を入力しリセット信号を
出力する増幅器と、第２の高位側電源と前記増幅器の出
力との間に接続された、第２の高位側電源の電圧変動を
検出するための第４の抵抗と、第１の高位側電源と前記
増幅器の間に順方向接続された第３のダイオードと、第
１の高位側電源との間に順方向に接続された第４のダイ
オードと、第２の高位側電源と低位側電源との間に接続
され、前記増幅器の出力信号を入力しレベル変換された
リセット信号を出力するレベルシフト回路を備えること
を特徴とするパワーオンリセット回路。 - 【請求項２】 前記第４の抵抗が、ゲートを低位側電源
に短絡したトランジスタであることを特徴とする請求項
１記載のパワーオンリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5337163A JPH07202662A (ja) | 1993-12-28 | 1993-12-28 | パワーオンリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5337163A JPH07202662A (ja) | 1993-12-28 | 1993-12-28 | パワーオンリセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202662A true JPH07202662A (ja) | 1995-08-04 |
Family
ID=18306043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5337163A Pending JPH07202662A (ja) | 1993-12-28 | 1993-12-28 | パワーオンリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07202662A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002043527A (ja) * | 2000-07-27 | 2002-02-08 | Denso Corp | 半導体集積回路装置 |
| JP2002117677A (ja) * | 2000-07-21 | 2002-04-19 | Mitsubishi Electric Corp | 半導体集積回路 |
| JP2003069405A (ja) * | 2001-08-24 | 2003-03-07 | Toshiba Corp | 半導体装置および電源電圧制御方法 |
| CN107342757A (zh) * | 2017-07-12 | 2017-11-10 | 上海华力微电子有限公司 | 一种基于改进的带隙基准结构的上电复位电路 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59116828A (ja) * | 1982-12-23 | 1984-07-05 | Matsushita Electric Ind Co Ltd | リセツト装置 |
| JPS59158420A (ja) * | 1983-02-28 | 1984-09-07 | Matsushita Electric Ind Co Ltd | マイクロコンピユ−タのリセツト回路 |
| JPS63163029U (ja) * | 1987-04-14 | 1988-10-25 | ||
| JPH043513A (ja) * | 1990-04-20 | 1992-01-08 | Nec Corp | パワーオンリセット回路 |
| JPH04321315A (ja) * | 1991-04-19 | 1992-11-11 | Nec Corp | パワーオンリセット装置 |
-
1993
- 1993-12-28 JP JP5337163A patent/JPH07202662A/ja active Pending
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| CN107342757A (zh) * | 2017-07-12 | 2017-11-10 | 上海华力微电子有限公司 | 一种基于改进的带隙基准结构的上电复位电路 |
| CN107342757B (zh) * | 2017-07-12 | 2020-12-04 | 上海华力微电子有限公司 | 一种基于改进的带隙基准结构的上电复位电路 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990511 |