JPS5842658B2 - レベルヘンカンカイロノ ホゴカイロ - Google Patents

Description

【発明の詳細な説明】 本発明は、ＭＯ８・ＩＣメモリに対するレベル変換回路
において、電源故障等による装置の破壊を保護するため
の回路に関するものである。

ＭＯＳ −Ｉ Ｃメモリ（例えばＡＭＳ６００２相当の
もの）に対するＴＴＬレベルからＭＯＳレベルへのレベ
ル変換回路（以下レベル・シフタと称する）においては
、メモリ動作時に停電あるいは電源ユニット故障等の原
因により、レベル・シフタの出力トランジスタが破壊さ
れることがある。

第１図は、ＴＴＬ−ＭＯＳレベル・シフタの一例を示す
回路接続図である。

図におち・て、５■はＴＴＬロジックの電源、■８ｘ、
Ｖ８８は特殊電源、Ｑｌ、Ｑ２は出力トランジスタ、Ｑ
ａ 、Ｑ４は制御用トランジスタ、Ｑ５はＮＡＮＤ回路
を構成するトランジスタ、ＤはＮＡＮＤ回路のダイオー
ド、ＴＴＬ・ＩＮはレベル・シフタのＴＴＬ入力、ＭＯ
８−ＯＵＴはＭＯＳレベルの出力である。

電源が正常の場合、ＴＴＬ入力がすべて１″のとき、図
では正パルス論理をとっているのでダイオードＤに電流
が流れず、ＮＡＮＤゲート・トランジスタＱ５はオンと
なって、その出力に“０″を得る。

トランジスタＱ、がオンになることにより、トランジス
タＱ４およびＱ２ もオンとなる。

一方、トランジスタＱ３．Ｑ１はオフであるため、レベ
ル・シフタのＭＯＳレベル出力にはグランド電圧の“Ｏ
ｎが得られる。

また、ＴＴＬ入力のいずれかが“０′″であれば、その
ダイオードＤに電流が流れ、ＮＡＮＤゲート・トランジ
スタＱ５のベース電位は低くなるので、トランジスタＱ
、はオフとなり、トランジスタＱ４ 、Ｑ２もオフとな
る。

この場合には、トランジスタＱ３がオンとなり、出力ト
ランジスタＱ□ もオンとなるので、レベル・シフタの
ＭＯＳレベル出力にはＶＳＳの２０Ｖがそのまま得られ
る。

このようにして、ＴＴＬ入力に対するＮＡＮＤ出力が、
ＭＯＳレベルで取出される。

停電あるいは電源ユニットの故障が発生し、特殊電源ｖ
ｓｘ ｊ ｖｓｓがオンの状態で、ＴＴＬロジック電源
５ｖがダウンしたときには、ＭＯＳレベル出力が“′０
″の状態にあるものは、回路上過電流により、出力トラ
ンジスタＱ１．Ｑ２が破壊されることがある。

すなわち、ＴＴＬ入力がすべて“１”で、トランジスタ
Ｑ５ 、Ｑ４ 、Ｑ２がオン、Ｑ３．Ｑｌがオフであり
、ＭＯＳレベル出力が“０″のとき、５ｖの電位が低く
なると、ＴＴＬ入力は依然として“１″として働き、ト
ランジスタＱ５はいつまでもオフにならず、トランジス
タＱ４ のベース電流を減少させる。

したがって、トランジスタＱ４のコレクタ・エミッタ間
は完全な導通状態でなくなり、トランジスタＱ３にもベ
ース電流が流れだし、出力トランジスタＱ１．Ｑ２が同
時にオンになるという状態が生じる。

このとき、ＶＳＳＱｔ Ｑ２ ＧＮＤのルートには
、スピードの関係上、電流制限用抵抗が入っていないた
め、過電流によりトランジスタＱｌ 、Ｑ２のいずれか
が破壊されるという現象が生じる。

本発明は、上記のような従来の欠点を解消する、もので
、ＭＯＳ・ＩＣメモリに対するＴＴＬＭＯＳレベル・シ
フタが停電または電源故障等により破壊されないように
、保護回路を設けることを目的とする。

本発明においては、電源故障等で５ｖ電位が低下すると
、ＮＡＮＤゲート・トランジスタＱ５ がいつまでもオ
ンし続けることにより破壊を起すのであるから、５ｖ電
位が破壊領域まで低下する以前、あるスレッショルド・
レベルに達したとき、ＴＴＬの入力を強制的に′０″に
落し、直ちにＮＡＮＤゲート・トランジスタＱ５をオフ
にすること□よって、破壊を防止する。

以下、図面により、実施例を説明する。

第２図は、本発明の一実施例を示すレベル・シフタ保護
回路の接続図、第３図は第２図における５ｖ電電源値の
電源切断後のタイミング・チャートである。

第２図、第３図中、ＩＮは保護回路の入力、Ｑ７〜Ｑ１
ｏはトランジスタ、Ｒ１，Ｒ２はスレッショルド・レベ
ル調整用抵抗、Ｒ３は電流調整用抵抗、Ｄ２．Ｄ３は温
度補償用ダイオード、ＰＷ・ＣＵＴは電源切断時点、ｖ
Ｄはレベル・シフタの破壊領・域、■Ｐはスレッショル
ド・レベルである。

停電または電源故障により５■電源が切断されると、そ
の電位は電源コンデンサの放電時定数により、第３図に
示すような曲線にしたがって低下する。

約３．０〜３．５■の破壊領域ｖＤにて、レベル・シフ
タの出力トランジスタＱ１．Ｑ２のいずれかが破壊され
るものとすると、５■電電源値がこの破壊領域ＶＤまで
低下する以前に破壊を防止しなげればならない。

本実施例においては、第２図に示すような保護回路を第
１図のレベル・シフタのＴＴＬ入力端子。

に接続する。

すなわち、保護回路入力ＩＮの１つを第１図のレベル・
シフタＴＴＬ入力の１つに接続すればよい。

第１図のＮＡＮＤゲート・トランジスタＱ５は、ＴＴＬ
入力１，２，３のうちの１人力でも“０″になれば、５
ｖ電電源値の低下にかかわらず、オフとなるから、例え
ばＴＴＬ人力３のみに保護回路入力ＩＮの１つを接続す
る。

その他の保護回路入力ＩＮは、その他のＮＡＮＤゲート
（図示省略）の入力の１つあるいは空端子にそれぞれ接
続する。

第２図において、通常時はトランジスタＱ７がオンでＱ
８〜Ｑｌｏがオフになっているが、５ｖ電源が低下した
ときには、抵抗Ｒ１，Ｒ２の値およびダイオードＤ２．
Ｄ３・の個数を調節することにより、トランジスタＱ７
が第３図のＶｐ （約４Ｖ）の電位でオフになるよう
に設定する。

第２図の例では、正常の場合、抵抗Ｒ１Ｊ Ｒ２の電圧
降下とダイオードＤ２．Ｄ３の各々０．５Ｖ電圧降下に
よって、トランジスタＱ７ のベース・エミッタ間に一
２ｍＡの電流を流し、また２０Ｖ電源により抵抗Ｒ３を
通してトランジスタＱ７ のコレクタ・エミッタ間に２
ｍＡの電流を流す。

このとき、トランジスタＱ８〜Ｑｔｏのベース電位が低
いため、Ｑ６ はオフとなっている。

５ｖ電源切断により、５ｖ電位が低下して、約４■にな
るとトランジスタＱ７ のベース電流が流れなくなり、
トランジスタＱ７はオフとなる。

それによりトランジスタＱ８〜Ｑ１ｏ のベース電位が
上昇し、トランジスタＱ８〜Ｑ１ｏはオンとなる。

それにより保護回路の各入力は強制的にグランド“Ｏｔ
ｔに落される。

これにより、第１図のＴＴＬ入力３が“０”になって、
トランジスタＱ５ をオフにするとともに、レベル・シ
フタの出力トランジスタＱ１ をオンに、Ｑ２ をオフ
にさせるから、両方が同時にオンなるという状態を回避
することができる。

Ｄ２．Ｄ３は、温度による動作点のバラツキを補償する
ためのもので、温度が上昇しても約４ｖでトランジスタ
Ｑ８〜ＱＩＯをオンする。

第４図は、本発明による保護回路の入力結合図である。

レベル・シフタにＮＡＮＤ回路が３個接続され、ＮＡＮ
ＤＩは１つの空端子入力を有するが、他のＮＡＮＤ回路
には各々３つの入力が加えられる。

各ＮＡＮＤ回路のＴＴＬ入力のうち１つずつを取出して
、保護回路の入力ＩＮと接続する。

ＮＡＮＤｌでは、空端子処理が行われる。

ダイオードＤ１ は、電流廻り込み防止のために挿入さ
れる。

以上説明したように、本発明によれば、電源故障等によ
ってＴＴＬロジック電源が低下したとき、所定の電位で
レベル・シフタのＴＴＬ入力を強制的にグランドに落と
すので、レベル・シフタの出力トランジスタが同時にオ
ンになる状態は防止され、破壊現象を有効に保護するこ
とができる。

【図面の簡単な説明】

第１図はＴＴＬ−ＭＯＳレベル・シフタの一例を示す一
路接続図、第２図は本発明の一実施例を示すレベル・シ
フタ保護電路の接続図、第３図は、第２図における５■
電源電位の電源切断後のタイ′ミング・チャート、第″
４図は本発明の実施例の保護回路どＴＴＬレベルの入力
回路の入力端子との接続回路図である。 ５Ｖ：ＴＴＬｏシック電源、ｖｓＸ、ｖ８８：特殊電源
、Ｑ、 、 Ｑ２ ：出力トランジスタ、Ｑ５：ＮＡＮ
Ｄゲート・トランジスタ、Ｄ：ＮＡＮＤゲート・ダイオ
ード、ＴＴＬ・■Ｎニレベル・シフタのＴＴＬ入力、Ｍ
ＯＳ −０ＵＴ ：ＭＯ８出力、■Ｎ：保護回路の入力
、Ｒ１，Ｒ２，Ｒ３：抵抗、Ｄｌ、Ｄ２．Ｄ３：ダイオ
ード、ｖＰ：スレッショルド・レベル、ｖＤニレベル・
シフタの破壊領域、ＰＷ−ＣＵＴ：電源切断時点。

Claims (1)

【特許請求の範囲】
1. １ 前段回路の出力である第１の２値レベルを受ける複
   数の入力端子を有し、前記前段回路の電源で動作する入
   力回路と、第１、第２の電源間に直列に接続された第１
   、第２のトランジスタを選択動作させることにより該第
   １、第２のトランジスタ相互の接続点に第２の２値レベ
   ルを発生させる出力回路よりなるレベル変換回路の保護
   回路であって、前記入力回路が動作する電源電圧が電源
   切断により電源コンデンサの放電時定数に従って低下し
   、前記第１、第２のトランジスタの両方が導通して破壊
   領域に至る途中の所定の電圧に達したとき、前記入力回
   路の２値レベル入力を強制的に接地電位に落とす手段を
   、該入力回路の入力端子に接続したことを特徴とするレ
   ベル変換回路の保護回路。