JPH07202691A - 周波数シンセサイジング装置 - Google Patents
周波数シンセサイジング装置Info
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- JPH07202691A JPH07202691A JP6308009A JP30800994A JPH07202691A JP H07202691 A JPH07202691 A JP H07202691A JP 6308009 A JP6308009 A JP 6308009A JP 30800994 A JP30800994 A JP 30800994A JP H07202691 A JPH07202691 A JP H07202691A
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- JP
- Japan
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- frequency
- signal
- accumulation
- circuit
- synthesized
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/662—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by adding or suppressing pulses
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/025—Digital function generators for functions having two-valued amplitude, e.g. Walsh functions
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 基準周波数に基づく出力周波数の獲得に対し
て、より微細な変化ステップを有する周波数シンセサイ
ジング装置を提供する。 【構成】 本装置は、シンセサイズされるべき周波数を
限定するデジタル符号のための入力アクセス（１０）
と、アキュムレーションクロックの信号のタイミングで
数の形式の前記デジタル符号を順次カウントするアキュ
ムレータ回路（１５）とを有する。本装置は、前記アキ
ュムレータ回路（１５）に結合され、該アキュムレータ
回路でアキュムレーションされた数に関するアキュムレ
ーション情報を供給するアキュムレーション復号器（２
５）よりなり、さらに基準クロック（４５）の信号に基
づいてシンセサイズされた周波数信号を前記アキュムレ
ーション情報によって供給するように制御される可変分
周器回路（４０）を含む。
て、より微細な変化ステップを有する周波数シンセサイ
ジング装置を提供する。 【構成】 本装置は、シンセサイズされるべき周波数を
限定するデジタル符号のための入力アクセス（１０）
と、アキュムレーションクロックの信号のタイミングで
数の形式の前記デジタル符号を順次カウントするアキュ
ムレータ回路（１５）とを有する。本装置は、前記アキ
ュムレータ回路（１５）に結合され、該アキュムレータ
回路でアキュムレーションされた数に関するアキュムレ
ーション情報を供給するアキュムレーション復号器（２
５）よりなり、さらに基準クロック（４５）の信号に基
づいてシンセサイズされた周波数信号を前記アキュムレ
ーション情報によって供給するように制御される可変分
周器回路（４０）を含む。
Description
【０００１】
【産業上の利用分野】本発明は、シンセサイズされるべ
き周波数を限定するデジタル符号のための入力アクセス
と、アキュムレーションクロック信号のタイミングで数
の形式の前記デジタル符号を順次カウントするアキュム
レータ回路とを有する周波数シンセサイジング装置に関
する。
き周波数を限定するデジタル符号のための入力アクセス
と、アキュムレーションクロック信号のタイミングで数
の形式の前記デジタル符号を順次カウントするアキュム
レータ回路とを有する周波数シンセサイジング装置に関
する。
【０００２】このタイプの装置は、特にデータのキャリ
ア周波数が極めて高精度に確立されるデータ伝送の分野
において重要である。
ア周波数が極めて高精度に確立されるデータ伝送の分野
において重要である。
【０００３】
【従来の技術】このタイプの装置は、米国特許第４，５
１４，６９６号で知られている。この装置は、Ｎビット
のデジタル符号に基づいて、出力周波数ｆu 、 ｆu ＝ Ｃ×ＦR ／２N 、 を供給する、但し、ＦR は、基準クロック信号の周波数
であり、一般的な実用としては水晶によって形成され
る。この式から、可変ステップΔｆが、以下の式、 Δｆ＝ＦR ／２N 、 によって与えられ、Ｃの変化が単位であると認められ
る。
１４，６９６号で知られている。この装置は、Ｎビット
のデジタル符号に基づいて、出力周波数ｆu 、 ｆu ＝ Ｃ×ＦR ／２N 、 を供給する、但し、ＦR は、基準クロック信号の周波数
であり、一般的な実用としては水晶によって形成され
る。この式から、可変ステップΔｆが、以下の式、 Δｆ＝ＦR ／２N 、 によって与えられ、Ｃの変化が単位であると認められ
る。
【０００４】
【発明が解決しようとする課題】上述した応用では、こ
の装置は、キャリアを再生する位相同期ループで使用さ
れ、この変化ステップは非常に重要と考えられる。本発
明は、基準周波数に基づく出力周波数の獲得に対して、
より微細な変化ステップを有する「産業上の利用分野」
の項で定義したタイプの装置を提案する。
の装置は、キャリアを再生する位相同期ループで使用さ
れ、この変化ステップは非常に重要と考えられる。本発
明は、基準周波数に基づく出力周波数の獲得に対して、
より微細な変化ステップを有する「産業上の利用分野」
の項で定義したタイプの装置を提案する。
【０００５】
【課題を解決するための手段】従って、このような装置
は、前記アキュムレータ回路に結合され、該アキュムレ
ータ回路でアキュムレーションされた数に関するアキュ
ムレーション情報を供給するアキュムレーション復号器
よりなり、さらに基準クロックの信号に基づいてシンセ
サイズされた周波数信号を前記アキュムレーション情報
によって供給するように制御される可変分周器回路を含
むことを特徴とする。
は、前記アキュムレータ回路に結合され、該アキュムレ
ータ回路でアキュムレーションされた数に関するアキュ
ムレーション情報を供給するアキュムレーション復号器
よりなり、さらに基準クロックの信号に基づいてシンセ
サイズされた周波数信号を前記アキュムレーション情報
によって供給するように制御される可変分周器回路を含
むことを特徴とする。
【０００６】本発明のより好ましい実施例によると、前
記アキュムレーションクロック信号は、シンセサイズさ
れた周波数信号から形成される。この態様において、本
装置の動作はシンセサイズされた周波数信号の周波数と
完全に同期して行われるという利点が得られる。これに
よって、本装置の動作を作成することが可能であり、前
記位相制御システムのような複雑なシステムでの使用を
容易にする。
記アキュムレーションクロック信号は、シンセサイズさ
れた周波数信号から形成される。この態様において、本
装置の動作はシンセサイズされた周波数信号の周波数と
完全に同期して行われるという利点が得られる。これに
よって、本装置の動作を作成することが可能であり、前
記位相制御システムのような複雑なシステムでの使用を
容易にする。
【０００７】
【実施例】本発明がどのように実現されるかをより理解
するために、添付した図面、限定されることのない例に
よって与えられる全てを参照して、以下に説明する。図
１では、参照番号１は本発明に係わる装置を示す。この
装置は、その出力５において、周波数が例えば入力アク
セス１０に供給されるＮビットのデジタル符号で決定さ
れる信号を供給する。この装置は、２つの符号入力Ａ及
びＢを有する加算器２０及びアキュムレーションレジス
タ２２によって形成されるアキュムレータ回路１５より
なる。加算器の入力Ａは、アクセス１０に供給されるデ
ジタル符号を受信し、入力Ｂは加算器２０の出力にレジ
スタ２２を介して接続されている。アキュムレーション
復号器として動作する排他的論理和ゲート２５は、論理
“１”信号を供給してアキュムレータの最上位ビットの
値の変更を示す。従って、このゲートの入力は、それぞ
れレジスタ２２の入力ラインＭＡ及び出力ラインＭＰに
接続され、最上位ビットを送信する。
するために、添付した図面、限定されることのない例に
よって与えられる全てを参照して、以下に説明する。図
１では、参照番号１は本発明に係わる装置を示す。この
装置は、その出力５において、周波数が例えば入力アク
セス１０に供給されるＮビットのデジタル符号で決定さ
れる信号を供給する。この装置は、２つの符号入力Ａ及
びＢを有する加算器２０及びアキュムレーションレジス
タ２２によって形成されるアキュムレータ回路１５より
なる。加算器の入力Ａは、アクセス１０に供給されるデ
ジタル符号を受信し、入力Ｂは加算器２０の出力にレジ
スタ２２を介して接続されている。アキュムレーション
復号器として動作する排他的論理和ゲート２５は、論理
“１”信号を供給してアキュムレータの最上位ビットの
値の変更を示す。従って、このゲートの入力は、それぞ
れレジスタ２２の入力ラインＭＡ及び出力ラインＭＰに
接続され、最上位ビットを送信する。
【０００８】本発明によると、例えば排他的論理和ゲー
ト２５の出力で供給されるアキュムレータ回路の任意の
内容を示す信号は、可変分周器回路４０を能動化するた
めに使用され、該可変分周器回路４０は、基準発振器４
５に接続された入力と装置１の出力を形成する出力を有
する。回路４０は、発振器４５の周波数をＮ1 及びＮ 2
で分周する２つの固定分周器５１及び５２によって形成
される。２位置スイッチ５４は、これらの分周器のうち
の１つによって処理された信号を出力５に接続する。こ
れらの位置の選択は、ゲート２５の出力信号の値によっ
て決定される。アキュムレーションは、本発明の一面に
よると、出力５で提供される信号のタイミングで行わ
れ、該信号はアキュムレーションクロック信号を構成す
る。
ト２５の出力で供給されるアキュムレータ回路の任意の
内容を示す信号は、可変分周器回路４０を能動化するた
めに使用され、該可変分周器回路４０は、基準発振器４
５に接続された入力と装置１の出力を形成する出力を有
する。回路４０は、発振器４５の周波数をＮ1 及びＮ 2
で分周する２つの固定分周器５１及び５２によって形成
される。２位置スイッチ５４は、これらの分周器のうち
の１つによって処理された信号を出力５に接続する。こ
れらの位置の選択は、ゲート２５の出力信号の値によっ
て決定される。アキュムレーションは、本発明の一面に
よると、出力５で提供される信号のタイミングで行わ
れ、該信号はアキュムレーションクロック信号を構成す
る。
【０００９】本発明への関心をより理解するために、以
下の検討を使用することが適切である。アキュムレータ
回路１５によって処理されるビット数をＭとする。入力
１０におけるＮビットの符号Ｃは、 ０ ≦ Ｃ ≦ ２N −１ のようになる。
下の検討を使用することが適切である。アキュムレータ
回路１５によって処理されるビット数をＭとする。入力
１０におけるＮビットの符号Ｃは、 ０ ≦ Ｃ ≦ ２N −１ のようになる。
【００１０】この符号は、レジスタ２２でアキュムレー
ションされ、ｋ回のアキュムレーションにおいて、 ｋ．Ｃ ≦ ２m-1 のとき、最上位ビットの値の変更が生じる。もし、ＴU
が出力５における信号の周波数と呼ばれるならば、２つ
の“１”なるパルスを分離する時間間隔ＴSDは、 ＴSD ＝ ２(M-1) ／Ｃ×ＴU なる関係で与えられる。もし、ＳＤ＝０と認める場合、 ＦU1 ＝ ＦR ／Ｎ１； ＴU1 ＝ １／ＦU1 ＝ Ｎ１／ＦR となり、ＳＤ＝１の場合は、 ＦU2 ＝ ＦR ／Ｎ２； ＴU2 ＝ １／ＦU2 ＝ Ｎ２／ＦR なる関係が、ユーザ周波数ＦU 及び符号Ｃとの間で形成
される。ＴSD−ＴU2の間は、ＳＤが“０”でありユーザ
周波数ＦU1＝ＦR ／Ｎ１である。ＴU2の間は、ＳＤは
“１”でありユーザ周波数はＦU2＝ＦR ／Ｎ２である。
平均ユーザ周波数は、
ションされ、ｋ回のアキュムレーションにおいて、 ｋ．Ｃ ≦ ２m-1 のとき、最上位ビットの値の変更が生じる。もし、ＴU
が出力５における信号の周波数と呼ばれるならば、２つ
の“１”なるパルスを分離する時間間隔ＴSDは、 ＴSD ＝ ２(M-1) ／Ｃ×ＴU なる関係で与えられる。もし、ＳＤ＝０と認める場合、 ＦU1 ＝ ＦR ／Ｎ１； ＴU1 ＝ １／ＦU1 ＝ Ｎ１／ＦR となり、ＳＤ＝１の場合は、 ＦU2 ＝ ＦR ／Ｎ２； ＴU2 ＝ １／ＦU2 ＝ Ｎ２／ＦR なる関係が、ユーザ周波数ＦU 及び符号Ｃとの間で形成
される。ＴSD−ＴU2の間は、ＳＤが“０”でありユーザ
周波数ＦU1＝ＦR ／Ｎ１である。ＴU2の間は、ＳＤは
“１”でありユーザ周波数はＦU2＝ＦR ／Ｎ２である。
平均ユーザ周波数は、
【００１１】
【数１】
【００１２】或いは、最終的に、
【００１３】
【数２】
【００１４】の値を有する。従って、変化量Δｆは
【００１５】
【数３】
【００１６】になると見られ、Ｎ１及びＮ２を選択する
ことにより、このステップは望む細かさに制御される。
図２は、Ｎ１＝１６及びＮ２＝１５．５で、位相制御に
良く適した可変分周器回路４０’の実施例を示す。この
回路は、排他的論理和ゲート６２を介して送信される水
晶発振器信号４５の周波数をＮ3 （Ｎ3 ＝１６）で分周
する分周器６０によって形成され、前記排他的論理和ゲ
ート６２は、２つの入力を有し、その第１の入力は発振
器４５の出力へ接続され、第２の入力は６５で参照され
るＤタイプフリップフロップの出力に接続されている。
このフリップフロップの出力は、さらに、他の排他的論
理和ゲート６７の入力に接続され、該ゲートの他の入力
は本回路４０’の入力を形成しかつゲート２５の出力に
接続されている。排他的論理和ゲート６７の出力は、フ
リップフロップ６５の入力に接続されている。このフリ
ップフロップの状態の変更を許す入力は、分周器６０の
出力に接続されている。
ことにより、このステップは望む細かさに制御される。
図２は、Ｎ１＝１６及びＮ２＝１５．５で、位相制御に
良く適した可変分周器回路４０’の実施例を示す。この
回路は、排他的論理和ゲート６２を介して送信される水
晶発振器信号４５の周波数をＮ3 （Ｎ3 ＝１６）で分周
する分周器６０によって形成され、前記排他的論理和ゲ
ート６２は、２つの入力を有し、その第１の入力は発振
器４５の出力へ接続され、第２の入力は６５で参照され
るＤタイプフリップフロップの出力に接続されている。
このフリップフロップの出力は、さらに、他の排他的論
理和ゲート６７の入力に接続され、該ゲートの他の入力
は本回路４０’の入力を形成しかつゲート２５の出力に
接続されている。排他的論理和ゲート６７の出力は、フ
リップフロップ６５の入力に接続されている。このフリ
ップフロップの状態の変更を許す入力は、分周器６０の
出力に接続されている。
【００１７】本回路４０’の動作は、図３の援助によっ
て説明される。この説明のため、発振器４５、分周器６
０、フリップフロップ６５、及びゲート６２の出力にお
いてそれぞれ発生する信号ＦR 、ＦU 、ＳＤ、Ａ、及び
Ｂが設定される。時刻ｔ0 を考え、信号ＳＤは信号Ａと
同様に“０”を有すると仮定する。従って、信号Ｂは、
信号ＦR のコピーとなる。次に、時刻ｔ1 へ進み、信号
ＳＤを値“１”と仮定すると、その信号は、ゲート６７
の出力で反転されてフリップフロップ６５の入力となり
状態を反転するための用意がなされる。分周器６０がそ
のカウントサイクルを終えたとき時刻ｔ2 においてそれ
が起こる。このスイッチングのため、信号Ｂは今、反転
された信号ＦR を表す。この反転は、種々の回路による
遅延によって、信号ＦR のエッジと決して一致しないこ
とに注意される。この態様において、付加的な半分のパ
ルスが、分周器６０によって分周されるように生成され
る。もし、信号ＳＤが値“１”のままの場合、この同じ
分周器６０の分周サイクルの終わりで、フリップフロッ
プ６５のスイッチングを起こし、従って分周器６０に対
して半分のパルスを生成する。
て説明される。この説明のため、発振器４５、分周器６
０、フリップフロップ６５、及びゲート６２の出力にお
いてそれぞれ発生する信号ＦR 、ＦU 、ＳＤ、Ａ、及び
Ｂが設定される。時刻ｔ0 を考え、信号ＳＤは信号Ａと
同様に“０”を有すると仮定する。従って、信号Ｂは、
信号ＦR のコピーとなる。次に、時刻ｔ1 へ進み、信号
ＳＤを値“１”と仮定すると、その信号は、ゲート６７
の出力で反転されてフリップフロップ６５の入力となり
状態を反転するための用意がなされる。分周器６０がそ
のカウントサイクルを終えたとき時刻ｔ2 においてそれ
が起こる。このスイッチングのため、信号Ｂは今、反転
された信号ＦR を表す。この反転は、種々の回路による
遅延によって、信号ＦR のエッジと決して一致しないこ
とに注意される。この態様において、付加的な半分のパ
ルスが、分周器６０によって分周されるように生成され
る。もし、信号ＳＤが値“１”のままの場合、この同じ
分周器６０の分周サイクルの終わりで、フリップフロッ
プ６５のスイッチングを起こし、従って分周器６０に対
して半分のパルスを生成する。
【図１】本発明に係わる周波数シンセサイジング装置を
示す。
示す。
【図２】本発明に係わる装置の部分を形成する可変分周
器の実施例の他の例を示す。
器の実施例の他の例を示す。
【図３】図２で示した装置を説明するため時間ダイアグ
ラムである。
ラムである。
１ 周波数シンセサイジング装置 ５ 出力 １０ 入力アクセス １５ アキュムレータ回路 ２０ 加算器回路 ２２ レジスタ ２５ 排他的論理和ゲート ４０、４０’ 可変分周器回路 ４５ 発振器 ５１、５２ 固定分周器 ５４ ２位置スイッチ ６０ 分周器 ６２、６７ 排他的論理和ゲート ６５ Ｄタイプフリップフロップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アラン ヴェルニェ フランス国 91100 コルベユ−エソンヌ リュ・フレイ 80 テル (72)発明者 ベルトラン サル フランス国 78000 ヴェルサイユ リ ュ・メナン ２
Claims (4)
- 【請求項１】 シンセサイズされるべき周波数を限定す
るデジタル符号用入力アクセスと、アキュムレーション
クロック信号のタイミングで数の形式の前記デジタル符
号を順次カウントするアキュムレータ回路とを有する周
波数シンセサイジング装置であって、 前記アキュムレータ回路に結合され、該アキュムレータ
回路でアキュムレートされた数に関するアキュムレーシ
ョン情報を供給するアキュムレーション復号器よりな
り、さらに基準クロックの信号に基づいてシンセサイズ
された周波数信号を供給するように前記アキュムレーシ
ョン情報によって制御される可変分周器回路を含むこと
を特徴とする周波数シンセサイジング装置。 - 【請求項２】 前記アキュムレーションクロック信号
は、シンセサイズされた周波数信号から形成されること
を特徴とする請求項１記載の周波数シンセサイジング装
置。 - 【請求項３】 前記アキュムレータ回路は、２つのオペ
ランド入力を有する加算器回路によって形成され、前記
入力のうち１つの入力は前記入力アクセスに接続され該
他方の入力は前記加算器のアキュムレーションレジスタ
の出力に接続されることを特徴とする請求項１又は２記
載の周波数シンセサイジング装置。 - 【請求項４】 前記可変分周器回路は、固定分周器回路
と前記基準クロック信号を反転する反転手段とによって
形成されことを特徴とする請求項１乃至３のうちいずれ
か１項記載の周波数シンセサイジング装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9315072 | 1993-12-15 | ||
| FR9315072 | 1993-12-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202691A true JPH07202691A (ja) | 1995-08-04 |
Family
ID=9453963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6308009A Pending JPH07202691A (ja) | 1993-12-15 | 1994-12-12 | 周波数シンセサイジング装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5656958A (ja) |
| EP (1) | EP0658838B1 (ja) |
| JP (1) | JPH07202691A (ja) |
| DE (1) | DE69423946T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5977805A (en) * | 1998-01-21 | 1999-11-02 | Atmel Corporation | Frequency synthesis circuit tuned by digital words |
| US6822488B1 (en) * | 2000-07-31 | 2004-11-23 | Skyworks Solutions, Inc. | Frequency synthesizer |
| US7539078B2 (en) * | 2006-08-22 | 2009-05-26 | Atmel Corporation | Circuits to delay a signal from a memory device |
| US7433262B2 (en) * | 2006-08-22 | 2008-10-07 | Atmel Corporation | Circuits to delay a signal from DDR-SDRAM memory device including an automatic phase error correction |
| US7486145B2 (en) * | 2007-01-10 | 2009-02-03 | International Business Machines Corporation | Circuits and methods for implementing sub-integer-N frequency dividers using phase rotators |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3882403A (en) * | 1974-03-14 | 1975-05-06 | Gen Dynamics Corp | Digital frequency synthesizer |
| US4031476A (en) * | 1976-05-12 | 1977-06-21 | Rca Corporation | Non-integer frequency divider having controllable error |
| US4216463A (en) * | 1978-08-10 | 1980-08-05 | Motorola, Inc. | Programmable digital tone detector |
| US4423381A (en) * | 1981-01-16 | 1983-12-27 | Cincinnati Electronics Corporation | Pulse control circuit |
| US4559613A (en) * | 1982-06-29 | 1985-12-17 | The United States Of America As Represented By The Secretary Of The Air Force | Digital frequency synthesizer circuit |
| US4514696A (en) * | 1982-12-27 | 1985-04-30 | Motorola, Inc. | Numerically controlled oscillator |
| US4580277A (en) * | 1984-03-12 | 1986-04-01 | Angello Paul S | Digital-based phase shift keying modulator |
| US4815018A (en) * | 1985-12-24 | 1989-03-21 | Hughes Aircraft Company | Spurless fractional divider direct digital frequency synthesizer and method |
| US5398031A (en) * | 1989-07-28 | 1995-03-14 | Rohm Co., Ltd. | DTMF signal generating circuit |
-
1994
- 1994-12-06 EP EP94203540A patent/EP0658838B1/fr not_active Expired - Lifetime
- 1994-12-06 DE DE69423946T patent/DE69423946T2/de not_active Expired - Fee Related
- 1994-12-08 US US08/352,410 patent/US5656958A/en not_active Expired - Lifetime
- 1994-12-12 JP JP6308009A patent/JPH07202691A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0658838A1 (fr) | 1995-06-21 |
| US5656958A (en) | 1997-08-12 |
| DE69423946D1 (de) | 2000-05-18 |
| EP0658838B1 (fr) | 2000-04-12 |
| DE69423946T2 (de) | 2001-07-19 |
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