JPH0784668A - データ同期システムおよびその方法 - Google Patents
データ同期システムおよびその方法Info
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- JPH0784668A JPH0784668A JP6220777A JP22077794A JPH0784668A JP H0784668 A JPH0784668 A JP H0784668A JP 6220777 A JP6220777 A JP 6220777A JP 22077794 A JP22077794 A JP 22077794A JP H0784668 A JPH0784668 A JP H0784668A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【目的】 制御回路３４と、第１回路３６，３８，４
０，４２，４４と、第２回路３２とを有する、第１およ
び第２デバイスで用いられるデータ同期システム１２を
提供する。 【構成】 制御回路は、第１および第２制御信号を生成
する。２つの制御信号の論理状態は、２つのデバイスの
クロック周波数の比率に依存する。第１回路は、第１デ
バイスから第１データ信号を受け、第１制御信号の論理
状態に応じて第２デバイス用の第１出力信号を生成す
る。逆に、第２回路は、第２デバイスから第２データ信
号を受け、第２制御信号の論理状態に応じて第１デバイ
ス用の第２出力信号を生成する。同期システムは、デー
タ・プロセッサおよびバスが異なるクロック周波数で動
作するデータ処理システムに内蔵できる。
０，４２，４４と、第２回路３２とを有する、第１およ
び第２デバイスで用いられるデータ同期システム１２を
提供する。 【構成】 制御回路は、第１および第２制御信号を生成
する。２つの制御信号の論理状態は、２つのデバイスの
クロック周波数の比率に依存する。第１回路は、第１デ
バイスから第１データ信号を受け、第１制御信号の論理
状態に応じて第２デバイス用の第１出力信号を生成す
る。逆に、第２回路は、第２デバイスから第２データ信
号を受け、第２制御信号の論理状態に応じて第１デバイ
ス用の第２出力信号を生成する。同期システムは、デー
タ・プロセッサおよびバスが異なるクロック周波数で動
作するデータ処理システムに内蔵できる。
Description
【０００１】
【産業上の利用分野】本発明は、一般に、データ処理シ
ステムに関し、さらに詳しくは、データ処理システムで
用いられるデータ同期方法に関する。
ステムに関し、さらに詳しくは、データ処理システムで
用いられるデータ同期方法に関する。
【０００２】
【従来の技術】多くのデータ処理システムは、異なるク
ロック周波数で動作するサブシステムで設計される。こ
の方法は、選ばれたサブシステムの動作速度を残りのサ
ブシステムに対して向上させることにより、処理スルー
プット全体を向上させることができる。一般に、これら
のより高速なサブシステムの性能は、システムの性能全
体に対して重要であるか、向上させるのが比較的安価で
ある。この設計方法の一例として、関連するバスのクロ
ック周波数の数倍のクロック周波数で動作する単一ＶＬ
ＳＩ(very large scale integrated) データ・プロセッ
サを有するデータ処理システムがある。この場合、デー
タ処理システムにおける他のすべてのサブシステムは低
いバス・クロック速度で動作する。一般に、２つのクロ
ック周波数の比率は、２：１，３：２，４：１など２つ
の整数の比として表すことができる。これらの比率の範
囲は、システム内通信を同期させるために２つのクロッ
ク信号が周波数位相整合を有するという実際的な条件を
反映する。位相整合の回数が多ければ多いほど、高速デ
ータ・プロセッサと遅いバスとの間でデータを転送する
回数も多くなる。
ロック周波数で動作するサブシステムで設計される。こ
の方法は、選ばれたサブシステムの動作速度を残りのサ
ブシステムに対して向上させることにより、処理スルー
プット全体を向上させることができる。一般に、これら
のより高速なサブシステムの性能は、システムの性能全
体に対して重要であるか、向上させるのが比較的安価で
ある。この設計方法の一例として、関連するバスのクロ
ック周波数の数倍のクロック周波数で動作する単一ＶＬ
ＳＩ(very large scale integrated) データ・プロセッ
サを有するデータ処理システムがある。この場合、デー
タ処理システムにおける他のすべてのサブシステムは低
いバス・クロック速度で動作する。一般に、２つのクロ
ック周波数の比率は、２：１，３：２，４：１など２つ
の整数の比として表すことができる。これらの比率の範
囲は、システム内通信を同期させるために２つのクロッ
ク信号が周波数位相整合を有するという実際的な条件を
反映する。位相整合の回数が多ければ多いほど、高速デ
ータ・プロセッサと遅いバスとの間でデータを転送する
回数も多くなる。
【０００３】関連するバスとは異なるクロック周波数で
動作するデータ・プロセッサを有するデータ処理システ
ムは、データ・プロセッサとバスとの間のデータ転送を
同期しなければならない。例えば、２：１プロセッサ−
バス・システムでは、もしデータ・プロセッサが１プロ
セッサ・クロック・サイクルでのみ信号をアサートする
と、データ・プロセッサはバス信号の正しい位相中に出
力信号をアサートしない場合がある。逆に、バスは、デ
ータ・プロセッサに対する入力信号を２プロセッサ・サ
イクルでアサートする。これらの想定の結果、データ転
送は不確実になる。第１の場合には、データがデータ・
プロセッサからバスに全く転送されないことがある。第
２の場合には、バスが同じデータをデータ・プロセッサ
に２度転送する。
動作するデータ・プロセッサを有するデータ処理システ
ムは、データ・プロセッサとバスとの間のデータ転送を
同期しなければならない。例えば、２：１プロセッサ−
バス・システムでは、もしデータ・プロセッサが１プロ
セッサ・クロック・サイクルでのみ信号をアサートする
と、データ・プロセッサはバス信号の正しい位相中に出
力信号をアサートしない場合がある。逆に、バスは、デ
ータ・プロセッサに対する入力信号を２プロセッサ・サ
イクルでアサートする。これらの想定の結果、データ転
送は不確実になる。第１の場合には、データがデータ・
プロセッサからバスに全く転送されないことがある。第
２の場合には、バスが同じデータをデータ・プロセッサ
に２度転送する。
【０００４】既知の同期方法には制限がある。一般に、
データ転送方法は非同期または同期として表すことがで
きる。各方法には異なる同期問題がある。
データ転送方法は非同期または同期として表すことがで
きる。各方法には異なる同期問題がある。
【０００５】非同期の場合、２つの通信するサブシステ
ムの間には、最小信号ホールド時間以外にタイミング条
件はない。ある１つの方法では、遅い出力信号が一連の
順次ラッチング素子を介して高速入力デバイスによって
サンプリングされる。高速入力デバイスのクロッキング
信号は、各ラッチング素子をクロックする。各連続する
ラッチング素子は、準安定状態(metastable state)が低
速デバイスから高速デバイスに渡される可能性を低減す
る。残念ながら、各追加ラッチは、追加の高速クロック
・サイクルによってサブシステムからサブシステムへの
伝搬時間を増加する。
ムの間には、最小信号ホールド時間以外にタイミング条
件はない。ある１つの方法では、遅い出力信号が一連の
順次ラッチング素子を介して高速入力デバイスによって
サンプリングされる。高速入力デバイスのクロッキング
信号は、各ラッチング素子をクロックする。各連続する
ラッチング素子は、準安定状態(metastable state)が低
速デバイスから高速デバイスに渡される可能性を低減す
る。残念ながら、各追加ラッチは、追加の高速クロック
・サイクルによってサブシステムからサブシステムへの
伝搬時間を増加する。
【０００６】
【発明が解決しようとする課題】同期の場合、２つの通
信するサブシステム間でタイミング条件がある。特に、
受信側デバイスのクロック信号の特定の位相中に信号を
アサートしなければならない。第２の既知の方法では、
１つのラッチング素子マルチプレクサ回路が異なるクロ
ック周波数で動作する２つのサブシステムをリンクす
る。ラッチング素子は、各高速クロック・サイクルと一
致してマルチプレクサの出力をサンプリングする。マル
チプレクサは、前にラッチされた値または入力信号のい
ずれかを出力する。マルチプレクサの出力は、受信側の
サブシステムのタイミング制約に基づいて各入力信号を
通過させるように、制御信号によって選択される。この
方法は、２つのクロック周波数の比率が整数の場合にの
み適切である。さらに、特定の方法は、１つのプロセッ
サ−バス比率についてのみ一般に有効である。
信するサブシステム間でタイミング条件がある。特に、
受信側デバイスのクロック信号の特定の位相中に信号を
アサートしなければならない。第２の既知の方法では、
１つのラッチング素子マルチプレクサ回路が異なるクロ
ック周波数で動作する２つのサブシステムをリンクす
る。ラッチング素子は、各高速クロック・サイクルと一
致してマルチプレクサの出力をサンプリングする。マル
チプレクサは、前にラッチされた値または入力信号のい
ずれかを出力する。マルチプレクサの出力は、受信側の
サブシステムのタイミング制約に基づいて各入力信号を
通過させるように、制御信号によって選択される。この
方法は、２つのクロック周波数の比率が整数の場合にの
み適切である。さらに、特定の方法は、１つのプロセッ
サ−バス比率についてのみ一般に有効である。
【０００７】
【課題を解決するための手段】本発明に従って、異なる
クロック周波数で動作する２つのデバイス間のデータ通
信を同期させ、従来の同期システムの欠点を実質的に解
消するデータ同期システムが開示される。
クロック周波数で動作する２つのデバイス間のデータ通
信を同期させ、従来の同期システムの欠点を実質的に解
消するデータ同期システムが開示される。
【０００８】第１および第２デバイスで用いられるデー
タ同期システムは、制御回路，第１回路および第２回路
を有する。制御回路は、第１および第２制御信号を生成
する。第１および第２制御信号は、周期(period)によっ
て特徴づけられる。周期は、整数Ｎと第１デバイスの周
波数との商に等しく、ここで第１および第２デバイスの
クロック周波数の比率は、最も簡単な形式でＮ対Ｍとし
て表すことができる。第１制御信号は、第１または第２
の論理状態のいずれかを有する。第１制御信号は、周期
の第１分数部分中では第１論理状態に相当し、周期の第
２分数部分中では第２論理状態に相当する。第２分数部
分は、第１分数部分の次に続く。周期の第１分数部分
は、（Ｎ−１）対Ｎの比率に等しい。周期の第２分数部
分は、１対Ｎの比率に等しい。第２制御信号は、第３ま
たは第４論理状態のいずれかを有する。第２制御信号
は、周期の第３分数部分中では第３論理状態に相当し、
周期の第４分数部分中では第４論理状態に相当する。第
４分数部分は、第３分数部分の次に続く。第３分数部分
は、１対Ｎの比率に等しい。第４分数部分は、（Ｎ−
１）対Ｎの比率に等しい。第１回路は、第１デバイスか
ら第１データ信号を受け、第２論理状態中に第２デバイ
ス用の第１出力信号を生成する。逆に、第２回路は、第
２デバイスから第２データ信号を受け、第２制御信号の
第３論理状態中に第１デバイス用の第２出力信号を生成
する。
タ同期システムは、制御回路，第１回路および第２回路
を有する。制御回路は、第１および第２制御信号を生成
する。第１および第２制御信号は、周期(period)によっ
て特徴づけられる。周期は、整数Ｎと第１デバイスの周
波数との商に等しく、ここで第１および第２デバイスの
クロック周波数の比率は、最も簡単な形式でＮ対Ｍとし
て表すことができる。第１制御信号は、第１または第２
の論理状態のいずれかを有する。第１制御信号は、周期
の第１分数部分中では第１論理状態に相当し、周期の第
２分数部分中では第２論理状態に相当する。第２分数部
分は、第１分数部分の次に続く。周期の第１分数部分
は、（Ｎ−１）対Ｎの比率に等しい。周期の第２分数部
分は、１対Ｎの比率に等しい。第２制御信号は、第３ま
たは第４論理状態のいずれかを有する。第２制御信号
は、周期の第３分数部分中では第３論理状態に相当し、
周期の第４分数部分中では第４論理状態に相当する。第
４分数部分は、第３分数部分の次に続く。第３分数部分
は、１対Ｎの比率に等しい。第４分数部分は、（Ｎ−
１）対Ｎの比率に等しい。第１回路は、第１デバイスか
ら第１データ信号を受け、第２論理状態中に第２デバイ
ス用の第１出力信号を生成する。逆に、第２回路は、第
２デバイスから第２データ信号を受け、第２制御信号の
第３論理状態中に第１デバイス用の第２出力信号を生成
する。
【０００９】さらに、データ・プロセッサとバスとの間
のデータ転送を同期させる方法は、第１制御信号を生成
する段階と、第２制御信号を生成する段階と、第１デー
タ信号を生成する段階と、第１データ信号をバスに出力
する段階と、バスから第２データ信号を受ける段階と、
第１データ信号をデータ・プロセッサに入力する段階と
を有する。第１および第２制御信号を生成する段階は、
周期によって特徴づけられる第１および第２制御信号を
それぞれ生成する。周期は、整数Ｎとデータ・プロセッ
サの周波数との商に等しく、ここでデータ・プロセッサ
およびバスのクロック周波数の比率は、最も簡単な形式
でＮ対Ｍとして表すことができる。第１制御信号は、第
１または第２論理状態のいずれかを有する。第１制御信
号は、周期の第１分数部分中では第１論理状態に相当
し、周期の第２分数部分中では第２論理状態に相当す
る。第２分数部分は、第１分数部分の次に続く。周期の
第１分数部分は、（Ｎ−１）対Ｎの比率に等しい。周期
の第２分数部分は、１対Ｎの比率に等しい。第２制御信
号は、第３または第４論理状態のいずれかを有する。第
２制御信号は、周期の第３分数部分中では第３論理状態
に相当し、周期の第４分数部分中では第４論理状態に相
当する。第４分数部分は、第３分数部分の次に続く。第
３分数部分は、１対Ｎの比率に等しい。第４分数部分
は、（Ｎ−１）対Ｎの比率に等しい。出力する段階は、
第２論理状態中に出力信号を生成する。入力する段階
は、第３論理状態中に信号を入力する。
のデータ転送を同期させる方法は、第１制御信号を生成
する段階と、第２制御信号を生成する段階と、第１デー
タ信号を生成する段階と、第１データ信号をバスに出力
する段階と、バスから第２データ信号を受ける段階と、
第１データ信号をデータ・プロセッサに入力する段階と
を有する。第１および第２制御信号を生成する段階は、
周期によって特徴づけられる第１および第２制御信号を
それぞれ生成する。周期は、整数Ｎとデータ・プロセッ
サの周波数との商に等しく、ここでデータ・プロセッサ
およびバスのクロック周波数の比率は、最も簡単な形式
でＮ対Ｍとして表すことができる。第１制御信号は、第
１または第２論理状態のいずれかを有する。第１制御信
号は、周期の第１分数部分中では第１論理状態に相当
し、周期の第２分数部分中では第２論理状態に相当す
る。第２分数部分は、第１分数部分の次に続く。周期の
第１分数部分は、（Ｎ−１）対Ｎの比率に等しい。周期
の第２分数部分は、１対Ｎの比率に等しい。第２制御信
号は、第３または第４論理状態のいずれかを有する。第
２制御信号は、周期の第３分数部分中では第３論理状態
に相当し、周期の第４分数部分中では第４論理状態に相
当する。第４分数部分は、第３分数部分の次に続く。第
３分数部分は、１対Ｎの比率に等しい。第４分数部分
は、（Ｎ−１）対Ｎの比率に等しい。出力する段階は、
第２論理状態中に出力信号を生成する。入力する段階
は、第３論理状態中に信号を入力する。
【００１０】本発明の特徴および利点は、添付の図面と
ともに以下の詳細な説明から明らかになろう。ただし、
同様な参照番号は同様な部分を表す。
ともに以下の詳細な説明から明らかになろう。ただし、
同様な参照番号は同様な部分を表す。
【００１１】
【実施例】図１は、本発明によって構成されたデータ・
プロセッサ１０のブロック図を示す。図示のように、デ
ータ・プロセッサ１０は、バス・インタフェース・ユニ
ット１２（以下、簡単にＢＩＵという）を有する。ＢＩ
Ｕ１２は、データ・プロセッサ１２とアドレス・バスお
よびデータ・バスとの間のデータ・フローを制御する。
データ・プロセッサ１０およびＢＩＵ１２は、アドレス
・バスおよびデータ・バスのクロック速度より高いクロ
ック速度で動作する。従来の技術で説明したように、こ
のクロック方式は、データ・プロセッサ１０を内蔵する
データ処理システムの性能を改善する。ＢＩＵ１２は、
ＰＡＳＳ／反転ＭＡＳＫおよびＬＡＴＣＨ／反転ＦＯＲ
ＷＡＲＤ制御信号を生成し、ＢＩＵ１２はこれらの信号
を利用して、アドレス・バスおよびデータ・バスから受
けそこに出力するデータを同期させる。これらの信号お
よびこれらを利用するハードウェアは、厳密に１つの信
号がデータ・プロセッサ１０からアドレス・バスおよび
データ・バスに送られ、またその逆に送られることを保
証する。また、ＢＩＵ１２は２つの制御信号を利用し
て、データ・プロセッサ１０の異なる部分の間の内部デ
ータ転送を同期させる。
プロセッサ１０のブロック図を示す。図示のように、デ
ータ・プロセッサ１０は、バス・インタフェース・ユニ
ット１２（以下、簡単にＢＩＵという）を有する。ＢＩ
Ｕ１２は、データ・プロセッサ１２とアドレス・バスお
よびデータ・バスとの間のデータ・フローを制御する。
データ・プロセッサ１０およびＢＩＵ１２は、アドレス
・バスおよびデータ・バスのクロック速度より高いクロ
ック速度で動作する。従来の技術で説明したように、こ
のクロック方式は、データ・プロセッサ１０を内蔵する
データ処理システムの性能を改善する。ＢＩＵ１２は、
ＰＡＳＳ／反転ＭＡＳＫおよびＬＡＴＣＨ／反転ＦＯＲ
ＷＡＲＤ制御信号を生成し、ＢＩＵ１２はこれらの信号
を利用して、アドレス・バスおよびデータ・バスから受
けそこに出力するデータを同期させる。これらの信号お
よびこれらを利用するハードウェアは、厳密に１つの信
号がデータ・プロセッサ１０からアドレス・バスおよび
データ・バスに送られ、またその逆に送られることを保
証する。また、ＢＩＵ１２は２つの制御信号を利用し
て、データ・プロセッサ１０の異なる部分の間の内部デ
ータ転送を同期させる。
【００１２】ＢＩＵ１２は、命令キャッシュとデータ・
キャッシュ１６とに接続される。命令キャッシュ１４
は、命令ストリームをシーケンサ／ディスパッチ・ユニ
ット１８に供給する。シーケンサ／ディスパッチ・ユニ
ット１８は、個々の命令を適切な実行ユニット・ブロッ
クに送る。データ・プロセッサ１０は、固定小数点実行
ユニット２０，ブランチ実行ユニット２２，浮動小数点
実行ユニット２４およびロード／ストア実行ユニット２
６を有する。これらの実行ユニット・ブロックは、リネ
ーム・バッファ(rename buffer) ２８とアーキテクチャ
用レジスタ・ファイル(architectural register file)
３０とに接続される。
キャッシュ１６とに接続される。命令キャッシュ１４
は、命令ストリームをシーケンサ／ディスパッチ・ユニ
ット１８に供給する。シーケンサ／ディスパッチ・ユニ
ット１８は、個々の命令を適切な実行ユニット・ブロッ
クに送る。データ・プロセッサ１０は、固定小数点実行
ユニット２０，ブランチ実行ユニット２２，浮動小数点
実行ユニット２４およびロード／ストア実行ユニット２
６を有する。これらの実行ユニット・ブロックは、リネ
ーム・バッファ(rename buffer) ２８とアーキテクチャ
用レジスタ・ファイル(architectural register file)
３０とに接続される。
【００１３】本発明の同期方法およびそのシステムの無
いデータ・プロセッサ１０の動作は、当技術分野で周知
である。一般に、シーケンサ／ディスパッチ・ユニット
１８は、個々の命令をさまざまな実行ユニット２０，２
２，２４，２６に発行する。各実行ユニットは特定のク
ラスの１つまたはそれ以上の命令を実行する。各実行ユ
ニットの特定のクラスの命令は、実行ユニットの名前
（ネーム）によって指示される。例えば、ブランチ実行
ユニット２２は、ブランチ命令を実行する。実行ユニッ
ト・ブロック２０，２２，２４，２６は、その演算の結
果をリネーム・バッファ２８内の指定されたエントリに
返す。リネーム・バッファ２８は、本発明には関係ない
既知のプロトコルに基づいてアーキテクチャ用レジスタ
・ファイル３０内の値を更新する。リネーム・バッファ
２８およびアーキテクチャ用レジスタ・ファイル３０
は、オペランドを実行ユニット・ブロック２０〜２６に
供給する。
いデータ・プロセッサ１０の動作は、当技術分野で周知
である。一般に、シーケンサ／ディスパッチ・ユニット
１８は、個々の命令をさまざまな実行ユニット２０，２
２，２４，２６に発行する。各実行ユニットは特定のク
ラスの１つまたはそれ以上の命令を実行する。各実行ユ
ニットの特定のクラスの命令は、実行ユニットの名前
（ネーム）によって指示される。例えば、ブランチ実行
ユニット２２は、ブランチ命令を実行する。実行ユニッ
ト・ブロック２０，２２，２４，２６は、その演算の結
果をリネーム・バッファ２８内の指定されたエントリに
返す。リネーム・バッファ２８は、本発明には関係ない
既知のプロトコルに基づいてアーキテクチャ用レジスタ
・ファイル３０内の値を更新する。リネーム・バッファ
２８およびアーキテクチャ用レジスタ・ファイル３０
は、オペランドを実行ユニット・ブロック２０〜２６に
供給する。
【００１４】データ同期方法およびそのシステムを有す
るデータ・プロセッサの動作について、図２ないし図６
を参照して説明する。一般に、データ・プロセッサ１０
とアドレス・バスおよびデータ・バスとは、１：１のデ
ータ・プロセッサ・クロック周波数とバス・クロック周
波数との比率で、同期方法またはシステムなしにデータ
通信を可能にする通信プロトコルに従う。例えば、特定
の期間でバス・クロックの特定の位相中にいずれかのバ
ス上でアサート(assert)された信号は、データ・プロセ
ッサとバスとが同じ周波数で動作する場合には、次の特
定のエッジ遷移の発生時にデータ・プロセッサ１０によ
って正しくラッチされる。さらに、データ・プロセッサ
１０とアドレス・バスおよびデータ・バスは、「ハンド
シェイク」通信プロトコルに従う。ハンドシェイク通信
プロトコルとは、プロトコルに関与するユニット(proto
col participant)のクロック・サイクルを任意の種類の
データ・プロトコル動作に利用できるプロトコルのこと
である。プロトコルに関与するユニット間で制御信号の
セットでアサートされる論理信号のセットは、各クロッ
ク・サイクルで発生する動作を決定する。特定のプロト
コルは、本発明の一部ではない。データ・プロセッサ１
０をできるだけ高いクロック周波数で動作させることが
一般に有利である。しかし、アドレス・バスおよびデー
タ・バスを同じ高クロック周波数で動作させることは経
済的でなく、また不可能なこともある。本発明のデータ
同期システムは、このようなシステムに内蔵される。
るデータ・プロセッサの動作について、図２ないし図６
を参照して説明する。一般に、データ・プロセッサ１０
とアドレス・バスおよびデータ・バスとは、１：１のデ
ータ・プロセッサ・クロック周波数とバス・クロック周
波数との比率で、同期方法またはシステムなしにデータ
通信を可能にする通信プロトコルに従う。例えば、特定
の期間でバス・クロックの特定の位相中にいずれかのバ
ス上でアサート(assert)された信号は、データ・プロセ
ッサとバスとが同じ周波数で動作する場合には、次の特
定のエッジ遷移の発生時にデータ・プロセッサ１０によ
って正しくラッチされる。さらに、データ・プロセッサ
１０とアドレス・バスおよびデータ・バスは、「ハンド
シェイク」通信プロトコルに従う。ハンドシェイク通信
プロトコルとは、プロトコルに関与するユニット(proto
col participant)のクロック・サイクルを任意の種類の
データ・プロトコル動作に利用できるプロトコルのこと
である。プロトコルに関与するユニット間で制御信号の
セットでアサートされる論理信号のセットは、各クロッ
ク・サイクルで発生する動作を決定する。特定のプロト
コルは、本発明の一部ではない。データ・プロセッサ１
０をできるだけ高いクロック周波数で動作させることが
一般に有利である。しかし、アドレス・バスおよびデー
タ・バスを同じ高クロック周波数で動作させることは経
済的でなく、また不可能なこともある。本発明のデータ
同期システムは、このようなシステムに内蔵される。
【００１５】図２は、第１構成で本発明を実施すべく動
作可能な制御信号のセットのタイミング図を示す。この
第１構成では、プロセッサ・クロック（Ｐ−ＣＬＯＣ
Ｋ）の周波数とアドレスおよびデータ・バス・クロック
（Ｂ−ＣＬＯＣＫ）の周波数との比率は、４：１であ
る。図２は、本発明の第１クラスの構成の一特定の図で
あることに理解されたい。第１クラスの構成は、Ｐ−Ｃ
ＬＯＣＫの周波数とＢ−ＣＬＯＣＫの周波数との比率が
整数である実施例を含む。第５ないし第１２論理トレー
スは、４つの個別のケースを示す。４つのケースのうち
１つ以上のケースが任意のＢ−ＣＬＯＣＫサイクルで発
生することに理解されたい。各４つのケースにおいて、
データ・プロセッサ１０からのＩＮＴＥＲＭＥＤＩＡＴ
Ｅ ＰＲＯＣＥＳＳＯＲ ＯＵＴＰＵＴ信号は、Ｂ−Ｃ
ＬＯＣＫと同期され、ＦＩＮＡＬ ＰＲＯＣＥＳＳＯＲ
ＯＵＴＰＵＴ信号を生成する。ＦＩＮＡＬ ＰＲＯＣ
ＥＳＳＯＲ ＯＵＴＰＵＴ信号は、適宜アドレス・バス
またはデータ・バスに、あるいはＢ−ＣＬＯＣＫによっ
てクロックされる回路に出力される。第１３および第１
４論理トレースでは、アドレス・バスまたはデータ・バ
スからのＩＮＴＥＲＭＥＤＩＡＴＥ ＢＵＳ ＩＮＰＵ
Ｔ信号は、Ｐ−ＣＬＯＣＫに同期される。ＦＩＮＡＬ
ＢＵＳ ＩＮＰＵＴ信号は、データ・プロセッサ１０に
入力される。
作可能な制御信号のセットのタイミング図を示す。この
第１構成では、プロセッサ・クロック（Ｐ−ＣＬＯＣ
Ｋ）の周波数とアドレスおよびデータ・バス・クロック
（Ｂ−ＣＬＯＣＫ）の周波数との比率は、４：１であ
る。図２は、本発明の第１クラスの構成の一特定の図で
あることに理解されたい。第１クラスの構成は、Ｐ−Ｃ
ＬＯＣＫの周波数とＢ−ＣＬＯＣＫの周波数との比率が
整数である実施例を含む。第５ないし第１２論理トレー
スは、４つの個別のケースを示す。４つのケースのうち
１つ以上のケースが任意のＢ−ＣＬＯＣＫサイクルで発
生することに理解されたい。各４つのケースにおいて、
データ・プロセッサ１０からのＩＮＴＥＲＭＥＤＩＡＴ
Ｅ ＰＲＯＣＥＳＳＯＲ ＯＵＴＰＵＴ信号は、Ｂ−Ｃ
ＬＯＣＫと同期され、ＦＩＮＡＬ ＰＲＯＣＥＳＳＯＲ
ＯＵＴＰＵＴ信号を生成する。ＦＩＮＡＬ ＰＲＯＣ
ＥＳＳＯＲ ＯＵＴＰＵＴ信号は、適宜アドレス・バス
またはデータ・バスに、あるいはＢ−ＣＬＯＣＫによっ
てクロックされる回路に出力される。第１３および第１
４論理トレースでは、アドレス・バスまたはデータ・バ
スからのＩＮＴＥＲＭＥＤＩＡＴＥ ＢＵＳ ＩＮＰＵ
Ｔ信号は、Ｐ−ＣＬＯＣＫに同期される。ＦＩＮＡＬ
ＢＵＳ ＩＮＰＵＴ信号は、データ・プロセッサ１０に
入力される。
【００１６】さらに図２において、ＢＩＵ１２は２つの
制御信号ＬＡＴＣＨ／反転ＦＯＲＷＡＲＤおよびＰＡＳ
Ｓ／反転ＭＡＳＫを内部生成する。両方の制御信号は、
（１）２つの交信デバイスのうち遅いほう（アドレス・
バスおよびデータ・バス）のクロック周波数と（２）Ｍ
との商、または（１）２つの交信デバイスのうち速いほ
う（データ・プロセッサ１０）のクロック周波数と
（２）Ｎとの商、に等しい周波数を有し、ここで速いデ
バイス（Ｐ−ＣＬＯＣＫ）の周波数と遅いデバイス（Ｂ
−ＣＬＯＣＫ）の周波数との比率は、最も簡単な形式で
Ｎ：Ｍと表すことができ、ＮおよびＭは整数である。分
子および分母の最大共通整数因数が１ならば、比率は最
も簡単な形式となる。例えば、比率２：１および４：１
は、最も簡単な形式である。しかし、比率４：２および
８：２は、最も簡単な形式ではない。これら後者の２つ
の比率における分子および分母は２で割ることができ
る。逆に、信号ＬＡＴＣＨ／反転ＦＯＲＷＡＲＤおよび
ＰＡＳＳ／反転ＭＡＳＫの周期が、（１）Ｍと（２）２
つの交信デバイスのうち遅いほうのクロック周波数との
商として、あるいは（１）Ｎと（２）２つの交信デバイ
スのうち速いほうのクロック周波数との商として表すこ
とができる。
制御信号ＬＡＴＣＨ／反転ＦＯＲＷＡＲＤおよびＰＡＳ
Ｓ／反転ＭＡＳＫを内部生成する。両方の制御信号は、
（１）２つの交信デバイスのうち遅いほう（アドレス・
バスおよびデータ・バス）のクロック周波数と（２）Ｍ
との商、または（１）２つの交信デバイスのうち速いほ
う（データ・プロセッサ１０）のクロック周波数と
（２）Ｎとの商、に等しい周波数を有し、ここで速いデ
バイス（Ｐ−ＣＬＯＣＫ）の周波数と遅いデバイス（Ｂ
−ＣＬＯＣＫ）の周波数との比率は、最も簡単な形式で
Ｎ：Ｍと表すことができ、ＮおよびＭは整数である。分
子および分母の最大共通整数因数が１ならば、比率は最
も簡単な形式となる。例えば、比率２：１および４：１
は、最も簡単な形式である。しかし、比率４：２および
８：２は、最も簡単な形式ではない。これら後者の２つ
の比率における分子および分母は２で割ることができ
る。逆に、信号ＬＡＴＣＨ／反転ＦＯＲＷＡＲＤおよび
ＰＡＳＳ／反転ＭＡＳＫの周期が、（１）Ｍと（２）２
つの交信デバイスのうち遅いほうのクロック周波数との
商として、あるいは（１）Ｎと（２）２つの交信デバイ
スのうち速いほうのクロック周波数との商として表すこ
とができる。
【００１７】クロック信号サイクルのグループには、高
速デバイス（Ｐ−ＣＬＯＣＫ）のＮサイクルと、低速デ
バイス（Ｂ−ＣＬＯＣＫ）のＭサイクルとがある。クロ
ック信号サイクルのグループは、Ｐ−ＣＬＯＣＫおよび
Ｂ−ＣＬＯＣＫの一致するエッジのセットで開始し、同
じ一致クロック・エッジの次のセットで終了する。図示
の実施例では、クロック信号サイクルのグループは、２
つのクロック信号が高論理状態に遷移すると開始し、２
つのクロック信号が次に高論理状態に遷移すると終了す
る。図２は、クロック信号サイクルの２つのグループを
示す。
速デバイス（Ｐ−ＣＬＯＣＫ）のＮサイクルと、低速デ
バイス（Ｂ−ＣＬＯＣＫ）のＭサイクルとがある。クロ
ック信号サイクルのグループは、Ｐ−ＣＬＯＣＫおよび
Ｂ−ＣＬＯＣＫの一致するエッジのセットで開始し、同
じ一致クロック・エッジの次のセットで終了する。図示
の実施例では、クロック信号サイクルのグループは、２
つのクロック信号が高論理状態に遷移すると開始し、２
つのクロック信号が次に高論理状態に遷移すると終了す
る。図２は、クロック信号サイクルの２つのグループを
示す。
【００１８】制御信号ＬＡＴＣＨ／反転ＦＯＲＷＡＲＤ
は、データ・プロセッサ１０によって生成された信号ま
たはＰ−ＣＬＯＣＫによってクロックされた信号を同期
させ、アドレスおよびデータ・バスに、またはＢ−ＣＬ
ＯＣＫによってクロックされる回路に出力する。図示の
論理方式では、信号ＬＡＴＣＨ／反転ＦＯＲＷＡＲＤ
は、Ｐ−ＣＬＯＣＫのＮサイクルの各グループの第１
（Ｎ−１）サイクルでアサートされる。一般に、信号Ｌ
ＡＴＣＨ／反転ＦＯＲＷＡＲＤは、（Ｎ−１）：Ｎに等
しいその周期の分数部分でアサートされる。アサートさ
れている間、制御信号ＬＡＴＣＨ／反転ＦＯＲＷＡＲＤ
によりＢＩＵ１２は、ＩＮＴＥＲＭＥＤＩＡＴＥ ＰＲ
ＯＣＥＳＳＯＲ信号をラッチし、アドレスおよびデータ
・バスからＩＮＴＥＲＭＥＤＩＡＴＥ ＰＲＯＣＥＳＳ
ＯＲ ＯＵＴＰＵＴ信号を選別(screen)することを同時
に行う。信号ＬＡＴＣＨ／反転ＦＯＲＷＡＲＤは、Ｐ−
ＣＬＯＣＫのＮサイクルの各グループの最後またはＮ番
目のサイクル中にデアサート(de-assert) される。一般
に、信号ＬＡＴＣＨ／反転ＦＯＲＷＡＲＤは、１：Ｎに
等しいその周期の分数部分でデアサートされる。デアサ
ートされている間、制御信号ＬＡＴＣＨ／反転ＦＯＲＷ
ＡＲＤによりＢＩＵ１２は、ＦＩＮＡＬ ＰＲＯＣＥＳ
ＳＯＲ ＯＵＴＰＵＴとして、前に格納されたＩＮＴＥ
ＲＭＥＤＩＡＴＥＰＲＯＣＥＳＳＯＲ ＯＵＴＰＵＴ信
号をアドレス・バスまたはデータ・バスに送る。以下で
説明する実施例では、ＢＩＵ１２は、Ｐ−ＣＬＯＣＫの
前の（Ｎ−１）番目のクロック・サイクル中に格納され
た任意の信号を送出するので、Ｎサイクルの各グループ
のＮ番目のクロックサイクル中に生成されたＩＮＴＥＲ
ＭＥＤＩＡＴＥ ＰＲＯＣＥＳＳＯＲ ＯＵＴＰＵＴ信
号をアドレス・バスまたはデータ・バスに送る。この方
法は、Ｂ−ＣＬＯＣＫの次の立ち上がりエッジの前にＢ
ＩＵ１２が適切な信号を出力することを保証する。この
信号は、信号の状態(context) に応じてアドレス・バス
またはデータ・バスのいずれかで出力される。
は、データ・プロセッサ１０によって生成された信号ま
たはＰ−ＣＬＯＣＫによってクロックされた信号を同期
させ、アドレスおよびデータ・バスに、またはＢ−ＣＬ
ＯＣＫによってクロックされる回路に出力する。図示の
論理方式では、信号ＬＡＴＣＨ／反転ＦＯＲＷＡＲＤ
は、Ｐ−ＣＬＯＣＫのＮサイクルの各グループの第１
（Ｎ−１）サイクルでアサートされる。一般に、信号Ｌ
ＡＴＣＨ／反転ＦＯＲＷＡＲＤは、（Ｎ−１）：Ｎに等
しいその周期の分数部分でアサートされる。アサートさ
れている間、制御信号ＬＡＴＣＨ／反転ＦＯＲＷＡＲＤ
によりＢＩＵ１２は、ＩＮＴＥＲＭＥＤＩＡＴＥ ＰＲ
ＯＣＥＳＳＯＲ信号をラッチし、アドレスおよびデータ
・バスからＩＮＴＥＲＭＥＤＩＡＴＥ ＰＲＯＣＥＳＳ
ＯＲ ＯＵＴＰＵＴ信号を選別(screen)することを同時
に行う。信号ＬＡＴＣＨ／反転ＦＯＲＷＡＲＤは、Ｐ−
ＣＬＯＣＫのＮサイクルの各グループの最後またはＮ番
目のサイクル中にデアサート(de-assert) される。一般
に、信号ＬＡＴＣＨ／反転ＦＯＲＷＡＲＤは、１：Ｎに
等しいその周期の分数部分でデアサートされる。デアサ
ートされている間、制御信号ＬＡＴＣＨ／反転ＦＯＲＷ
ＡＲＤによりＢＩＵ１２は、ＦＩＮＡＬ ＰＲＯＣＥＳ
ＳＯＲ ＯＵＴＰＵＴとして、前に格納されたＩＮＴＥ
ＲＭＥＤＩＡＴＥＰＲＯＣＥＳＳＯＲ ＯＵＴＰＵＴ信
号をアドレス・バスまたはデータ・バスに送る。以下で
説明する実施例では、ＢＩＵ１２は、Ｐ−ＣＬＯＣＫの
前の（Ｎ−１）番目のクロック・サイクル中に格納され
た任意の信号を送出するので、Ｎサイクルの各グループ
のＮ番目のクロックサイクル中に生成されたＩＮＴＥＲ
ＭＥＤＩＡＴＥ ＰＲＯＣＥＳＳＯＲ ＯＵＴＰＵＴ信
号をアドレス・バスまたはデータ・バスに送る。この方
法は、Ｂ−ＣＬＯＣＫの次の立ち上がりエッジの前にＢ
ＩＵ１２が適切な信号を出力することを保証する。この
信号は、信号の状態(context) に応じてアドレス・バス
またはデータ・バスのいずれかで出力される。
【００１９】図２に示されるケース１ないしケース４
は、比率Ｎ：Ｍが４：１に等しいときに、ＩＮＴＥＲＭ
ＥＤＩＡＴＥ ＰＲＯＣＥＳＳＯＲ ＯＵＴＰＵＴ信号
とＢ−ＣＬＯＣＫとの間に存在する４つの異なるタイミ
ング関係を示す。データ・プロセッサ１０は、各Ｂ−Ｃ
ＬＯＣＫで発生する４つのＰ−ＣＬＯＣＫの任意の１つ
中にＩＮＴＥＲＭＥＤＩＡＴＥ ＰＲＯＣＥＳＳＯＲ
ＯＵＴＰＵＴ信号を生成できる。最初の３つのケースの
それぞれにおいて、ＢＩＵ１２は、信号が発生したとき
に、ＩＮＴＥＲＭＥＤＩＡＴＥ ＰＲＯＣＥＳＳＯＲ
ＯＵＴＰＵＴ信号（高論理状態に相当する）をラッチす
る。４番目または最後のＰ−ＣＬＯＣＫサイクル中にの
み、ＢＩＵ１２はそのラッチされた信号をアドレス・バ
スまたはデータ・バスに送出する。４番目のケースで
は、ＢＩＵ１２は、ＦＩＮＡＬ ＰＲＯＣＥＳＳＯＲ
ＯＵＴＰＵＴとして、ＩＮＴＥＲＭＥＤＩＡＴＥ ＰＲ
ＯＣＥＳＳＯＲ ＯＵＴＰＵＴ信号を直接アドレス・バ
スまたはデータ・バスに送出する。この４番目のケース
では、ＢＩＵ１２はＩＮＴＥＲＭＥＤＩＡＴＥ ＰＲＯ
ＣＥＳＳＯＲ ＯＵＴＰＵＴ信号をラッチしない。上記
の機能を実行できる回路を図４に示す。
は、比率Ｎ：Ｍが４：１に等しいときに、ＩＮＴＥＲＭ
ＥＤＩＡＴＥ ＰＲＯＣＥＳＳＯＲ ＯＵＴＰＵＴ信号
とＢ−ＣＬＯＣＫとの間に存在する４つの異なるタイミ
ング関係を示す。データ・プロセッサ１０は、各Ｂ−Ｃ
ＬＯＣＫで発生する４つのＰ−ＣＬＯＣＫの任意の１つ
中にＩＮＴＥＲＭＥＤＩＡＴＥ ＰＲＯＣＥＳＳＯＲ
ＯＵＴＰＵＴ信号を生成できる。最初の３つのケースの
それぞれにおいて、ＢＩＵ１２は、信号が発生したとき
に、ＩＮＴＥＲＭＥＤＩＡＴＥ ＰＲＯＣＥＳＳＯＲ
ＯＵＴＰＵＴ信号（高論理状態に相当する）をラッチす
る。４番目または最後のＰ−ＣＬＯＣＫサイクル中にの
み、ＢＩＵ１２はそのラッチされた信号をアドレス・バ
スまたはデータ・バスに送出する。４番目のケースで
は、ＢＩＵ１２は、ＦＩＮＡＬ ＰＲＯＣＥＳＳＯＲ
ＯＵＴＰＵＴとして、ＩＮＴＥＲＭＥＤＩＡＴＥ ＰＲ
ＯＣＥＳＳＯＲ ＯＵＴＰＵＴ信号を直接アドレス・バ
スまたはデータ・バスに送出する。この４番目のケース
では、ＢＩＵ１２はＩＮＴＥＲＭＥＤＩＡＴＥ ＰＲＯ
ＣＥＳＳＯＲ ＯＵＴＰＵＴ信号をラッチしない。上記
の機能を実行できる回路を図４に示す。
【００２０】制御信号ＰＡＳＳ／反転ＭＡＳＫは、アド
レス・バスおよびデータ・バスによって交信され、かつ
データ・プロセッサ１０に入力される信号を同期させ
る。図示の論理方式では、信号ＰＡＳＳ／反転ＭＡＳＫ
は、Ｐ−ＣＬＯＣＫのＮサイクルの各グループの第１サ
イクルでアサートされる。一般に、信号ＰＡＳＳ／反転
ＭＡＳＫは、１：Ｎに等しいその周期の分数部分でアサ
ートされる。アサートされている間、制御信号ＰＡＳＳ
／反転ＭＡＳＫによりＢＩＵ１２は、ＦＩＮＡＬＢＵＳ
ＩＮＰＵＴ信号としてＩＮＴＥＲＭＥＤＩＡＴＥ Ｂ
ＵＳ ＩＮＰＵＴ信号をデータ・プロセッサに送る。信
号ＰＡＳＳ／反転ＭＡＳＫは、Ｎ個のＰ−ＣＬＯＣＫサ
イクルのグループにおける１つおきのＰ−ＣＬＯＣＫサ
イクルでデアサートされる。一般に、信号ＰＡＳＳ／反
転ＭＡＳＫは、（Ｎ−１）：Ｎに等しいその周期の分数
部分でデアサートされる。デアサートされている間、制
御信号ＰＡＳＳ／反転ＭＡＳＫによってＢＩＵ１２はデ
ータ・プロセッサ１０からのＩＮＴＥＲＭＥＤＩＡＴＥ
ＢＵＳ ＩＮＰＵＴ信号をマスクする。下から２つの
論理トレースは、ＩＮＴＥＲＭＥＤＩＡＴＥ ＢＵＳ
ＩＮＰＵＴ信号とＰ−ＣＬＯＣＫとの間に存在する１つ
のタイミング関係および生成されるＦＩＮＡＬ ＢＵＳ
ＩＮＰＵＴ信号を示す。
レス・バスおよびデータ・バスによって交信され、かつ
データ・プロセッサ１０に入力される信号を同期させ
る。図示の論理方式では、信号ＰＡＳＳ／反転ＭＡＳＫ
は、Ｐ−ＣＬＯＣＫのＮサイクルの各グループの第１サ
イクルでアサートされる。一般に、信号ＰＡＳＳ／反転
ＭＡＳＫは、１：Ｎに等しいその周期の分数部分でアサ
ートされる。アサートされている間、制御信号ＰＡＳＳ
／反転ＭＡＳＫによりＢＩＵ１２は、ＦＩＮＡＬＢＵＳ
ＩＮＰＵＴ信号としてＩＮＴＥＲＭＥＤＩＡＴＥ Ｂ
ＵＳ ＩＮＰＵＴ信号をデータ・プロセッサに送る。信
号ＰＡＳＳ／反転ＭＡＳＫは、Ｎ個のＰ−ＣＬＯＣＫサ
イクルのグループにおける１つおきのＰ−ＣＬＯＣＫサ
イクルでデアサートされる。一般に、信号ＰＡＳＳ／反
転ＭＡＳＫは、（Ｎ−１）：Ｎに等しいその周期の分数
部分でデアサートされる。デアサートされている間、制
御信号ＰＡＳＳ／反転ＭＡＳＫによってＢＩＵ１２はデ
ータ・プロセッサ１０からのＩＮＴＥＲＭＥＤＩＡＴＥ
ＢＵＳ ＩＮＰＵＴ信号をマスクする。下から２つの
論理トレースは、ＩＮＴＥＲＭＥＤＩＡＴＥ ＢＵＳ
ＩＮＰＵＴ信号とＰ−ＣＬＯＣＫとの間に存在する１つ
のタイミング関係および生成されるＦＩＮＡＬ ＢＵＳ
ＩＮＰＵＴ信号を示す。
【００２１】図３は、本発明を第２の構成で実施すべく
動作可能な制御信号のセットのタイミング図を示す。こ
の第２構成では、プロセッサ・クロック（Ｐ−ＣＬＯＣ
Ｋ）の周波数とアドレスおよびデータ・バス・クロック
（Ｂ−ＣＬＯＣＫ）の周波数との比率は、最も簡単な形
式で３：２である。図３は本発明の第２クラスの構成の
一特定の図であることに理解されたい。第２クラスの構
成は、Ｐ−ＣＬＯＣＫとＢ−ＣＬＯＣＫの周波数の比率
が整数でない実施例を含む。特定の比率３：２は、これ
が最も簡単な非整数の構成なので、図３に示されてい
る。
動作可能な制御信号のセットのタイミング図を示す。こ
の第２構成では、プロセッサ・クロック（Ｐ−ＣＬＯＣ
Ｋ）の周波数とアドレスおよびデータ・バス・クロック
（Ｂ−ＣＬＯＣＫ）の周波数との比率は、最も簡単な形
式で３：２である。図３は本発明の第２クラスの構成の
一特定の図であることに理解されたい。第２クラスの構
成は、Ｐ−ＣＬＯＣＫとＢ−ＣＬＯＣＫの周波数の比率
が整数でない実施例を含む。特定の比率３：２は、これ
が最も簡単な非整数の構成なので、図３に示されてい
る。
【００２２】第５ないし第１０論理トレースは、プロセ
ッサからバスの３つの個別のケースにおけるＬＡＴＣＨ
／反転ＦＯＲＷＡＲＤ信号の動作を示す。図３では、Ｎ
は３に等しい。従って、ＩＮＴＥＲＭＥＤＩＡＴＥ Ｐ
ＲＯＣＥＳＳＯＲ ＯＵＴＰＵＴ信号とＢ−ＣＬＯＣＫ
との間には３つの可能なタイミング関係しかない。これ
ら３つのケースは、図２の上の部分に示す第１，第２お
よび第４ケースと同様である。
ッサからバスの３つの個別のケースにおけるＬＡＴＣＨ
／反転ＦＯＲＷＡＲＤ信号の動作を示す。図３では、Ｎ
は３に等しい。従って、ＩＮＴＥＲＭＥＤＩＡＴＥ Ｐ
ＲＯＣＥＳＳＯＲ ＯＵＴＰＵＴ信号とＢ−ＣＬＯＣＫ
との間には３つの可能なタイミング関係しかない。これ
ら３つのケースは、図２の上の部分に示す第１，第２お
よび第４ケースと同様である。
【００２３】第２クラスの構成では、Ｐ−ＣＬＯＣＫサ
イクルの各グループに少なくとも１つの他のＢ−ＣＬＯ
ＣＫサイクルがあり、よって、低速デバイスが信号を高
速デバイスに送出するもう１つ別の可能性がある。Ｍ個
のＢ−ＣＬＯＣＫサイクルのＭ番目のＢ−ＣＬＯＣＫサ
イクルは、Ｎ個のＰ−ＣＬＯＣＫサイクルのＮ番目のＰ
−ＣＬＯＣＫサイクルと同期できる。ＢＩＵ１２は、Ｐ
−ＣＬＯＣＫのＮ番目のサイクル中にＰＡＳＳ／反転Ｍ
ＡＳＫ信号をアサートすることにより、Ｍ番目のＢ−Ｃ
ＬＯＣＫサイクル中にバス入力信号をデータ・プロセッ
サ１０に送る。一般に、信号ＰＡＳＳ／反転ＭＡＳＫ
は、この第２の構成では、１：Ｎに等しいその周期の分
数部分でアサートされ、（Ｎ−２）：Ｎに等しいその周
期の分数部分でデアサートされ、１：Ｎに等しいその周
期の分数部分で再アサートされる。ＩＮＴＥＲＭＥＤＩ
ＡＴＥ ＢＵＳ ＩＮＰＵＴ信号とＰ−ＣＬＯＣＫとの
間の２つの可能なタイミング関係は、図３においてケー
ス１およびケース２として記されている。この２つのケ
ースのうち最初のケースは、図２で説明した一つのＰＡ
ＳＳ／反転ＭＡＳＫケースと同一である。第２のケース
では、ＩＮＴＥＲＭＥＤＩＡＴＥ ＢＵＳ ＩＮＰＵＴ
信号は、第２Ｐ−ＣＬＯＣＫサイクルの後半と、Ｐ−Ｃ
ＬＯＣＫの第３サイクルの全体でアサートされる。ＢＩ
Ｕ１２は、２つのＰ−ＣＬＯＣＫサイクルに跨る１つの
バス信号を２回みることができる。従って、ＰＡＳＳ／
反転ＭＡＳＫ信号は、第２Ｐ−ＣＬＯＣＫサイクルの後
半でデアサートされる。このマスキングは、ＩＮＴＥＲ
ＭＥＤＩＡＴＥ ＢＵＳ ＩＮＰＵＴ信号が１つのＰ−
ＣＬＯＣＫサイクル中に発生することを保証する。
イクルの各グループに少なくとも１つの他のＢ−ＣＬＯ
ＣＫサイクルがあり、よって、低速デバイスが信号を高
速デバイスに送出するもう１つ別の可能性がある。Ｍ個
のＢ−ＣＬＯＣＫサイクルのＭ番目のＢ−ＣＬＯＣＫサ
イクルは、Ｎ個のＰ−ＣＬＯＣＫサイクルのＮ番目のＰ
−ＣＬＯＣＫサイクルと同期できる。ＢＩＵ１２は、Ｐ
−ＣＬＯＣＫのＮ番目のサイクル中にＰＡＳＳ／反転Ｍ
ＡＳＫ信号をアサートすることにより、Ｍ番目のＢ−Ｃ
ＬＯＣＫサイクル中にバス入力信号をデータ・プロセッ
サ１０に送る。一般に、信号ＰＡＳＳ／反転ＭＡＳＫ
は、この第２の構成では、１：Ｎに等しいその周期の分
数部分でアサートされ、（Ｎ−２）：Ｎに等しいその周
期の分数部分でデアサートされ、１：Ｎに等しいその周
期の分数部分で再アサートされる。ＩＮＴＥＲＭＥＤＩ
ＡＴＥ ＢＵＳ ＩＮＰＵＴ信号とＰ−ＣＬＯＣＫとの
間の２つの可能なタイミング関係は、図３においてケー
ス１およびケース２として記されている。この２つのケ
ースのうち最初のケースは、図２で説明した一つのＰＡ
ＳＳ／反転ＭＡＳＫケースと同一である。第２のケース
では、ＩＮＴＥＲＭＥＤＩＡＴＥ ＢＵＳ ＩＮＰＵＴ
信号は、第２Ｐ−ＣＬＯＣＫサイクルの後半と、Ｐ−Ｃ
ＬＯＣＫの第３サイクルの全体でアサートされる。ＢＩ
Ｕ１２は、２つのＰ−ＣＬＯＣＫサイクルに跨る１つの
バス信号を２回みることができる。従って、ＰＡＳＳ／
反転ＭＡＳＫ信号は、第２Ｐ−ＣＬＯＣＫサイクルの後
半でデアサートされる。このマスキングは、ＩＮＴＥＲ
ＭＥＤＩＡＴＥ ＢＵＳ ＩＮＰＵＴ信号が１つのＰ−
ＣＬＯＣＫサイクル中に発生することを保証する。
【００２４】図４は、図１に示すＢＩＵ１２の一部のブ
ロック図を示す。ＢＩＵ１２は、アクティブな信号が論
理レベル１に相当する通信プロトコルで機能するように
設計される。デジタル回路設計の当業者であれば、以下
の説明に鑑み、アクティブ信号が論理レベル０に相当す
る通信プロトコルで機能するようにＢＩＵ１２を修正で
きる。ＢＩＵ１２は、データおよび命令キャッシュ・ブ
ロック１４，１６からＩＮＴＥＲＭＥＤＩＡＴＥ ＰＲ
ＯＣＥＳＳＯＲ ＯＵＴＰＵＴ信号を受け、アドレスま
たはデータ・バスからＩＮＴＥＲＭＥＤＩＡＴＥ ＢＵ
Ｓ ＩＮＰＵＴ信号を受ける。ＢＩＵ１２は、ＦＩＮＡ
Ｌ ＰＲＯＣＥＳＳＯＲ ＯＵＴＰＵＴを生成し、信号
の状態に応じてアドレス・バスまたはデータ・バスに送
る。また、ＢＩＵ１２はＦＩＮＡＬ ＢＵＳ ＩＮＰＵ
Ｔ信号を生成し、これをデータ・キャッシュ１４または
命令キャッシュ１６に送る。図４は２つのデバイス間で
単一データ・ビット信号を同期させる回路を示すことに
理解されたい。もしデータ・プロセッサ１０が６４ビッ
ト・アドレス−データ・バスの組合せで構成される場
合、ＢＩＵ１２は図４に示す回路と同様な６４個の回路
を有する。（図４における特定のデバイスは、６４個の
仮定的な回路によって共有される。）ＢＩＵ１２は、制
御信号ＦＲＥＱＵＥＮＣＹ ＣＯＮＴＲＯＬ，ＲＥＳＥ
Ｔ，ＥＮＡＢＬＥと、プロセッサ・クロッキング信号Ｐ
−ＣＬＯＣＫを受ける。制御信号ＦＲＥＱＵＥＮＣＹ
ＣＯＮＴＲＯＬは、Ｐ−ＣＬＯＣＫの周波数とＢ−ＣＬ
ＯＣＫの周波数との比率を最も簡単な形式で示す。図示
の実施例では、ＢＩＵ１２は１：１，３：２，２：１，
３：１，４：１の比率をサポートする。制御信号ＲＥＳ
ＥＴは、データ・プロセッサ１０に接続されたデバイス
によってアサートされ、データ・プロセッサ１０を内蔵
するシステムの動作をリセットする。ＢＩＵ１２は、Ｐ
−ＣＬＯＣＫの所定のエッジおよびＢ−ＣＬＯＣＫの所
定のエッジが一致するときに、ＲＥＳＥＴ信号のアサー
トの次にＥＮＡＢＬＥ信号を生成する。図示の実施例で
は、ＢＩＵ１２は、Ｐ−ＣＬＯＣＫおよびＢ−ＣＬＯＣ
Ｋの立ち上がりエッジが一致したときに、ＥＮＡＢＬＥ
をアサートする。ＢＩＵ１２は、ＲＥＳＥＴが次にアサ
ートされるまで、ＥＮＡＢＬＥをアサートし続ける。
ロック図を示す。ＢＩＵ１２は、アクティブな信号が論
理レベル１に相当する通信プロトコルで機能するように
設計される。デジタル回路設計の当業者であれば、以下
の説明に鑑み、アクティブ信号が論理レベル０に相当す
る通信プロトコルで機能するようにＢＩＵ１２を修正で
きる。ＢＩＵ１２は、データおよび命令キャッシュ・ブ
ロック１４，１６からＩＮＴＥＲＭＥＤＩＡＴＥ ＰＲ
ＯＣＥＳＳＯＲ ＯＵＴＰＵＴ信号を受け、アドレスま
たはデータ・バスからＩＮＴＥＲＭＥＤＩＡＴＥ ＢＵ
Ｓ ＩＮＰＵＴ信号を受ける。ＢＩＵ１２は、ＦＩＮＡ
Ｌ ＰＲＯＣＥＳＳＯＲ ＯＵＴＰＵＴを生成し、信号
の状態に応じてアドレス・バスまたはデータ・バスに送
る。また、ＢＩＵ１２はＦＩＮＡＬ ＢＵＳ ＩＮＰＵ
Ｔ信号を生成し、これをデータ・キャッシュ１４または
命令キャッシュ１６に送る。図４は２つのデバイス間で
単一データ・ビット信号を同期させる回路を示すことに
理解されたい。もしデータ・プロセッサ１０が６４ビッ
ト・アドレス−データ・バスの組合せで構成される場
合、ＢＩＵ１２は図４に示す回路と同様な６４個の回路
を有する。（図４における特定のデバイスは、６４個の
仮定的な回路によって共有される。）ＢＩＵ１２は、制
御信号ＦＲＥＱＵＥＮＣＹ ＣＯＮＴＲＯＬ，ＲＥＳＥ
Ｔ，ＥＮＡＢＬＥと、プロセッサ・クロッキング信号Ｐ
−ＣＬＯＣＫを受ける。制御信号ＦＲＥＱＵＥＮＣＹ
ＣＯＮＴＲＯＬは、Ｐ−ＣＬＯＣＫの周波数とＢ−ＣＬ
ＯＣＫの周波数との比率を最も簡単な形式で示す。図示
の実施例では、ＢＩＵ１２は１：１，３：２，２：１，
３：１，４：１の比率をサポートする。制御信号ＲＥＳ
ＥＴは、データ・プロセッサ１０に接続されたデバイス
によってアサートされ、データ・プロセッサ１０を内蔵
するシステムの動作をリセットする。ＢＩＵ１２は、Ｐ
−ＣＬＯＣＫの所定のエッジおよびＢ−ＣＬＯＣＫの所
定のエッジが一致するときに、ＲＥＳＥＴ信号のアサー
トの次にＥＮＡＢＬＥ信号を生成する。図示の実施例で
は、ＢＩＵ１２は、Ｐ−ＣＬＯＣＫおよびＢ−ＣＬＯＣ
Ｋの立ち上がりエッジが一致したときに、ＥＮＡＢＬＥ
をアサートする。ＢＩＵ１２は、ＲＥＳＥＴが次にアサ
ートされるまで、ＥＮＡＢＬＥをアサートし続ける。
【００２５】ＡＮＤゲート３２の出力は、ＦＩＮＡＬ
ＢＵＳ ＩＮＰＵＴ信号を生成し、信号の状態に応じ
て、信号を命令キャッシュ１４またはデータ・キャッシ
ュ１６に送る。ＡＮＤゲート３２の第１入力は、アドレ
ス・バスまたはデータ・バスからＩＮＴＥＲＭＥＤＩＡ
ＴＥ ＢＵＳ ＩＮＰＵＴ信号を受ける。ＡＮＤゲート
３２の第２入力は、ＰＡＳＳ／反転ＭＡＳＫ信号を受け
る。ステート・マシーン３４は、上記のＰＡＳＳ／反転
ＭＡＳＫおよびＬＡＴＣＨ／反転ＦＯＲＷＡＲＤ信号を
生成する。ステート・マシーン３４は、制御信号ＦＲＥ
ＱＵＥＮＣＹ ＣＯＮＴＲＯＬ，ＥＮＡＢＬＥ，ＲＥＳ
ＥＴと、クロッキング信号Ｐ−ＣＬＯＣＫを受ける。Ｂ
ＩＵ１２は、上記のステート・マシーンの代わりに、Ｐ
−ＣＬＯＣＫおよびＢ−ＣＬＯＣＫの関数である組合せ
論理回路で構成してもよい。図示の実施例では、ＢＩＵ
１２をより徹底してテストできるようにステート・マシ
ーンが用いられる。
ＢＵＳ ＩＮＰＵＴ信号を生成し、信号の状態に応じ
て、信号を命令キャッシュ１４またはデータ・キャッシ
ュ１６に送る。ＡＮＤゲート３２の第１入力は、アドレ
ス・バスまたはデータ・バスからＩＮＴＥＲＭＥＤＩＡ
ＴＥ ＢＵＳ ＩＮＰＵＴ信号を受ける。ＡＮＤゲート
３２の第２入力は、ＰＡＳＳ／反転ＭＡＳＫ信号を受け
る。ステート・マシーン３４は、上記のＰＡＳＳ／反転
ＭＡＳＫおよびＬＡＴＣＨ／反転ＦＯＲＷＡＲＤ信号を
生成する。ステート・マシーン３４は、制御信号ＦＲＥ
ＱＵＥＮＣＹ ＣＯＮＴＲＯＬ，ＥＮＡＢＬＥ，ＲＥＳ
ＥＴと、クロッキング信号Ｐ−ＣＬＯＣＫを受ける。Ｂ
ＩＵ１２は、上記のステート・マシーンの代わりに、Ｐ
−ＣＬＯＣＫおよびＢ−ＣＬＯＣＫの関数である組合せ
論理回路で構成してもよい。図示の実施例では、ＢＩＵ
１２をより徹底してテストできるようにステート・マシ
ーンが用いられる。
【００２６】ＡＮＤゲート３６の出力は、ＦＩＮＡＬ
ＰＲＯＣＥＳＳＯＲ ＯＵＴＰＵＴ信号を生成し、信号
の状態に応じて信号をアドレス・バスまたはデータバス
１６に送る。ＡＮＤゲート３６の入力は、ＯＲゲート３
８の出力に接続される。ＡＮＤゲート３６の反転入力
は、ＬＡＴＣＨ／反転ＦＯＲＷＡＲＤ信号を受ける。Ｏ
Ｒゲート３８の第１入力は、マスタ・スレーブ・ラッチ
４０の出力に接続される。ＯＲゲート３８の第２入力
は、ＩＮＴＥＲＭＥＤＩＡＴＥ ＰＲＯＣＥＳＳＯＲ
ＯＵＴＰＵＴ信号を受ける。マスタ・スレーブ・マッチ
４０の入力は、ＡＮＤゲート４２の出力に接続される。
マスタ・スレーブ・ラッチ４０は、Ｐ−ＣＬＯＣＫ信号
によってクロックされる。ＡＮＤゲート４２の第１入力
は、ＯＲゲート４４の出力に接続される。ＡＮＤゲート
４２の第２入力は、ＬＡＴＣＨ／反転ＦＯＲＷＡＲＤ信
号を受ける。ＯＲゲート４４の第１入力は、マスタ・ス
レーブ・ラッチ４０の出力を受ける。ＯＲゲート４４の
第２入力は、ＩＮＴＥＲＭＥＤＩＡＴＥ ＰＲＯＣＥＳ
ＳＯＲ ＯＵＴＰＵＴ信号を受ける。
ＰＲＯＣＥＳＳＯＲ ＯＵＴＰＵＴ信号を生成し、信号
の状態に応じて信号をアドレス・バスまたはデータバス
１６に送る。ＡＮＤゲート３６の入力は、ＯＲゲート３
８の出力に接続される。ＡＮＤゲート３６の反転入力
は、ＬＡＴＣＨ／反転ＦＯＲＷＡＲＤ信号を受ける。Ｏ
Ｒゲート３８の第１入力は、マスタ・スレーブ・ラッチ
４０の出力に接続される。ＯＲゲート３８の第２入力
は、ＩＮＴＥＲＭＥＤＩＡＴＥ ＰＲＯＣＥＳＳＯＲ
ＯＵＴＰＵＴ信号を受ける。マスタ・スレーブ・マッチ
４０の入力は、ＡＮＤゲート４２の出力に接続される。
マスタ・スレーブ・ラッチ４０は、Ｐ−ＣＬＯＣＫ信号
によってクロックされる。ＡＮＤゲート４２の第１入力
は、ＯＲゲート４４の出力に接続される。ＡＮＤゲート
４２の第２入力は、ＬＡＴＣＨ／反転ＦＯＲＷＡＲＤ信
号を受ける。ＯＲゲート４４の第１入力は、マスタ・ス
レーブ・ラッチ４０の出力を受ける。ＯＲゲート４４の
第２入力は、ＩＮＴＥＲＭＥＤＩＡＴＥ ＰＲＯＣＥＳ
ＳＯＲ ＯＵＴＰＵＴ信号を受ける。
【００２７】プロセッサからバスへの動作中に、ＢＩＵ
１２は、Ｎ個のＰ−ＣＬＯＣＫサイクルの各グループに
おけるＮ個のＰ−ＣＬＯＣＫサイクルのいずれかにおい
てＩＮＴＥＲＭＥＤＩＡＴＥ ＰＲＯＣＥＳＳＯＲ Ｏ
ＵＴＰＵＴ信号をアサートできる。上述のように、アサ
ートすることは論理１に相当する。マスタ・スレーブ・
ラッチ４０は、Ｎ番目のサイクルでアサートされた信号
を除き、任意のアサートされたＩＮＴＥＲＭＥＤＩＡＴ
Ｅ ＰＲＯＣＥＳＳＯＲ ＯＵＴＰＵＴ信号をラッチす
る。ＡＮＤゲート３６は、ＬＡＴＣＨ／反転ＦＯＲＷＡ
ＲＤ信号がデアサートされたときに、ラッチされたＩＮ
ＴＥＲＭＥＤＩＡＴＥ ＰＲＯＣＥＳＳＯＲ ＯＵＴＰ
ＵＴ信号およびＮ番目のＰ−ＣＬＯＣＫサイクルのＩＮ
ＴＥＲＭＥＤＩＡＴＥ ＰＲＯＣＥＳＳＯＲ ＯＵＴＰ
ＵＴ信号を送出する。
１２は、Ｎ個のＰ−ＣＬＯＣＫサイクルの各グループに
おけるＮ個のＰ−ＣＬＯＣＫサイクルのいずれかにおい
てＩＮＴＥＲＭＥＤＩＡＴＥ ＰＲＯＣＥＳＳＯＲ Ｏ
ＵＴＰＵＴ信号をアサートできる。上述のように、アサ
ートすることは論理１に相当する。マスタ・スレーブ・
ラッチ４０は、Ｎ番目のサイクルでアサートされた信号
を除き、任意のアサートされたＩＮＴＥＲＭＥＤＩＡＴ
Ｅ ＰＲＯＣＥＳＳＯＲ ＯＵＴＰＵＴ信号をラッチす
る。ＡＮＤゲート３６は、ＬＡＴＣＨ／反転ＦＯＲＷＡ
ＲＤ信号がデアサートされたときに、ラッチされたＩＮ
ＴＥＲＭＥＤＩＡＴＥ ＰＲＯＣＥＳＳＯＲ ＯＵＴＰ
ＵＴ信号およびＮ番目のＰ−ＣＬＯＣＫサイクルのＩＮ
ＴＥＲＭＥＤＩＡＴＥ ＰＲＯＣＥＳＳＯＲ ＯＵＴＰ
ＵＴ信号を送出する。
【００２８】バスからプロセッサへの動作中に、アドレ
ス・バスまたはデータ・バスは、Ｎ個のＰ−ＣＬＯＣＫ
の各グループにおけるＮ個のＰ−ＣＬＯＣＫのＮサイク
ルのいずれかにおいてＩＮＴＥＲＭＥＤＩＡＴＥ ＢＵ
Ｓ ＩＮＰＵＴ信号をアサートできる。前述のように、
アサートすることは論理１に相当する。ＡＮＤゲート３
２は、信号ＰＡＳＳ／反転ＭＡＳＫがアサートされたと
きに、最初またはＮ番目のＰ−ＣＬＯＣＫサイクル中に
のみＩＮＴＥＲＭＥＤＩＡＴＥ ＢＵＳ ＩＮＰＵＴ信
号を送る。
ス・バスまたはデータ・バスは、Ｎ個のＰ−ＣＬＯＣＫ
の各グループにおけるＮ個のＰ−ＣＬＯＣＫのＮサイク
ルのいずれかにおいてＩＮＴＥＲＭＥＤＩＡＴＥ ＢＵ
Ｓ ＩＮＰＵＴ信号をアサートできる。前述のように、
アサートすることは論理１に相当する。ＡＮＤゲート３
２は、信号ＰＡＳＳ／反転ＭＡＳＫがアサートされたと
きに、最初またはＮ番目のＰ−ＣＬＯＣＫサイクル中に
のみＩＮＴＥＲＭＥＤＩＡＴＥ ＢＵＳ ＩＮＰＵＴ信
号を送る。
【００２９】図５および図６は、図４に示す同期ステー
ト・マシーン３４の動作を説明する２つの状態遷移図を
示す。同期ステート・マシーン３４は、これら２つの状
態遷移図を同時にかつ互いに独立して実行する。図示の
状態遷移図において、Ｐ−ＣＬＯＣＫの周波数とＢ−Ｃ
ＬＯＣＫの周波数の比率は１：１，２：１，３：２およ
び４：１でもよい。デジタル回路設計の当業者であれ
ば、以下の説明に鑑み、他の周波数比率をサポートする
ために上記ステート・マシーンの設計を拡張できる。
ト・マシーン３４の動作を説明する２つの状態遷移図を
示す。同期ステート・マシーン３４は、これら２つの状
態遷移図を同時にかつ互いに独立して実行する。図示の
状態遷移図において、Ｐ−ＣＬＯＣＫの周波数とＢ−Ｃ
ＬＯＣＫの周波数の比率は１：１，２：１，３：２およ
び４：１でもよい。デジタル回路設計の当業者であれ
ば、以下の説明に鑑み、他の周波数比率をサポートする
ために上記ステート・マシーンの設計を拡張できる。
【００３０】制御信号ＬＡＴＣＨ／反転ＦＯＲＷＡＲＤ
は、図５に示す状態に応じ、かつ最も簡単な形式でＰ−
ＣＬＯＣＫの周波数とＢ−ＣＬＯＣＫの周波数の比率に
応じて、特定のＰ−ＣＬＯＣＫサイクル中にアサートま
たはデアサートできる。特定のＰ−ＣＬＯＣＫサイクル
中の同期ステート・マシーン３４の状態は、直前のＰ−
ＣＬＯＣＫサイクル中の図４に示す制御信号と、直前の
Ｐ−ＣＬＯＣＫサイクル中の同期ステート・マシーン３
４の状態とに応じて異なる。同期ステート・マシーン３
４は、制御信号ＬＡＴＣＨ／反転ＦＯＲＷＡＲＤの生成
に伴う４つの状態、Ｌ／反転Ｆ−１，Ｌ／反転Ｆ−２，
Ｌ／反転Ｆ−３およびＬ／反転Ｆ−４を有する。同期ス
テート・マシーン３４は、状態Ｌ／反転Ｆ−２またはＬ
／反転Ｆ−３のいずれかのときに、制御信号ＬＡＴＣＨ
／反転ＦＯＲＷＡＲＤをアサートする。同期ステート・
マシーン３４は、状態Ｌ／反転Ｆ−１であり、かつ３：
２，２：１または４：１クロック比率モードのときに、
制御信号ＬＡＴＣＨ／反転ＦＯＲＷＡＲＤをアサートす
る。同期ステート・マシーン３４は、状態Ｌ／反転Ｆ−
１であり、かつ１：１クロック比率モードであるか、あ
るいは状態Ｌ／反対Ｆ−４であるときに、制御信号ＬＡ
ＴＣＨ／反転ＦＯＲＷＡＲＤをデアサートする。
は、図５に示す状態に応じ、かつ最も簡単な形式でＰ−
ＣＬＯＣＫの周波数とＢ−ＣＬＯＣＫの周波数の比率に
応じて、特定のＰ−ＣＬＯＣＫサイクル中にアサートま
たはデアサートできる。特定のＰ−ＣＬＯＣＫサイクル
中の同期ステート・マシーン３４の状態は、直前のＰ−
ＣＬＯＣＫサイクル中の図４に示す制御信号と、直前の
Ｐ−ＣＬＯＣＫサイクル中の同期ステート・マシーン３
４の状態とに応じて異なる。同期ステート・マシーン３
４は、制御信号ＬＡＴＣＨ／反転ＦＯＲＷＡＲＤの生成
に伴う４つの状態、Ｌ／反転Ｆ−１，Ｌ／反転Ｆ−２，
Ｌ／反転Ｆ−３およびＬ／反転Ｆ−４を有する。同期ス
テート・マシーン３４は、状態Ｌ／反転Ｆ−２またはＬ
／反転Ｆ−３のいずれかのときに、制御信号ＬＡＴＣＨ
／反転ＦＯＲＷＡＲＤをアサートする。同期ステート・
マシーン３４は、状態Ｌ／反転Ｆ−１であり、かつ３：
２，２：１または４：１クロック比率モードのときに、
制御信号ＬＡＴＣＨ／反転ＦＯＲＷＡＲＤをアサートす
る。同期ステート・マシーン３４は、状態Ｌ／反転Ｆ−
１であり、かつ１：１クロック比率モードであるか、あ
るいは状態Ｌ／反対Ｆ−４であるときに、制御信号ＬＡ
ＴＣＨ／反転ＦＯＲＷＡＲＤをデアサートする。
【００３１】同期ステート・マシーン３４は、制御信号
ＲＥＳＥＴのアサート後に状態Ｌ／反転Ｆ−１にリセッ
トする。各次のＰ−ＣＬＯＣＫサイクルで、ステート・
マシーン３４は隣の状態に遷移することを試みる。同期
ステート・マシーン３４は、制御信号ＥＮＡＢＬＥがア
サートされた場合、およびデータ・プロセッサ１０が
３：２または４：１モードである場合に、状態Ｌ／反転
Ｆ−１から状態Ｌ／反転Ｆ−２に遷移する。制御信号Ｅ
ＮＡＢＬＥがアサートされ、かつデータ・プロセッサ１
０が２：１モードである場合に、同期ステート・マシー
ン３４は状態Ｌ／反転Ｆ−１から状態Ｌ／反転Ｆ−４に
遷移する。データ・プロセッサ１０が１：１モードであ
る場合に、同期ステート・マシーン３４は状態Ｌ／反転
Ｆ−１のままである。データ・プロセッサ１０が３：２
モードである場合に、同期ステート・マシーン３４は状
態Ｌ／反転Ｆ−２から状態Ｌ／反転Ｆ−４に遷移する。
データ・プロセッサ１０が４：１モードである場合に、
同期ステート・マシーン３４は状態Ｌ／反転Ｆ−２から
状態Ｌ／反転Ｆ−３に遷移する。同期ステート・マシー
ン３４は、Ｐ−ＣＬＯＣＫの次のサイクルにおいて状態
Ｌ／反転Ｆ−３から状態Ｌ／反転Ｆ−４に遷移する。デ
ータ・プロセッサ１０が２：１，３：２または４：１モ
ードである場合に、同期ステート・マシーン３４は状態
Ｌ／反転Ｆ−４から状態Ｌ／反転Ｆ−１に遷移する。
ＲＥＳＥＴのアサート後に状態Ｌ／反転Ｆ−１にリセッ
トする。各次のＰ−ＣＬＯＣＫサイクルで、ステート・
マシーン３４は隣の状態に遷移することを試みる。同期
ステート・マシーン３４は、制御信号ＥＮＡＢＬＥがア
サートされた場合、およびデータ・プロセッサ１０が
３：２または４：１モードである場合に、状態Ｌ／反転
Ｆ−１から状態Ｌ／反転Ｆ−２に遷移する。制御信号Ｅ
ＮＡＢＬＥがアサートされ、かつデータ・プロセッサ１
０が２：１モードである場合に、同期ステート・マシー
ン３４は状態Ｌ／反転Ｆ−１から状態Ｌ／反転Ｆ−４に
遷移する。データ・プロセッサ１０が１：１モードであ
る場合に、同期ステート・マシーン３４は状態Ｌ／反転
Ｆ−１のままである。データ・プロセッサ１０が３：２
モードである場合に、同期ステート・マシーン３４は状
態Ｌ／反転Ｆ−２から状態Ｌ／反転Ｆ−４に遷移する。
データ・プロセッサ１０が４：１モードである場合に、
同期ステート・マシーン３４は状態Ｌ／反転Ｆ−２から
状態Ｌ／反転Ｆ−３に遷移する。同期ステート・マシー
ン３４は、Ｐ−ＣＬＯＣＫの次のサイクルにおいて状態
Ｌ／反転Ｆ−３から状態Ｌ／反転Ｆ−４に遷移する。デ
ータ・プロセッサ１０が２：１，３：２または４：１モ
ードである場合に、同期ステート・マシーン３４は状態
Ｌ／反転Ｆ−４から状態Ｌ／反転Ｆ−１に遷移する。
【００３２】制御信号ＰＡＳＳ／反転ＭＡＳＫは、図６
に示す状態に応じて、特定のＰ−ＣＬＯＣＫ中にアサー
トまたはデアサートできる。特定のＰ−ＣＬＯＣＫ中の
同期ステート・マシーン３４の状態は、直前のＰ−ＣＬ
ＯＣＫ中の図４に示す制御信号と、直前のＰ−ＣＬＯＣ
Ｋ中のステート・マシーン３４の状態とに応じて異な
る。同期ステート・マシーン３４は、制御信号ＰＡＳＳ
／反転ＭＡＳＫの生成に伴う５つの状態、Ｐ／反転Ｍ−
１，Ｐ／反転Ｍ−２，Ｐ／反転Ｍ−３，Ｐ／反転Ｍ−４
およびＰ／反転Ｍ−５を有する。同期ステート・マシー
ン３４は、状態Ｐ／反転Ｍ−１またはＰ／反転Ｍ−２の
いずれかの場合に、制御信号ＰＡＳＳ／反転ＭＡＳＫを
アサートする。逆に、同期ステート・マシーン３４は、
状態Ｐ／反転Ｍ−３，状態Ｐ／反転Ｍ−４または状態Ｐ
／反転Ｍ−５のいずれかの場合に、制御信号ＰＡＳＳ／
反転ＭＡＳＫをデアサートする。
に示す状態に応じて、特定のＰ−ＣＬＯＣＫ中にアサー
トまたはデアサートできる。特定のＰ−ＣＬＯＣＫ中の
同期ステート・マシーン３４の状態は、直前のＰ−ＣＬ
ＯＣＫ中の図４に示す制御信号と、直前のＰ−ＣＬＯＣ
Ｋ中のステート・マシーン３４の状態とに応じて異な
る。同期ステート・マシーン３４は、制御信号ＰＡＳＳ
／反転ＭＡＳＫの生成に伴う５つの状態、Ｐ／反転Ｍ−
１，Ｐ／反転Ｍ−２，Ｐ／反転Ｍ−３，Ｐ／反転Ｍ−４
およびＰ／反転Ｍ−５を有する。同期ステート・マシー
ン３４は、状態Ｐ／反転Ｍ−１またはＰ／反転Ｍ−２の
いずれかの場合に、制御信号ＰＡＳＳ／反転ＭＡＳＫを
アサートする。逆に、同期ステート・マシーン３４は、
状態Ｐ／反転Ｍ−３，状態Ｐ／反転Ｍ−４または状態Ｐ
／反転Ｍ−５のいずれかの場合に、制御信号ＰＡＳＳ／
反転ＭＡＳＫをデアサートする。
【００３３】同期ステート・マシーン３４は、制御信号
ＲＥＳＥＴのアサート後に状態Ｐ／反転Ｍ−１にリセッ
トする。各次のＰ−ＣＬＯＣＫサイクルで、同期ステー
ト・マシーン３４は隣の状態に遷移することを試みる。
同期ステート・マシーン３４は、制御信号ＥＮＡＢＬＥ
がアサートされた場合、およびデータ・プロセッサ１０
が２：１，３：２または４：１モードである場合に、状
態Ｐ／反転Ｍ−１から状態Ｐ／反転Ｍ−３に遷移する。
データ・プロセッサ１０が１：１モードである場合に、
同期ステート・マシーン３４は状態Ｐ／反転Ｍ−１のま
まである。データ・プロセッサ１０が３：２モードであ
る場合に、同期ステート・マシーン３４は状態Ｐ／反転
Ｍ−３から状態Ｐ／反転Ｍ−２に遷移する。同期ステー
ト・マシーン３４は、Ｐ−ＣＬＯＣＫの次のサイクルに
おいて状態Ｐ／反転Ｍ−２から状態Ｐ／反転Ｍ−１に遷
移する。データ・プロセッサ１０が２：１モードである
場合に、同期ステート・マシーン３４は状態Ｐ／反転Ｍ
−３から状態Ｐ／反転Ｍ−１に遷移する。データ・プロ
セッサ１０が４：１モードである場合に、同期ステート
・マシーン３４は状態Ｐ／反転Ｍ−３から状態Ｐ／反転
Ｍ−４に遷移する。同期ステート・マシーン３４は、Ｐ
−ＣＬＯＣＫの次のサイクルにおいて状態Ｐ／反転Ｍ−
４から状態Ｐ／反転Ｍ−５に遷移する。同期ステート・
マシーン３４は、Ｐ−ＣＬＯＣＫの次のサイクルにおい
て状態Ｐ／反転Ｍ−５から状態Ｐ／反転Ｍ−１に遷移す
る。
ＲＥＳＥＴのアサート後に状態Ｐ／反転Ｍ−１にリセッ
トする。各次のＰ−ＣＬＯＣＫサイクルで、同期ステー
ト・マシーン３４は隣の状態に遷移することを試みる。
同期ステート・マシーン３４は、制御信号ＥＮＡＢＬＥ
がアサートされた場合、およびデータ・プロセッサ１０
が２：１，３：２または４：１モードである場合に、状
態Ｐ／反転Ｍ−１から状態Ｐ／反転Ｍ−３に遷移する。
データ・プロセッサ１０が１：１モードである場合に、
同期ステート・マシーン３４は状態Ｐ／反転Ｍ−１のま
まである。データ・プロセッサ１０が３：２モードであ
る場合に、同期ステート・マシーン３４は状態Ｐ／反転
Ｍ−３から状態Ｐ／反転Ｍ−２に遷移する。同期ステー
ト・マシーン３４は、Ｐ−ＣＬＯＣＫの次のサイクルに
おいて状態Ｐ／反転Ｍ−２から状態Ｐ／反転Ｍ−１に遷
移する。データ・プロセッサ１０が２：１モードである
場合に、同期ステート・マシーン３４は状態Ｐ／反転Ｍ
−３から状態Ｐ／反転Ｍ−１に遷移する。データ・プロ
セッサ１０が４：１モードである場合に、同期ステート
・マシーン３４は状態Ｐ／反転Ｍ−３から状態Ｐ／反転
Ｍ−４に遷移する。同期ステート・マシーン３４は、Ｐ
−ＣＬＯＣＫの次のサイクルにおいて状態Ｐ／反転Ｍ−
４から状態Ｐ／反転Ｍ−５に遷移する。同期ステート・
マシーン３４は、Ｐ−ＣＬＯＣＫの次のサイクルにおい
て状態Ｐ／反転Ｍ−５から状態Ｐ／反転Ｍ−１に遷移す
る。
【００３４】本発明について特定の実施例を参照して説
明してきたが、更なる修正や改良は当業者に想起され
る。例えば、本発明はデータ・プロセッサの集積部分と
して説明される。しかし、本発明はアドレス・バスまた
はデータ・バスの一部として、または単体デバイスとし
て実施できる。従って、特許請求の範囲は、２つのデバ
イスの間で動作するデータ同期システムについて記載す
る。よって、本発明は、特許請求の範囲に記載される発
明の精神および範囲から逸脱しないあらゆる修正を網羅
するものと理解すべきである。
明してきたが、更なる修正や改良は当業者に想起され
る。例えば、本発明はデータ・プロセッサの集積部分と
して説明される。しかし、本発明はアドレス・バスまた
はデータ・バスの一部として、または単体デバイスとし
て実施できる。従って、特許請求の範囲は、２つのデバ
イスの間で動作するデータ同期システムについて記載す
る。よって、本発明は、特許請求の範囲に記載される発
明の精神および範囲から逸脱しないあらゆる修正を網羅
するものと理解すべきである。
【図１】本発明により構成されたデータ・プロセッサの
ブロック図である。
ブロック図である。
【図２】第１構成で本発明を実施すべく動作可能な制御
信号のセットのタイミング図である。
信号のセットのタイミング図である。
【図３】第２構成で本発明を実施すべく動作可能な制御
信号のセットのタイミング図である。
信号のセットのタイミング図である。
【図４】図１に示すバス・インタフェース・ユニット・
ブロックの一部のブロック図である。
ブロックの一部のブロック図である。
【図５】図４に示す同期ステート・マシーンの動作を示
す状態遷移図である。
す状態遷移図である。
【図６】図４に示す同期ステート・マシーンの動作を示
す状態遷移図である。
す状態遷移図である。
１０ データ・プロセッサ １２ バス・インタフェース・ユニット（ＢＩＵ） １４ 命令キャッシュ １６ データ・キャッシュ １８ シーケンサ／ディスパッチ・ユニット ２０ 固定小数点実行ユニット ２２ ブランチ実行ユニット ２４ 浮動小数点実行ユニット ２６ ロード／ストア実行ユニット ２８ リネーム・バッファ ３０ アーキテクチャ用レジスタ・ファイル ３２ ＡＮＤゲート ３４ 同期ステート・マシーン ３６ ＡＮＤゲート ３８ ＯＲゲート ４０ マスタ・スレーブ・ラッチ ４２ ＡＮＤゲート ４４ ＯＲゲート
Claims (3)
- 【請求項１】 第１および第２デバイスで用いられるデ
ータ同期システム（１２）であって、前記第１デバイス
は第１周波数で動作し、前記第２デバイスは第２周波数
で動作し、前記第１周波数は前記第２周波数よりも高
く、ＮおよびＭを整数として、前記第１周波数と前記第
２周波数との比率は最も簡単な形式でＮ対Ｍの比率に等
しいデータ同期システム（１２）は：前記第１周波数で
動作する第１クロック信号を受ける制御回路（３４）で
あって、前記制御回路は第１制御信号および第２制御信
号を生成し、前記第１および第２制御信号は周期によっ
て特徴づけられ、前記周期は前記整数Ｎと前記第１周波
数との商に等しく、前記第１制御信号は第１または第２
論理状態のいずれかを有し、前記第１制御信号は、前記
周期の第１分数部分中に前記第１論理状態に相当し、前
記周期の第２分数部分中に前記第２論理状態に相当し、
前記第２分数部分は前記第１分数部分の後に続き、前記
第１分数部分は（Ｎ−１）対Ｎの比率に等しく、前記第
２分数部分は１対Ｎの比率に等しく、前記第２制御信号
は第３または第４論理状態のいずれかを有し、前記第２
制御信号は、前記周期の第３分数部分中に前記第３論理
状態に相当し、前記周期の第４分数部分中に前記第４論
理状態に相当し、前記第４分数部分は前記第３分数部部
の後に続き、前記第３分数部分は１対Ｎの比率に等し
く、前記第４分数部分は（Ｎ−１）対Ｎの比率に等しい
制御回路（３４）；前記制御回路に結合された第１回路
（３６，３８，４０，４２，４４）であって、前記第１
回路は前記第１デバイスから第１データ信号を受け、前
記第２デバイスに結合される第１出力信号を生成し、前
記第１回路は前記周期の前記第２分数部分中に前記第１
出力信号を生成する第１回路（３６，３８，４０，４
２，４４）；および前記制御回路に結合された第２回路
（３２）であって、前記第２回路は前記第２デバイスか
ら第２データ信号を受け、前記第１デバイスに結合され
る第２出力信号を生成し、前記第２回路は前記周期の前
記第３分数部分中に前記第２出力信号を生成する第２回
路（３２）；によって構成されることを特徴とするデー
タ同期システム（１２）。 - 【請求項２】 データ・プロセッサとバスとの間でデー
タ転送を同期させる方法であって、前記データ・プロセ
ッサは第１の周期的なクロック周波数で動作し、前記バ
スは第２の周期的なクロック周波数で動作し、前記第１
の周期的なクロック周波数は前記第２の周期的なクロッ
ク周波数よりも高く、ＮおよびＭを整数として、前記第
１および第２の周期的なクロック周波数の比率は最も簡
単な形式でＮ：Ｍの比率に等しい方法は：前記データ・
プロセッサにおいて第１制御信号（ＬＡＴＣＨ／反転Ｆ
ＯＲＷＡＲＤ）を生成する段階であって、前記第１制御
信号は周期によって特徴づけられ、前記周期は前記整数
Ｎと前記第１周期的クロック周波数との商に等しく、前
記第１制御信号は第１または第２論理状態のいずれかを
有し、前記第１制御信号は前記周期の第１分数部分中に
前記第１論理状態に相当し、前記周期の第２分数部分中
に前記第２論理状態に相当し、前記第２分数部分は前記
第１分数部分の後に続き、前記第１分数部分は（Ｎ−
１）対Ｎの比率に等しく、前記第２分数部分は１対Ｎの
比率に等しい段階；前記データ・プロセッサにおいて第
２制御信号（ＰＡＳＳ／反転ＭＡＳＫ）を生成する段階
であって、前記第２制御信号は周期によって特徴づけら
れ、前記第２制御信号は第３または第４論理状態のいず
れかを有し、前記第２制御信号は前記周期の第３分数部
分中に前記第３論理状態に相当し、前記周期の第４分数
部分中に前記第４分数部に相当し、前記第４分数部分は
前記第３分数部分の後に続き、前記第３分数部分は１対
Ｎの比率に等しく、前記第４分数部分は（Ｎ−１）対Ｎ
の比率に等しい段階；前記データ・プロセッサにおいて
第１データ信号を生成する段階（ＩＮＴＥＲＭＥＤＩＡ
ＴＥ ＰＲＯＣＥＳＳＯＲ ＯＵＴＰＵＴ）；前記周期
の前記第２分数部分中に、前記第１データ信号を前記バ
スに出力する段階（ＦＩＮＡＬ ＰＲＯＣＥＳＳＯＲ
ＯＵＴＰＵＴ）；前記データ・プロセッサにおいて前記
バスから第２データ信号を受ける段階（ＩＮＴＥＲＭＥ
ＤＩＡＴＥ ＢＵＳ ＩＮＰＵＴ）；および前記周期の
前記第３分数部分中に、前記第２データ信号を前記デー
タ・プロセッサに入力する段階（ＦＩＮＡＬ ＢＵＳ
ＩＮＰＵＴ）；によって構成されることを特徴とする方
法。 - 【請求項３】 前記データ・プロセッサにおいて第２制
御信号を生成する前記段階は、第２制御信号を生成する
段階であって、前記第２制御信号は周期によって特徴づ
けられ、前記第２制御信号は第３または第４論理状態の
いずれかを有し、前記第２制御信号は、Ｎ対Ｍの比率が
非整数のときに、前記周期の第５および第６分数部分中
に前記第３論理状態に相当し、前記周期の第７分数部分
中に前記第４論理状態に相当し、前記第６分数部分は前
記第７分数部分の後に続き、前記第７分数部分は前記第
５分数部分の後に続き、前記第５および第６分数部分は
１対Ｎの比率に等しく、前記第６分数部分は（Ｎ−２）
対Ｎの比率に等しい段階によって構成されることを特徴
とする請求項２記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US117278 | 1987-11-05 | ||
| US08/117,278 US5422914A (en) | 1993-09-07 | 1993-09-07 | System and method for synchronizing data communications between two devices operating at different clock frequencies |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0784668A true JPH0784668A (ja) | 1995-03-31 |
Family
ID=22371974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6220777A Pending JPH0784668A (ja) | 1993-09-07 | 1994-08-24 | データ同期システムおよびその方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5422914A (ja) |
| EP (1) | EP0645717A1 (ja) |
| JP (1) | JPH0784668A (ja) |
| KR (1) | KR100304036B1 (ja) |
| TW (1) | TW241349B (ja) |
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-
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1994
- 1994-03-21 TW TW083102460A patent/TW241349B/zh active
- 1994-08-17 EP EP94112817A patent/EP0645717A1/en not_active Withdrawn
- 1994-08-24 JP JP6220777A patent/JPH0784668A/ja active Pending
- 1994-09-02 KR KR1019940022059A patent/KR100304036B1/ko not_active Expired - Fee Related
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| US5422914A (en) | 1995-06-06 |
| KR100304036B1 (ko) | 2001-11-22 |
| EP0645717A1 (en) | 1995-03-29 |
| KR950009450A (ko) | 1995-04-24 |
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