JPH07202920A - 超伝導リングネットワーク - Google Patents
超伝導リングネットワークInfo
- Publication number
- JPH07202920A JPH07202920A JP33416093A JP33416093A JPH07202920A JP H07202920 A JPH07202920 A JP H07202920A JP 33416093 A JP33416093 A JP 33416093A JP 33416093 A JP33416093 A JP 33416093A JP H07202920 A JPH07202920 A JP H07202920A
- Authority
- JP
- Japan
- Prior art keywords
- ring
- interface
- data
- slot
- superconducting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004891 communication Methods 0.000 abstract description 9
- 238000012546 transfer Methods 0.000 abstract description 4
- 238000000034 method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 230000005540 biological transmission Effects 0.000 description 5
- 230000001934 delay Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】
【目的】 プロセッサエレメント間のデータ交換を高速
化し、マルチプロセッサの実行性能をピーク性能に近づ
けること、また応用範囲の広いマルチプロセッサを提供
することである。 【構成】 プロセッサ及びメモリエレメントとのインタ
ーフェイスを複数個含むリング型ネットワークが基本と
なる。該インターフェイスは超伝導回路により構成さ
れ、該インターフェイス間のバスは超伝導線路により構
成され、該インターフェイスと超伝導線路がリング型に
接続されている。各インターフェイスにはプロセッサエ
レメントが接続され、データ交換をリング上で行う。
化し、マルチプロセッサの実行性能をピーク性能に近づ
けること、また応用範囲の広いマルチプロセッサを提供
することである。 【構成】 プロセッサ及びメモリエレメントとのインタ
ーフェイスを複数個含むリング型ネットワークが基本と
なる。該インターフェイスは超伝導回路により構成さ
れ、該インターフェイス間のバスは超伝導線路により構
成され、該インターフェイスと超伝導線路がリング型に
接続されている。各インターフェイスにはプロセッサエ
レメントが接続され、データ交換をリング上で行う。
Description
【０００１】
【産業上の利用分野】本発明は、高い演算性能を発揮さ
せることを目標にしたコンピュータシステムにおけるプ
ロセッサ及びメモリ間ネットワーク、より具体的にはリ
ングバスアーキテクチュアを用いた超伝導リングネット
ワークに関するものである。
せることを目標にしたコンピュータシステムにおけるプ
ロセッサ及びメモリ間ネットワーク、より具体的にはリ
ングバスアーキテクチュアを用いた超伝導リングネット
ワークに関するものである。
【０００２】
【従来の技術】コンピュータの高性能化のためには一つ
のプロセッサの性能を向上させることが不可欠である。
しかしながら、プロセッサの高性能化にはデバイス技術
からくる限界があり、一つのプロセッサだけでコンピュ
ータの性能向上を図るには限界がある。この問題を解決
するために複数の独立したプロセッサを並列に動作させ
て高性能化を図るマルチプロセッサ方式がある。この方
式では各プロセッサがそれぞれ有用な仕事をしている場
合にマルチプロセッサは最高性能を発揮する。マルチプ
ロセッサが最高性能を発揮するのは一般的には稀で、い
くつかの原因のためにその性能が低下してしまう。例え
ばプロセッサ間通信に伴う遅延や１台のプロセッサと他
のプロセッサを同期させるためのオーバーヘッドなどが
あげられ、マルチプロセッサの性能はプロセッサ間のネ
ットワークによるところが大きい。
のプロセッサの性能を向上させることが不可欠である。
しかしながら、プロセッサの高性能化にはデバイス技術
からくる限界があり、一つのプロセッサだけでコンピュ
ータの性能向上を図るには限界がある。この問題を解決
するために複数の独立したプロセッサを並列に動作させ
て高性能化を図るマルチプロセッサ方式がある。この方
式では各プロセッサがそれぞれ有用な仕事をしている場
合にマルチプロセッサは最高性能を発揮する。マルチプ
ロセッサが最高性能を発揮するのは一般的には稀で、い
くつかの原因のためにその性能が低下してしまう。例え
ばプロセッサ間通信に伴う遅延や１台のプロセッサと他
のプロセッサを同期させるためのオーバーヘッドなどが
あげられ、マルチプロセッサの性能はプロセッサ間のネ
ットワークによるところが大きい。
【０００３】プロセッサ間の通信を行うネットワークの
方式には多数あるが、そのひとつにループ接続がある。
図４はループ接続されたマルチプロセッサの従来例を示
す。図ではプロセッサ間は１対１接続で全体として環状
になっている。小システムでは一つのプロセッサから送
信されたメッセージはループに乗り、それを各プロセッ
サが中継して送信元まで回し、送信元が中継をやめるこ
とでそのメッセージの伝搬をやめる。このようなループ
を制御する方式の一つにトークンリングがある。送信で
きるプロセッサはすべてのプロセッサの中にただひとつ
あり、トークンを保持することで他と区別される。送信
プロセッサがトークンリングを介してメッセージを送信
するときにはこのリングはバスのように動作し、すべて
の他のプロセッサは聞き手になる。
方式には多数あるが、そのひとつにループ接続がある。
図４はループ接続されたマルチプロセッサの従来例を示
す。図ではプロセッサ間は１対１接続で全体として環状
になっている。小システムでは一つのプロセッサから送
信されたメッセージはループに乗り、それを各プロセッ
サが中継して送信元まで回し、送信元が中継をやめるこ
とでそのメッセージの伝搬をやめる。このようなループ
を制御する方式の一つにトークンリングがある。送信で
きるプロセッサはすべてのプロセッサの中にただひとつ
あり、トークンを保持することで他と区別される。送信
プロセッサがトークンリングを介してメッセージを送信
するときにはこのリングはバスのように動作し、すべて
の他のプロセッサは聞き手になる。
【０００４】送信終了時には送信プロセッサはトークン
を解放する。トークンは通常のメッセージ中には存在し
得ない独特の信号の組み合わせを持っている。各受信プ
ロセッサは順にそのトークンを見て、送信したいときに
は次のプロセッサへトークンを送らず、代わりにメッセ
ージをリング上に送信する。送信するプロセッサがない
ときにはトークンはリング上を回り続け、次に送信を行
うプロセッサによって、リング上から取り除かれる。
を解放する。トークンは通常のメッセージ中には存在し
得ない独特の信号の組み合わせを持っている。各受信プ
ロセッサは順にそのトークンを見て、送信したいときに
は次のプロセッサへトークンを送らず、代わりにメッセ
ージをリング上に送信する。送信するプロセッサがない
ときにはトークンはリング上を回り続け、次に送信を行
うプロセッサによって、リング上から取り除かれる。
【０００５】トークンリングの利点は接続が１対１でバ
ス接続でない点にある。従ってコンテンション（複数の
プロセッサが同時に送信を行いバスやメモリの使用を競
合すること）を制御することが容易になり、非常に高い
帯域幅の信号線路を用いて接続する場合に最適な方法で
ある。
ス接続でない点にある。従ってコンテンション（複数の
プロセッサが同時に送信を行いバスやメモリの使用を競
合すること）を制御することが容易になり、非常に高い
帯域幅の信号線路を用いて接続する場合に最適な方法で
ある。
【０００６】
【発明が解決しようとする課題】トークンリングの不利
な点は各プロセッサ内に含まれているバスインターフェ
イスで短い遅延が加算されることで、プロセッサ数が増
大するにつれ、それに比例してリング上を一周するのに
要する遅延時間が増大する。またプロセッサ間を接続す
る短い電気的バスの速度限界は長さや負荷にもよるが、
１０〜５０ＭＨｚであり、プロセッサのクロックと同等
のレベルである。従って、トークンリングの利点を生か
すためにアーキテクチャ設計者はトークンリングをあた
かもサイクルタイムが短くて遅延時間の長いパイプライ
ンのように見なすなどのアーキテクチャ上の工夫が必要
となる。
な点は各プロセッサ内に含まれているバスインターフェ
イスで短い遅延が加算されることで、プロセッサ数が増
大するにつれ、それに比例してリング上を一周するのに
要する遅延時間が増大する。またプロセッサ間を接続す
る短い電気的バスの速度限界は長さや負荷にもよるが、
１０〜５０ＭＨｚであり、プロセッサのクロックと同等
のレベルである。従って、トークンリングの利点を生か
すためにアーキテクチャ設計者はトークンリングをあた
かもサイクルタイムが短くて遅延時間の長いパイプライ
ンのように見なすなどのアーキテクチャ上の工夫が必要
となる。
【０００７】
【課題を解決するための手段】本発明によれば、プロセ
ッサ及びメモリエレメントとのインターフェイスを複数
個含み、該インターフェイスは超伝導回路により構成さ
れ、該インターフェイス間のバスは超伝導線路により構
成され、該インターフェイスと超伝導線路がリング型に
接続されていることを特徴とする超伝導リングネットワ
ークが得られる。
ッサ及びメモリエレメントとのインターフェイスを複数
個含み、該インターフェイスは超伝導回路により構成さ
れ、該インターフェイス間のバスは超伝導線路により構
成され、該インターフェイスと超伝導線路がリング型に
接続されていることを特徴とする超伝導リングネットワ
ークが得られる。
【０００８】
【作用】プロセッサ間の通信を高速に効率よく行うため
にはデータ交換する通信部分を物理的に接近させること
が効果的である。多数のプロセッサを物理的に近接させ
ることは非常に困難であるが、インターフェイスだけを
抜き出してバスに接近させ、非常に広帯域のバスをリン
グ状に接続し、高速のインターフェイス回路を用いるこ
とにより、プロセッサ間の通信速度をプロセッサの動作
速度より高速にすることが可能となる。またバスとして
超伝導線路を用いることで、無歪みの超広帯域の信号線
路を実現することができる。このようなデータ交換手法
を用いることにより、アーキテクチャ設計者は複雑なア
ーキテクチャを用いることなく、マルチプロセッサの性
能向上を図ることができる。また、バスをリング状に接
続し、信号を一方向に転送することでコンテンションを
防ぐことができる。
にはデータ交換する通信部分を物理的に接近させること
が効果的である。多数のプロセッサを物理的に近接させ
ることは非常に困難であるが、インターフェイスだけを
抜き出してバスに接近させ、非常に広帯域のバスをリン
グ状に接続し、高速のインターフェイス回路を用いるこ
とにより、プロセッサ間の通信速度をプロセッサの動作
速度より高速にすることが可能となる。またバスとして
超伝導線路を用いることで、無歪みの超広帯域の信号線
路を実現することができる。このようなデータ交換手法
を用いることにより、アーキテクチャ設計者は複雑なア
ーキテクチャを用いることなく、マルチプロセッサの性
能向上を図ることができる。また、バスをリング状に接
続し、信号を一方向に転送することでコンテンションを
防ぐことができる。
【０００９】
［実施例１］図１に特許請求の範囲に記載された本発明
の第１の実施例を示す。図１（ａ）は第１の実施例の模
式図を示し、図において１はプロセッサエレメント（Ｐ
Ｅ）、２は超伝導ＬＳＩより構成されるインターフェイ
ス回路、３は超伝導線路を示し、（ｂ）は該インターフ
ェイスの模式図を示したもので、４はレシーバー、５は
サーバー、６はリングから入力される入力信号、７はリ
ングへ出力される出力信号、８はＰＥから入力されるサ
ーバー信号、９はプロセッサから出力されるレシーバー
信号を示す。
の第１の実施例を示す。図１（ａ）は第１の実施例の模
式図を示し、図において１はプロセッサエレメント（Ｐ
Ｅ）、２は超伝導ＬＳＩより構成されるインターフェイ
ス回路、３は超伝導線路を示し、（ｂ）は該インターフ
ェイスの模式図を示したもので、４はレシーバー、５は
サーバー、６はリングから入力される入力信号、７はリ
ングへ出力される出力信号、８はＰＥから入力されるサ
ーバー信号、９はプロセッサから出力されるレシーバー
信号を示す。
【００１０】本実施例の動作の概要を説明する。本実施
例では信号はリング上を回るスロット（論理的な箱を意
味している）の中に格納され、各スロットがクロック毎
にインターフェイス部分で制御信号に従い、信号のやり
とりを行う。スロットに格納される信号は次のようなも
のがある。
例では信号はリング上を回るスロット（論理的な箱を意
味している）の中に格納され、各スロットがクロック毎
にインターフェイス部分で制御信号に従い、信号のやり
とりを行う。スロットに格納される信号は次のようなも
のがある。
【００１１】・ＳＯＦ（スロットにデータが乗っている
かどうかを示す。） ・ＴＡＧ（ＰＥのアドレスを示す） ・ＳＴＡＧ（転送もとのＴＡＧ） ・ＤＴＡＧ（転送先のＴＡＧ） ・ＤＡＴＡ（ＰＥ間を転送されるデータ） ・ＲＥＡＤＹ（ＰＥがインターフェイスよりデータを取
り込むことが可能であることを示す） ・ＲＥＱ（ＰＥからデータを送りたいという意志表示） ・ＣＯＭＰＬＥＴＥ（インターフェイスからリングへデ
ータが送り出されたことを示す） ＰＥが他のＰＥにデータを送る必要が生じたときＰＥは
インターフェイスにＲＥＱ信号、ＤＡＴＡ、ＴＡＧを送
る。ＲＥＱを受けてインターフェイスはスロットのＳＯ
Ｆを確認し、ＳＯＦが立っていればそのまま送信せず、
ＳＯＦが立っていないスロットの時ＳＯＦを立ててデー
タを送信する。データ送信が成功するとＣＯＭＰＬＥＴ
Ｅフラグが立つ。データはリング状をぐるぐると転送さ
れながらそれぞれのインターフェイスで以下の条件で取
り込むかどうかを判断する。まずＳＯＦをみて有効なス
ロットであること、ＰＥが受け入れ可能であること（Ｒ
ＥＡＤＹが立っていること）、さらにＤＴＡＧをチェッ
クし自分のＴＡＧと一致していることを確認し、これら
がすべてＯＫの時に取り込まれる。ＤＡＴＡを取り込ん
だ後に、ＳＯＦフラグを倒し、スロットを空の状態にす
る。
かどうかを示す。） ・ＴＡＧ（ＰＥのアドレスを示す） ・ＳＴＡＧ（転送もとのＴＡＧ） ・ＤＴＡＧ（転送先のＴＡＧ） ・ＤＡＴＡ（ＰＥ間を転送されるデータ） ・ＲＥＡＤＹ（ＰＥがインターフェイスよりデータを取
り込むことが可能であることを示す） ・ＲＥＱ（ＰＥからデータを送りたいという意志表示） ・ＣＯＭＰＬＥＴＥ（インターフェイスからリングへデ
ータが送り出されたことを示す） ＰＥが他のＰＥにデータを送る必要が生じたときＰＥは
インターフェイスにＲＥＱ信号、ＤＡＴＡ、ＴＡＧを送
る。ＲＥＱを受けてインターフェイスはスロットのＳＯ
Ｆを確認し、ＳＯＦが立っていればそのまま送信せず、
ＳＯＦが立っていないスロットの時ＳＯＦを立ててデー
タを送信する。データ送信が成功するとＣＯＭＰＬＥＴ
Ｅフラグが立つ。データはリング状をぐるぐると転送さ
れながらそれぞれのインターフェイスで以下の条件で取
り込むかどうかを判断する。まずＳＯＦをみて有効なス
ロットであること、ＰＥが受け入れ可能であること（Ｒ
ＥＡＤＹが立っていること）、さらにＤＴＡＧをチェッ
クし自分のＴＡＧと一致していることを確認し、これら
がすべてＯＫの時に取り込まれる。ＤＡＴＡを取り込ん
だ後に、ＳＯＦフラグを倒し、スロットを空の状態にす
る。
【００１２】本実施例ではインターフェイス回路は超伝
導ＬＳＩを用いて実現されるのでＧＨｚクロック以上の
非常に高速な動作が可能である。またバスは超伝導線路
を用いて実現されるので無歪みで高速な信号線路とな
る。超伝導ＬＳＩは高速であるだけでなく、低消費電力
特性を有しているためインターフェイス部分を非常に高
密度に実装することが可能である。従って、インターフ
ェイスだけを抜き出してバスに接近させ、プロセッサ間
の通信速度をプロセッサの動作速度より高速にすること
が可能となる。このようなデータ交換手法を用いること
により、アーキテクチャ設計者は複雑なアーキテクチャ
を用いることなく、マルチプロセッサの性能向上を図る
ことができる。また、バスをリング状に接続し、信号を
一方向に転送することコンテンションを防ぐことができ
る。
導ＬＳＩを用いて実現されるのでＧＨｚクロック以上の
非常に高速な動作が可能である。またバスは超伝導線路
を用いて実現されるので無歪みで高速な信号線路とな
る。超伝導ＬＳＩは高速であるだけでなく、低消費電力
特性を有しているためインターフェイス部分を非常に高
密度に実装することが可能である。従って、インターフ
ェイスだけを抜き出してバスに接近させ、プロセッサ間
の通信速度をプロセッサの動作速度より高速にすること
が可能となる。このようなデータ交換手法を用いること
により、アーキテクチャ設計者は複雑なアーキテクチャ
を用いることなく、マルチプロセッサの性能向上を図る
ことができる。また、バスをリング状に接続し、信号を
一方向に転送することコンテンションを防ぐことができ
る。
【００１３】リング接続の場合、ＰＥの数が増加する
と、データ交換の時間が増大するという問題点がある
が、この増加時間はリング上のインターフェイスを直列
に接続するだけではなく、複数のリングを並列に接続す
ることや、少数のＰＥを接続したリングをクラスタ的に
さらにリング状に接続することなどにより、緩和するこ
とができる。
と、データ交換の時間が増大するという問題点がある
が、この増加時間はリング上のインターフェイスを直列
に接続するだけではなく、複数のリングを並列に接続す
ることや、少数のＰＥを接続したリングをクラスタ的に
さらにリング状に接続することなどにより、緩和するこ
とができる。
【００１４】［実施例２］図２に特許請求の範囲に記載
された本発明の第２の実施例を示す。図２（ａ）は第２
の実施例の模式図を示し、図において１０はプロセッサ
エレメント（ＰＥ）、１１はインターフェイス回路、１
２は超伝導線路、１３はスロットリピータを示し、
（ｂ）は該インターフェイスの模式図を示したもので、
１４はレシーバー、１５はサーバー、１６はリングから
入力される入力信号、１７はリングへ出力される出力信
号、１８はＰＥから入力されるサーバー信号、１９はＰ
Ｅから出力されるレシーバー信号を示す。
された本発明の第２の実施例を示す。図２（ａ）は第２
の実施例の模式図を示し、図において１０はプロセッサ
エレメント（ＰＥ）、１１はインターフェイス回路、１
２は超伝導線路、１３はスロットリピータを示し、
（ｂ）は該インターフェイスの模式図を示したもので、
１４はレシーバー、１５はサーバー、１６はリングから
入力される入力信号、１７はリングへ出力される出力信
号、１８はＰＥから入力されるサーバー信号、１９はＰ
Ｅから出力されるレシーバー信号を示す。
【００１５】本実施例の動作の概要を説明する。本実施
例では信号はリング上を回るスロット（論理的な箱を意
味している）の中に格納され、各スロットがクロック毎
にインターフェイス部分で制御信号に従い、信号のやり
とりを行う。スロットに格納される信号は次のようなも
のがある。
例では信号はリング上を回るスロット（論理的な箱を意
味している）の中に格納され、各スロットがクロック毎
にインターフェイス部分で制御信号に従い、信号のやり
とりを行う。スロットに格納される信号は次のようなも
のがある。
【００１６】・ＳＯＦ（スロットにデータが乗っている
かどうかを示す。） ・ＴＡＧ（ＰＥのアドレスを示す） ・ＳＴＡＧ（転送もとのＴＡＧ） ・ＤＴＡＧ（転送先のＴＡＧ） ・ＤＡＴＡ（ＰＥ間を転送されるデータ） ・ＤＡＣＰＴ（格納されているＤＡＴＡが有効であるか
どうかを示す） ・ＲＥＡＤＹ（ＰＥがインターフェイスよりデータを取
り込むことが可能であることを示す） ・ＲＥＱ（ＰＥからデータを送りたいという意志表示） ・ＣＯＭＰＬＥＴＥ（インターフェイスからリングへデ
ータが送り出されたことを示す） ＰＥが他のＰＥにデータを送る必要が生じたときＰＥは
インターフェイスにＲＥＱ信号、ＤＡＴＡ、ＴＡＧを送
る。ＲＥＱを受けてインターフェイスはスロットのＳＯ
Ｆを確認し、ＳＯＦが立っていればそのまま送信せず、
ＳＯＦが立っていないスロットの時ＳＯＦを立ててデー
タを送信する。データ送信が成功するとＣＯＭＰＬＥＴ
Ｅフラグが立つ。データはリング状をぐるぐると転送さ
れながらそれぞれのインターフェイスで以下の条件で取
り込むかどうかを判断する。まずＳＯＦをみて有効なス
ロットであること、ＰＥが受け入れ可能であること（Ｒ
ＥＡＤＹが立っていること）、さらにＤＴＡＧをチェッ
クし自分のＴＡＧと一致していることを確認し、これら
がすべてＯＫの時に取り込まれる。その時同時にＤＡＣ
ＰＴを立てる。
かどうかを示す。） ・ＴＡＧ（ＰＥのアドレスを示す） ・ＳＴＡＧ（転送もとのＴＡＧ） ・ＤＴＡＧ（転送先のＴＡＧ） ・ＤＡＴＡ（ＰＥ間を転送されるデータ） ・ＤＡＣＰＴ（格納されているＤＡＴＡが有効であるか
どうかを示す） ・ＲＥＡＤＹ（ＰＥがインターフェイスよりデータを取
り込むことが可能であることを示す） ・ＲＥＱ（ＰＥからデータを送りたいという意志表示） ・ＣＯＭＰＬＥＴＥ（インターフェイスからリングへデ
ータが送り出されたことを示す） ＰＥが他のＰＥにデータを送る必要が生じたときＰＥは
インターフェイスにＲＥＱ信号、ＤＡＴＡ、ＴＡＧを送
る。ＲＥＱを受けてインターフェイスはスロットのＳＯ
Ｆを確認し、ＳＯＦが立っていればそのまま送信せず、
ＳＯＦが立っていないスロットの時ＳＯＦを立ててデー
タを送信する。データ送信が成功するとＣＯＭＰＬＥＴ
Ｅフラグが立つ。データはリング状をぐるぐると転送さ
れながらそれぞれのインターフェイスで以下の条件で取
り込むかどうかを判断する。まずＳＯＦをみて有効なス
ロットであること、ＰＥが受け入れ可能であること（Ｒ
ＥＡＤＹが立っていること）、さらにＤＴＡＧをチェッ
クし自分のＴＡＧと一致していることを確認し、これら
がすべてＯＫの時に取り込まれる。その時同時にＤＡＣ
ＰＴを立てる。
【００１７】ＤＡＴＡを取り込んだ後に、ＳＯＦとＤＡ
ＣＰＴをみてどちらも１であればスロットを解放するこ
とができる。この作業はスロットリピータが行う。
ＣＰＴをみてどちらも１であればスロットを解放するこ
とができる。この作業はスロットリピータが行う。
【００１８】本実施例ではインターフェイス回路は超伝
導ＬＳＩを用いて実現されるのでＧＨｚクロック以上の
非常に高速な動作が可能である。またバスは超伝導線路
を用いて実現されるので無歪みで高速な信号線路とな
る。超伝導ＬＳＩは高速であるだけでなく、低消費電力
特性を有しているためインターフェイス部分を非常に高
密度に実装することが可能である。従って、インターフ
ェイスだけを抜き出してバスに接近させ、プロセッサ間
の通信速度をプロセッサの動作速度より高速にすること
が可能となる。また本実施例ではスロットを解放するた
めにスロットリピータを用意することにより、各インタ
ーフェイス部分ではスロットを解放するために必要なハ
ードウェアをそろえる必要がなく、ゲート数の減少が可
能となる。このようなデータ交換手法を用いることによ
り、アーキテクチャ設計者は複雑なアーキテクチャを用
いることなく、マルチプロセッサの性能向上を図ること
ができる。また、バスをリング状に接続し、信号を一方
向に転送することコンテンションを防ぐことができる。
導ＬＳＩを用いて実現されるのでＧＨｚクロック以上の
非常に高速な動作が可能である。またバスは超伝導線路
を用いて実現されるので無歪みで高速な信号線路とな
る。超伝導ＬＳＩは高速であるだけでなく、低消費電力
特性を有しているためインターフェイス部分を非常に高
密度に実装することが可能である。従って、インターフ
ェイスだけを抜き出してバスに接近させ、プロセッサ間
の通信速度をプロセッサの動作速度より高速にすること
が可能となる。また本実施例ではスロットを解放するた
めにスロットリピータを用意することにより、各インタ
ーフェイス部分ではスロットを解放するために必要なハ
ードウェアをそろえる必要がなく、ゲート数の減少が可
能となる。このようなデータ交換手法を用いることによ
り、アーキテクチャ設計者は複雑なアーキテクチャを用
いることなく、マルチプロセッサの性能向上を図ること
ができる。また、バスをリング状に接続し、信号を一方
向に転送することコンテンションを防ぐことができる。
【００１９】リング接続の場合、ＰＥの数が増加する
と、データ交換の時間が増大するという問題点がある
が、この増加時間はリング上のインターフェイスを直列
に接続するだけではなく、複数のリングを並列に接続す
ることや、少数のＰＥを接続したリングをクラスタ的に
さらにリング状に接続することなどにより、緩和するこ
とができる。
と、データ交換の時間が増大するという問題点がある
が、この増加時間はリング上のインターフェイスを直列
に接続するだけではなく、複数のリングを並列に接続す
ることや、少数のＰＥを接続したリングをクラスタ的に
さらにリング状に接続することなどにより、緩和するこ
とができる。
【００２０】［実施例３］図３に特許請求の範囲に記載
された本発明の第３の実施例を示す。図３（ａ）は第３
の実施例の模式図を示し、図において２０はプロセッサ
エレメント（ＰＥ）、２１はインターフェイス回路、２
２は超伝導線路、２３はスロットリピータを示し、
（ｂ）は該インターフェイス回路のパイプライン方式を
説明するための図を示したものである。
された本発明の第３の実施例を示す。図３（ａ）は第３
の実施例の模式図を示し、図において２０はプロセッサ
エレメント（ＰＥ）、２１はインターフェイス回路、２
２は超伝導線路、２３はスロットリピータを示し、
（ｂ）は該インターフェイス回路のパイプライン方式を
説明するための図を示したものである。
【００２１】本実施例の動作の概要を説明する。本実施
例では信号はリング上を回るスロット（論理的な箱を意
味している）の中に格納され、各スロットがクロック毎
にインターフェイス部分で制御信号に従い、信号のやり
とりを行う。スロットに格納される信号は次のようなも
のがある。
例では信号はリング上を回るスロット（論理的な箱を意
味している）の中に格納され、各スロットがクロック毎
にインターフェイス部分で制御信号に従い、信号のやり
とりを行う。スロットに格納される信号は次のようなも
のがある。
【００２２】・ＳＯＦ（スロットにデータが乗っている
かどうかを示す。） ・ＴＡＧ（ＰＥのアドレスを示す） ・ＳＴＡＧ（転送もとのＴＡＧ） ・ＤＴＡＧ（転送先のＴＡＧ） ・ＤＡＴＡ（ＰＥ間を転送されるデータ） ・ＤＡＣＰＴ（格納されているＤＡＴＡが有効であるか
どうかを示す） ・ＲＥＡＤＹ（ＰＥがインターフェイスよりデータを取
り込むことが可能であることを示す） ・ＲＥＱ（ＰＥからデータを送りたいという意志表示） ・ＣＯＭＰＬＥＴＥ（インターフェイスからリングへデ
ータが送り出されたことを示す） ＰＥが他のＰＥにデータを送る必要が生じたときＰＥは
インターフェイスにＲＥＱ信号、ＤＡＴＡ、ＴＡＧを送
る。ＲＥＱを受けてインターフェイスはスロットのＳＯ
Ｆを確認し、ＳＯＦが立っていればそのまま送信せず、
ＳＯＦが立っていないスロットの時ＳＯＦを立ててデー
タを送信する。データ送信が成功するとＣＯＭＰＬＥＴ
Ｅフラグが立つ。データはリング状をぐるぐると転送さ
れながらそれぞれのインターフェイスで以下の条件で取
り込むかどうかを判断する。まずＳＯＦをみて有効なス
ロットであること、ＰＥが受け入れ可能であること（Ｒ
ＥＡＤＹが立っていること）、さらにＤＴＡＧをチェッ
クし自分のＴＡＧと一致していることを確認し、これら
がすべてＯＫの時に取り込まれる。その時同時にＤＡＣ
ＰＴを立てる。
かどうかを示す。） ・ＴＡＧ（ＰＥのアドレスを示す） ・ＳＴＡＧ（転送もとのＴＡＧ） ・ＤＴＡＧ（転送先のＴＡＧ） ・ＤＡＴＡ（ＰＥ間を転送されるデータ） ・ＤＡＣＰＴ（格納されているＤＡＴＡが有効であるか
どうかを示す） ・ＲＥＡＤＹ（ＰＥがインターフェイスよりデータを取
り込むことが可能であることを示す） ・ＲＥＱ（ＰＥからデータを送りたいという意志表示） ・ＣＯＭＰＬＥＴＥ（インターフェイスからリングへデ
ータが送り出されたことを示す） ＰＥが他のＰＥにデータを送る必要が生じたときＰＥは
インターフェイスにＲＥＱ信号、ＤＡＴＡ、ＴＡＧを送
る。ＲＥＱを受けてインターフェイスはスロットのＳＯ
Ｆを確認し、ＳＯＦが立っていればそのまま送信せず、
ＳＯＦが立っていないスロットの時ＳＯＦを立ててデー
タを送信する。データ送信が成功するとＣＯＭＰＬＥＴ
Ｅフラグが立つ。データはリング状をぐるぐると転送さ
れながらそれぞれのインターフェイスで以下の条件で取
り込むかどうかを判断する。まずＳＯＦをみて有効なス
ロットであること、ＰＥが受け入れ可能であること（Ｒ
ＥＡＤＹが立っていること）、さらにＤＴＡＧをチェッ
クし自分のＴＡＧと一致していることを確認し、これら
がすべてＯＫの時に取り込まれる。その時同時にＤＡＣ
ＰＴを立てる。
【００２３】データ交換を高速に行うためにはスロット
のクロックを短くすることが必要である。そのために本
実施例ではパイプライン方式により動作させる。図３
（ｂ）に示されるようにスロット内のデータはＳＯＦ、
ＴＡＧ、ＤＡＴＡの３つに大きく分けられており、この
順でそれぞれ１クロック中に処理される。一つのスロッ
トの処理には３クロックかかることになるが、同時に３
つのインターフェイスで処理するために平均として１ク
ロックで１スロット分の処理できることになる。つまり
実効的に高速の処理がなされていることになる。
のクロックを短くすることが必要である。そのために本
実施例ではパイプライン方式により動作させる。図３
（ｂ）に示されるようにスロット内のデータはＳＯＦ、
ＴＡＧ、ＤＡＴＡの３つに大きく分けられており、この
順でそれぞれ１クロック中に処理される。一つのスロッ
トの処理には３クロックかかることになるが、同時に３
つのインターフェイスで処理するために平均として１ク
ロックで１スロット分の処理できることになる。つまり
実効的に高速の処理がなされていることになる。
【００２４】データが１クロックずつ遅れ、そのデータ
の有効性を表す情報が最初のクロックに乗っているとい
うパイプライン方式の構造は、有効だったデータを無効
にするという作業をインターフェイス単位でする事に本
質的に不向きである。従ってこの作業はスロットリピー
タが行う。スロット解放の条件はＳＯＦとＤＡＣＰＴを
みてどちらも１であることである。このときスロットリ
ピータはＳＯＦを０にしてスロットを解放する。
の有効性を表す情報が最初のクロックに乗っているとい
うパイプライン方式の構造は、有効だったデータを無効
にするという作業をインターフェイス単位でする事に本
質的に不向きである。従ってこの作業はスロットリピー
タが行う。スロット解放の条件はＳＯＦとＤＡＣＰＴを
みてどちらも１であることである。このときスロットリ
ピータはＳＯＦを０にしてスロットを解放する。
【００２５】本実施例ではインターフェイス回路は超伝
導ＬＳＩを用いて実現されるのでＧＨｚクロック以上の
非常に高速な動作が可能である。またバスは超伝導線路
を用いて実現されるので無歪みで高速な信号線路とな
る。超伝導ＬＳＩは高速であるだけでなく、低消費電力
特性を有しているためインターフェイス部分を非常に高
密度に実装することが可能である。従って、インターフ
ェイスだけを抜き出してバスに接近させ、プロセッサ間
の通信速度をプロセッサの動作速度より高速にすること
が可能となる。また本実施例ではスロットを解放するた
めにスロットリピータを用意することにより、各インタ
ーフェイス部分ではスロットを解放するために必要なハ
ードウェアをそろえる必要がなく、ゲート数の減少が可
能となる。また、パイプライン方式のアーキテクチャを
採用することにより頼子右側名データ交換を実現するこ
とが可能となる。このようなデータ交換手法を用いるこ
とにより、アーキテクチャ設計者は複雑なアーキテクチ
ャを用いることなく、マルチプロセッサの性能向上を図
ることができる。また、バスをリング状に接続し、信号
を一方向に転送することコンテンションを防ぐことがで
きる。
導ＬＳＩを用いて実現されるのでＧＨｚクロック以上の
非常に高速な動作が可能である。またバスは超伝導線路
を用いて実現されるので無歪みで高速な信号線路とな
る。超伝導ＬＳＩは高速であるだけでなく、低消費電力
特性を有しているためインターフェイス部分を非常に高
密度に実装することが可能である。従って、インターフ
ェイスだけを抜き出してバスに接近させ、プロセッサ間
の通信速度をプロセッサの動作速度より高速にすること
が可能となる。また本実施例ではスロットを解放するた
めにスロットリピータを用意することにより、各インタ
ーフェイス部分ではスロットを解放するために必要なハ
ードウェアをそろえる必要がなく、ゲート数の減少が可
能となる。また、パイプライン方式のアーキテクチャを
採用することにより頼子右側名データ交換を実現するこ
とが可能となる。このようなデータ交換手法を用いるこ
とにより、アーキテクチャ設計者は複雑なアーキテクチ
ャを用いることなく、マルチプロセッサの性能向上を図
ることができる。また、バスをリング状に接続し、信号
を一方向に転送することコンテンションを防ぐことがで
きる。
【００２６】リング接続の場合、ＰＥの数が増加する
と、データ交換の時間が増大するという問題点がある
が、この増加時間はリング上のインターフェイスを直列
に接続するだけではなく、複数のリングを並列に接続す
ることや、少数のＰＥを接続したリングをクラスタ的に
さらにリング状に接続することなどにより、緩和するこ
とができる。
と、データ交換の時間が増大するという問題点がある
が、この増加時間はリング上のインターフェイスを直列
に接続するだけではなく、複数のリングを並列に接続す
ることや、少数のＰＥを接続したリングをクラスタ的に
さらにリング状に接続することなどにより、緩和するこ
とができる。
【００２７】
【発明の効果】本発明ではインターフェイス回路は超伝
導ＬＳＩを用いて実現されるのでＧＨｚクロック以上の
非常に高速な動作が可能である。またバスは超伝導線路
を用いて実現されるので無歪みで高速な信号線路とな
る。超伝導ＬＳＩは高速であるだけでなく、低消費電力
特性を有しているためインターフェイス部分を非常に高
密度に実装することが可能である。従って、インターフ
ェイスだけを抜き出してバスに接近させ、プロセッサ間
の通信速度をプロセッサの動作速度より高速にすること
が可能となる。このようなデータ交換手法を用いること
により、アーキテクチャ設計者は複雑なアーキテクチャ
を用いることなく、マルチプロセッサの性能向上を図る
ことができる。また、バスをリング状に接続し、信号を
一方向に転送することコンテンションを防ぐことができ
る。
導ＬＳＩを用いて実現されるのでＧＨｚクロック以上の
非常に高速な動作が可能である。またバスは超伝導線路
を用いて実現されるので無歪みで高速な信号線路とな
る。超伝導ＬＳＩは高速であるだけでなく、低消費電力
特性を有しているためインターフェイス部分を非常に高
密度に実装することが可能である。従って、インターフ
ェイスだけを抜き出してバスに接近させ、プロセッサ間
の通信速度をプロセッサの動作速度より高速にすること
が可能となる。このようなデータ交換手法を用いること
により、アーキテクチャ設計者は複雑なアーキテクチャ
を用いることなく、マルチプロセッサの性能向上を図る
ことができる。また、バスをリング状に接続し、信号を
一方向に転送することコンテンションを防ぐことができ
る。
【００２８】また、プロセッサ間が高速に接続されるこ
とで、従来のベクトル計算機のように不規則ベクトルが
多用される応用の時の著しい性能の低下を防ぐことがで
きる。さらにプロセッサとメモリとを密結合することが
でき、プログラム作成が容易になる。
とで、従来のベクトル計算機のように不規則ベクトルが
多用される応用の時の著しい性能の低下を防ぐことがで
きる。さらにプロセッサとメモリとを密結合することが
でき、プログラム作成が容易になる。
【図１】図１（ａ）は第１の実施例の模式図、図１
（ｂ）は該インターフェイスの模式図である。
（ｂ）は該インターフェイスの模式図である。
【図２】図２（ａ）は第２の実施例の模式図、図２
（ｂ）は該インターフェイスの模式図である。
（ｂ）は該インターフェイスの模式図である。
【図３】図３（ａ）は第３の実施例の模式図、図３
（ｂ）は該インターフェイス回路のパイプライン方式を
説明するための図である。
（ｂ）は該インターフェイス回路のパイプライン方式を
説明するための図である。
【図４】図４はループ接続されたマルチプロセッサの従
来例である。
来例である。
１、１０、２０、３０ プロセッサエレメント（Ｐ
Ｅ） ２、１１、２１ インターフェイス回路 ３、１２、２２ 超伝導線路 ４、１４ レシーバー ５、１５ サーバー ６、１６ リングから入力される入力信号 ７、１７ リングへ出力される出力信号 ８、１８ ＰＥから入力されるサーバー信号 ９、１９ プロセッサから出力されるレシーバー信
号 １３、２３ スロットリピータ ３２ 常伝導線路を示す。
Ｅ） ２、１１、２１ インターフェイス回路 ３、１２、２２ 超伝導線路 ４、１４ レシーバー ５、１５ サーバー ６、１６ リングから入力される入力信号 ７、１７ リングへ出力される出力信号 ８、１８ ＰＥから入力されるサーバー信号 ９、１９ プロセッサから出力されるレシーバー信
号 １３、２３ スロットリピータ ３２ 常伝導線路を示す。
Claims (1)
- 【請求項１】 プロセッサ及びメモリエレメントとのイ
ンターフェイスを複数個含む超伝導リングネットワーク
に於いて、超伝導回路により構成される前記インタフェ
ースと、超伝導線路により構成される前記インタフェー
ス間のバスと、前記インタフェースと前記超伝導線路が
リング型に接続されていることを特徴とする超伝導リン
グネットワーク。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33416093A JPH07202920A (ja) | 1993-12-28 | 1993-12-28 | 超伝導リングネットワーク |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33416093A JPH07202920A (ja) | 1993-12-28 | 1993-12-28 | 超伝導リングネットワーク |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202920A true JPH07202920A (ja) | 1995-08-04 |
Family
ID=18274216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33416093A Pending JPH07202920A (ja) | 1993-12-28 | 1993-12-28 | 超伝導リングネットワーク |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07202920A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01248722A (ja) * | 1988-03-30 | 1989-10-04 | Toshiba Corp | 情報交換装置 |
| JPH0222805A (ja) * | 1988-07-12 | 1990-01-25 | Mitsubishi Electric Corp | 送受信回路 |
-
1993
- 1993-12-28 JP JP33416093A patent/JPH07202920A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01248722A (ja) * | 1988-03-30 | 1989-10-04 | Toshiba Corp | 情報交換装置 |
| JPH0222805A (ja) * | 1988-07-12 | 1990-01-25 | Mitsubishi Electric Corp | 送受信回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4684885A (en) | Arrangement for on-line diagnostic testing of an off-line standby processor in a duplicated processor configuration | |
| US20020083298A1 (en) | Asynchronous pipeline control interface | |
| JPS60148249A (ja) | メツセ−ジ除去方法 | |
| KR20030064376A (ko) | 클럭이 전송되는 ｉ/ｏ 시스템을 위한 효율적인 클럭 시작및 정지 장치 | |
| US5459836A (en) | Inter-processor communication net | |
| US6014036A (en) | Bidirectional data transfer path having increased bandwidth | |
| CN115495399B (zh) | 一种分布式仲裁系统、方法、装置、存储介质及电子设备 | |
| US6584536B1 (en) | Bus transaction accelerator for multi-clock systems | |
| JP2782521B2 (ja) | マルチプロセッサ構造体のための相互接続システム | |
| JPS59106021A (ja) | バス構成方式 | |
| JPH07202920A (ja) | 超伝導リングネットワーク | |
| KR100337059B1 (ko) | 탄성 버스 인터페이스 데이터 버퍼 | |
| JP3023397B2 (ja) | 活性挿抜時の同期制御方式 | |
| JPS6019821B2 (ja) | シリアルデ−タ受信方式 | |
| US7036038B2 (en) | Converter circuit for synchronizing bus control signals according to a ratio of clock frequencies between different clock domains | |
| JPS6221462B2 (ja) | ||
| JP2001142852A (ja) | 高速並列計算用同期及び通信制御装置 | |
| KR101276837B1 (ko) | 서로 다른 동작 주파수로 동작하는 프로세서 시스템 간의 통신을 지원하기 위한 장치 | |
| CN115687197B (zh) | 数据接收模块、数据接收方法、电路、芯片及相关设备 | |
| US6499080B1 (en) | Post write buffer for a dual clock system | |
| US12093754B2 (en) | Processor, information processing apparatus, and information processing method | |
| CN110532110A (zh) | 一种在多核场景中自动切换外送数据的uart主控系统 | |
| CN121764835A (zh) | 芯片间的数据传输方法、芯片和电子设备 | |
| JPH1166024A (ja) | クロスバスイッチ切換システム | |
| JP2000132506A (ja) | 通信装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970909 |