JPH07202948A - データ伝送方法および伝送システム - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、集積回路内の記憶回路と外部の電
力供給源との間で直列データを伝送する方法およびシス
テムに関し、システム動作上の信頼性および安全性を有
する電源電圧をもとにデータの伝送と制御を行うことを
目的とする。 【構成】 集積化された記憶回路の出力信号として、幅
変調がなされかつ一定の周波数を有する電流信号を得る
ために、記憶回路により生成されるデータの関数として
電力供給源からの供給電流を変調し、集積化された記憶
回路に対する入力信号に相当する電圧信号を得るため
に、記憶回路に伝送すべきデータの関数として複数の信
号を生成した後に、変調後の供給電流に複数の信号を重
畳し、入力信号および出力信号を同期化回路等により同
期化し、複数の信号の幅を、互いに独立した論理状態に
対応させると共に記憶回路により伝送されるデータに対
応させ、同期化された複数の信号間の位相を、互いに独
立した論理状態に対応させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積化された記憶回路
（他の機能を有する回路も含め、単に、集積回路とよぶ
こともある）と、この記憶回路の外部に存在する電力供
給源（通常、電源と略記される）との間で直列データ
（Serial Data ）を伝送するための方法およびシステム
に関する。

【０００２】

【従来の技術、および、発明が解決しようとする課題】
現在のところ、集積化された記憶回路として、外部の適
切な読み出し／書き込み装置を利用する形式で電力供給
源により読み出しがなされたり読み出しおよび書き込み
がなされたりし得るような集積化されたＲＯＭ（読み出
し専用メモリ）、ＥＰＲＯＭ（消去可能かつプログラム
可能な読み出し専用メモリ）、またはＥＥＰＲＯＭ（電
気的に消去可能かつプログラム可能な読み出し専用メモ
リ）が存在する。このような集積化された記憶回路を用
いた場合、電力供給源からの電源電圧に複数の信号を重
畳することにより、直列形式で情報（データも含まれ
る）が伝送される。さらに詳しく説明すると、集積化さ
れた記憶回路の内部への情報の伝送は、電源電圧に重畳
されると共に振幅変調がなされた電圧の信号によって遂
行される。これらの電圧信号は、上記の読み出し／書き
込み装置により生成される。また一方で、集積化された
記憶回路の外部への情報の伝送は、上記の集積化された
記憶回路により生成される電流の信号によって遂行され
る。この場合、上記の電流信号は、このような記憶回路
が消費する基準電流に重畳される。

【０００３】上記の情報伝送の手順は単純である。しか
しながら、このような情報伝送を行う場合、信号を歪め
たり信号の解明（Interpretation）を誤ったりするおそ
れがあるような、あらゆる種類の接触不良および干渉が
起こり得る。これらの接触不良および干渉のために、従
来行われている情報伝送の手順は、比較的信頼性の乏し
いものになるという問題が発生する。

【０００４】本発明は上記問題点に鑑みてなされたもの
であり、システム内での接触不良および干渉に影響され
ることのないような優れた動作上の信頼性および安全性
を有する電源電圧に基づいてデータの伝送および制御を
行うことが可能なデータ伝送方法およびデータ伝送シス
テムを提供することを目的とするものである。

【０００５】

【課題を解決するための手段、および、作用】上記問題
点を解決するために、本発明は、集積化された記憶回路
と、この記憶回路に対し所定の供給電流を送り込むため
の外部の電力供給源との間で直列データを伝送するため
のデータ伝送方法および伝送システムにおいて、下記の
手法を採用する。

【０００６】（1)集積化された記憶回路の出力信号を得
るために、電力供給源からの供給電流を、集積化された
記憶回路により生成されるデータの関数として変調す
る。 （2)集積化された記憶回路に対する入力信号を得るため
に、複数の信号を、この集積化された記憶回路に伝送す
べきデータの関数として生成し、上記の変調された供給
電流に重畳する。 （3)さらに、上記の入力信号および出力信号を互いに同
期化する。 （4)さらに詳しく説明すると、集積化された記憶回路の
出力信号として同記憶回路から供給される複数の電流信
号は、幅変調がなされた一定の周波数信号である。この
場合、集積化された記憶回路により生成される上記の電
流信号と同期する複数の電圧信号を作り出すことができ
るように、集積化された記憶回路の外部に読み出し／書
き込み装置を設ける。上記電流信号と上記電圧信号との
間の位相は、集積化された記憶回路に伝送すべき情報の
論理状態を表している。

【０００７】好ましくは、上記の出力信号に対応する電
流信号における一定の周波数の値は、集積化された記憶
回路から指令される。さらに好ましくは、電力供給源と
外部の読み出し／書き込み装置との間でなされるデータ
の伝送、および、集積化された記憶回路への電力供給源
からの電力供給は、搬送波の周波数によって遂行され
る。この搬送波の周波数は、上記の伝送すべきデータの
周波数よりもはるかに高く、かつ、送信用コイルを介し
て受信用コイルに伝送される。この受信用コイルの出力
側の信号は、集積化された記憶回路の電力供給用端子に
印加される前に、予め整流されかつフィルタ処理がなさ
れる。

【０００８】さらに好ましくは、上記の読み出し／書き
込み装置に接続され、かつ、集積化された記憶回路から
分離される１つの移動可能要素が、この集積化された記
憶回路に接続される。

【０００９】さらに好ましくは、本発明のデータ伝送シ
ステムは、１つのマイクロプロセッサ５８と、１つの制
御回路とを備えている。この場合、マイクロプロセッサ
および制御回路は、集積化された記憶回路により生成さ
れる複数の信号と、このマイクロプロセッサにより生成
される複数の信号との間の同期障害を検出する。

【００１０】さらに好ましくは、本発明のデータ伝送シ
ステムは、交換可能なメモリを備えており、この交換可
能なメモリは、上記の読み出し／書き込み装置に固定さ
れ得る。

【００１１】さらに好ましくは、上記の移動可能要素、
例えば、接触式ライトペンは、２種の接触体を備えてい
る。これらの２種の接触体は、ばねに取り付けられる中
心部の接触式先端部と、この移動可能要素の端部に取り
付けられる導電性のゴム製リングとを含む。さらに好ま
しくは、上記の読み出し／書き込み装置は、集積化され
た記憶回路の内容を書き写すための基本データを有する
少なくとも一つのメモリ素子と、種々のデータを入力す
るためのキーボードと、ユーザに対し有用なデータを提
供するためのディスプレイとを備えている。

【００１２】本発明のデータ伝送方法および伝送システ
ムによれば、外部の読み出し／書き込み装置内で、集積
化された記憶回路の入力信号と出力信号との間で同期を
とることによりデータの誤りを速やかに検出するように
しているので、電力供給源からの電源電圧が、システム
内での接触不良および干渉に影響されることなく記憶回
路に供給される。すなわち、システム動作上の信頼性お
よび安全性が保証された状態の電源電圧に基づいてデー
タの伝送および制御を行うことができる。

【００１３】さらに、集積化された記憶回路が多数存在
する場合でも、入力信号と出力信号との間の同期化によ
りデータの信頼性が常に保証されているために、余計な
データ誤り検出回路等を付加する必要がないので、これ
らの記憶回路間の接続端子の数の最大値を適度に抑制す
ることができる。この点は、例えば水晶時計のような、
小型化が重要な事項となる応用例においては特に有効で
ある。

【００１４】

【実施例】以下、添付図面を参照しながら、本発明の実
施例を説明することとする。図１は、本発明に係る電流
信号を生成するための回路構成を示す回路ブロック図で
ある。

【００１５】図１においては、基本的に、情報の伝達に
必要な基準信号である電流信号を作り出すことを可能に
するような集積回路（集積化された記憶回路を含む）の
内部の構成要素が示されている。ここでは、データ伝送
システム全体の基本周波数を生成する内部クロック生成
部（例えば、発振器、図１では、ＯＳＣとして示されて
いる）１が設けられている。この内部クロック生成部１
は、２つのフリップフロップ２、３により構成される周
波数分割回路に対し正確な基本周波数を供給するもので
ある。これらのフリップフロップ２、３は、上記の基本
周波数を４で分割して各々１／４の周波数にする。上記
のフリップフロップ２、３の出力４、５、６および７
は、４つのＡＮＤゲート８、９、１０および１１の入力
に接続される。これらのＡＮＤゲート８、９、１０およ
び１１は、各々の出力側において、４つの信号Ａ、Ｂ、
ＣおよびＤを供給する。さらに、上記のＡＮＤゲート
８、９、１０および１１の出力は、ＯＲゲート１２、１
３の入力に接続される。これらのＯＲゲート１２、１３
は、出力信号Ｘ、ＹおよびＺを作り出すことを可能にす
るものである。

【００１６】図２は、図１の本発明に係る回路により生
成される信号の波形を示す図である。なお、これ以降、
前述した構成要素と同様のものについては、同一の参照
番号を付して表すものとする。

【００１７】図２において、４つの信号Ａ、Ｂ、Ｃおよ
びＤは、いずれも同じ周波数を有する。ただし、これら
の信号Ａ、Ｂ、ＣおよびＤは、時間軸に対し、それぞれ
１／４周期（１周期はＴｓで示す）のオフセットがかか
っている。これらの信号Ａ、Ｂ、ＣおよびＤに基づき、
同じ周波数を有する３つの出力信号Ｘ、ＹおよびＺが得
られる。これらの出力信号Ｘ、ＹおよびＺの立ち上がり
区間は、互いに重なり合っている。ただし、上記の出力
信号Ｘ、ＹおよびＺのパルスの幅は、それぞれ異なる。
互いに独立した論理状態が、上記の出力信号Ｘ、Ｙおよ
びＺのパルスの幅にそれぞれ対応する。例えば、論理状
態“Ｘ”は出力信号Ｘに対応し、論理状態“０”は出力
信号Ｙに対応し、そして、論理状態“１”は出力信号Ｚ
に対応する。さらに、論理状態“Ｘ”は、特殊な状態に
対応する。この特殊な状態は、例えば、２つのグループ
“１”および“０”間を互いに分離するための分離部と
して用いることができる。集積回路が消費する電流を、
上記の出力信号Ｘ、ＹおよびＺの関数として変調するこ
とにより、例えば、トランジスタを用いたスイッチング
動作によって電源に対する負荷を切り替えることによ
り、ＥＥＰＲＯＭのようなメモリ素子を有する集積回路
内に含まれる情報が、集積回路の外部へ直列形式で伝送
される。

【００１８】このようにして伝送された情報を読み出す
際に、基本的に読み出し装置が必要とすることは、集積
回路への供給電流の変化を測定することのみである。た
だし、読み出し装置においては、集積回路により伝送さ
れた情報を保持するために、上記出力信号Ｘ、Ｙおよび
Ｚに対応する電流信号の幅の関数としてこれらの電流信
号を解明することも必要である。明らかなことではある
が、上記の読み出し装置は、メモリ素子内の内容を読み
出し、この読み出された内容に含まれる情報を直列形式
の情報に変換するために必要な手段を備えていなければ
ならない。このような手段は、複数のメモリ素子、およ
び、これらのメモリ素子のアクセスに関する構成に依存
する。上記の手段は、従来技術において周知のことであ
り、ここでは、詳細な説明はしないこととする。

【００１９】さらに、図２においては、複数のパルスＩ
ａが存在する。これらのパルスＩａは、電源の電源電圧
に重畳された電圧信号によって生成される。この場合、
上記パルスＩａは、集積回路により生成される電流信号
に対する電圧信号の位相ψ１、ψ２およびψ３の関数と
してみれば、出力信号Ｂ、ＣおよびＤと同じ位相を有す
ることが、容易に認識されるであろう。これらの位相ψ
１、ψ２およびψ３は、集積回路に伝送すべき情報の論
理状態“Ｘ”、“０”および“１”にそれぞれ対応す
る。上記のパルスＩａの機能は、後の図４にて詳しく説
明することとする。

【００２０】図３は、本発明に係る回路の電源電圧に重
畳される電圧信号の増幅器の構成を示す回路図である。
図３においては、電圧信号の増幅器の代表的な例とし
て、ＣＭＯＳ形のトランジスタを備えた増幅器が示され
ている。このＣＭＯＳ形のトランジスタを備えた増幅器
は、集積回路用の電源電圧に重畳される電圧のパルス３
０に基づき、複数のパルスＩａ（すなわち、電圧信号）
を作り出すことを可能にするものである。前述の図１の
回路により生成される信号は、インバータ３１の入力に
印加される。このインバータ３１の出力は、トランジス
タ３２のゲート、および、ＯＲゲート３３の第１の入力
に伝えられる。

【００２１】さらに、図３において、トランジスタ３２
のコレクタ（ドレイン）は、トランジスタ３４のエミッ
タ（ソース）に接続される。このトランジスタ３４のゲ
ートおよびコレクタは、コンデンサ３５に結合される。
このコンデンサ３５は、トランジスタ３６、３７により
形成される反転形の増幅器の入力に接続される。これら
のトランジスタ３６、３７の各々のゲートおよびコレク
タは、いずれも共通になっている。上記トランジスタ３
６、３７の共通のゲートは、反転形の増幅器の入力とな
り、共通のコレクタは、同反転形の増幅器の出力とな
る。この反転形の増幅器の出力は、ＯＲゲート３３の第
２の入力に伝えられる。最終的に、トランジスタ３８の
ゲートおよびコレクタ、ならびにエミッタは、反転形の
増幅器の入力と出力にそれぞれ接続される。

【００２２】出力信号Ａが正である場合、インバータ３
１の出力のレベルは“０”になる。それゆえに、ＯＲゲ
ート３３の出力は、上記インバータ３１の出力のレベル
“０”により抑止される。この状態では、増幅器は、そ
の出力側において、パルスＩａを送出することができな
い。上記の出力信号Ａは、電力供給ライン上のパルス３
０を検出するための検出装置として機能する増幅器を初
期化するために使用される。ここでは、出力信号Ｂ、Ｃ
またはＤが入力される期間中にパルス３０が到達した場
合のみ、増幅器は、その出力側において、パルスＩａを
送出するであろう。出力信号Ａが入力される期間中に、
トランジスタ３２、３４は、コンデンサ３５を充電する
ことを可能にする。また一方で、トランジスタ３８は、
トランジスタ３７の両端に挟まれたコンデンサ３５を放
電することを可能にする。

【００２３】コンデンサ３５の端子間の電圧は、このコ
ンデンサ３５の充電電流と放電電流とが釣り合って平衡
状態になったときに安定になる。このような釣り合いの
状態、すなわち、平衡状態においては、トランジスタ３
６、３７は能動状態になり、増幅器はＢ級にバイアスさ
れる（Polarized ）。さらに、トランジスタ３７は、ト
ランジスタ３６よりも能動状態になる。なぜならば、前
者のトランジスタ３７は、後者のトランジスタ３６を通
過する電流ばかりでなく、トランジスタ３２、３４を通
過する電流も提供するからである。

【００２４】出力信号Ａが０（零）になった場合、トラ
ンジスタ３６、３７は、もはや能動状態ではなくなる。
そして、コンデンサ３５は、トランジスタ３６、３７を
Ｂ級にバイアスし続ける。この状態では、トランジスタ
３６、３７の出力のレベルが低くなってＯＲゲート３３
の出力のレベルが“０”になる。電源電圧に重畳される
パルス３０が、電力供給ライン３９上に現れた場合、ト
ランジスタ３６は、トランジスタ３６よりも能動状態に
なる。もし、この電力供給ライン３９上のパルスが適切
な振幅を有しているならば、増幅器の出力のレベルは、
ＯＲゲート３３の場合と同じように、“１”に変化す
る。この結果、電源の電源電圧に重畳される電圧信号に
関連した出力としてのパルスＩａが生成される。

【００２５】図４は、本発明の手法により同期化された
電圧信号を復号化するためのシステムの構成を示す回路
ブロック図である。図４においては、電源の電源電圧に
重畳される複数のパルス３０に対応する複数のパルスＩ
ａを復号化するための回路（デコーダともよばれる）の
代表的な例が示されている。

【００２６】図４に示す回路は、一方で、パルスＩａが
全く出力されないか（パルス無出力）、または、過剰に
出力されるか（パルス過剰出力）を速やかに検出するこ
とを可能にする。また、図４に示す回路は、他方で、複
数のパルスＩａの各々に対し論理的な桁（Significanc
e）Ｘ、Ｙまたは１を付与する。このような論理的な桁
は、パルスＩａの各々が、出力信号Ｂ、ＣおよびＤに対
し同時に到達するか否かに関する関数として付与される
ものである。ここで、ＥＥＰＲＯＭ形またはＥＰＲＯＭ
形の回路の場合、必要なときには、メモリ素子の内容を
修正することができるように、集積回路への情報の伝送
を可能にすることも必要になる。上記のような図４の回
路の動作は、読み出しがメモリ内容の質を低下させない
のに対し、書き込みが非可逆的な結果をもたらすという
点において、特に注意を要する。

【００２７】それゆえに、上記の集積回路は、接触不良
または干渉に起因して発生し得る誤った情報から、外部
からの正しい情報を容易に分離することを可能にするた
めの手段を備えていなければならない。さらに、読み出
しおよび書き込みを行うための読み出し／書き込み装置
は、電源電圧に重畳される複数の電圧信号を作り出せる
ように調整しなければならない。これらの電圧信号は、
図３にて既述したように、対応する複数のパルスＩａを
供給するための増幅器により検出される。さらに、上記
の電圧信号は、集積回路により供給される電流信号（図
２）に対し同期化される。この同期化により、上記の電
圧信号の各々の位相が、図１のＡＮＤゲート９、１０お
よび１１の出力にそれぞれ対応する信号Ｂ、ＣおよびＤ
のいずれか１つの位相と一致するようにしている。上記
の各位相は、読み出し装置により集積回路の内部に伝送
すべき情報の論理状態Ｘ、０および１中のいずれか１つ
の論理状態に対応している。

【００２８】さらに、図４においては、これらの論理状
態Ｘ、０および１を復号化して任意の伝送エラーを速や
かに検出することを可能にするための回路が示されてい
る。上記の３つの論理状態Ｘ、０および１を分離するた
めに、パルスＩａが、３つのＤフリップフロップ４０、
４１および４２の各々のクロック入力端子ｃに印加され
る。これらのＤフリップフロップ４０、４１および４２
のリセット入力端子ｒは、前述の図１のＡＮＤゲート８
の出力に接続される。ＡＮＤゲート８は、その出力側か
らＤフリップフロップ４０、４１および４２へ信号Ａを
供給する（図３）。上記の３つのＤフリップフロップ４
０、４１および４２の各々の出力は、ＯＲゲート４３の
入力に接続される。さらに、このＯＲゲート４３の出力
は、Ｄフリップフロップ４４のＤ入力端子ｄに伝えられ
る。

【００２９】集積回路により生成される電流信号の周期
を基準として考慮した場合、この電流信号の１周期の期
間は、信号Ａ、Ｂ、ＣおよびＤにそれぞれ対応する４つ
の１／４周期の期間に細分される。最初の１／４周期の
期間では、Ｄフリップフロップ４０、４１、４２および
４４は、“０”にリセットされる。その後、パルスＩａ
が第２番目の１／４周期の期間に入った場合、１つのＤ
フリップフロップ４０が“１”に変化する。さらに、第
３番目の１／４周期の期間に入った場合、１つのＤフリ
ップフロップ４１が“１”に変化する。さらにまた、第
４番目の１／４周期の期間に入った場合、１つのＤフリ
ップフロップ４２が“１”に変化する。これらのＤフリ
ップフロップの変化の状態は、伝送すべき情報の論理状
態Ｘ、０および１にそれぞれ対応する。

【００３０】読み出し／書き込み装置が正しく機能する
ために、この読み出し／書き込み装置は、１周期に対し
１つのパルスを生成しなければならない。それゆえに、
１周期の間に、Ｄフリップフロップ４０、４１および４
２の少なくとも１つの出力のレベルが“１”になると共
に、ＯＲゲート４３の出力のレベルが“１”になる必要
がある。このＯＲゲート４３の出力は、インバータ４５
の入力に接続される。ＯＲゲート４３の出力のレベルが
“１”になったときに、インバータ４５の出力のレベル
は“０”になる。

【００３１】装置の誤動作、例えば、接触不良の結果と
して、考慮の対象となる周期の期間中にパルスＩａが発
生しない場合、Ｄフリップフロップ４２の出力のレベル
は“０”に保持される。このために、増幅器として機能
するインバータ４５の出力のレベルは“１”に保持され
るであろう。インバータ４５の出力のレベルが“１”の
状態は、「パルス無出力（ＮＯ ＰＵＬＳＥ）」の状態
に対応する。

【００３２】しかしながら、別の誤動作、例えば、干渉
が生じた結果として、考慮の対象となる周期の期間中に
２個以上のパルスＩａが発生した場合、最初のパルス
は、ＯＲゲート４３の出力のレベルと同じように、ある
一つのＤフリップフロップの出力のレベルを“１”に切
り替える。このＯＲゲート４３の出力は、Ｄフリップフ
ロップ４４のＤ入力端子ｄに伝えられる。このときに、
Ｄフリップフロップ４４は“１”に変化する。次に、第
２番目のパルスＩａが発生した時点で、Ｄフリップフロ
ップ４４は再び“０”に変化する。上記のようなＤフリ
ップフロップ４４の変化の状態は、「パルス過剰出力
（ＴＯＯ ＭＵＣＨ ＰＵＬＳＥ）」の状態に対応す
る。

【００３３】このようにして、上記２種の誤動作の各々
は、集積回路内で速やかに検出される。上記のような誤
動作の検出を遂行することにより、典型的な手法で、書
き込みの工程を迅速に抑止することが可能になる。それ
ゆえに、上記２種の誤動作の検出を組合せれば、情報の
伝送に際し、ほぼ絶対的な安全性が保証されることにな
る。

【００３４】図５は、本発明に係る入力信号および出力
信号間の同期化回路を含む読み出し／書き込み装置の構
成を示すブロック図である。図５では、同期化回路を含
む読み出し／書き込み回路からなる読み出し／書き込み
装置の構成が例示されている。さらに詳しくいえば、集
積回路の出力側の電流信号と、同集積回路の入力側の電
圧信号との間で同期をとるための同期化装置の構成が例
示されている。

【００３５】図５において、破線６９の右側の複数の構
成要素は、既に説明済みの集積回路（集積化された記憶
回路を含む）内部の構成要素であり、集積回路の一部を
形成するものである。これに対し、破線６９の左側の複
数の構成要素は、さらに特定的にいえば、読み出し／書
き込み装置に関係するものである。

【００３６】さらに詳しく説明すると、図５における破
線６９の右側の部分では、集積化された記憶回路４６が
設けられている。この集積化された記憶回路４６は、発
振器と、４分周のデバイダ（周波数分割回路）とを有し
ている。さらに、上記の集積化された記憶回路４６は、
整形回路４７を利用して周期Ｔｓの信号Ｘ、ＹおよびＺ
を生成する。これらの信号Ｘ、ＹおよびＺは、トランジ
スタ６６によって集積回路の外部に伝送される。このト
ランジスタ６６は、供給ライン３９に接続された負荷６
７に対しスイッチング動作を行う。この負荷６７に対す
るスイッチング動作により、供給ライン３９上で複数の
電流信号が作り出される。これらの電流信号は、信号
Ｘ、ＹおよびＺに対応する情報を集積回路の外部に伝送
することを可能にするものである。さらに、前述の図３
に示したものと同じ構成の増幅器６８も、図５に示され
ている。この増幅器６８は、前述の図４に示したものと
同じ構成のデコーダ４８にパルスＩａを供給するもので
ある。

【００３７】図５の読み出し／書き込み装置において
は、供給ライン３９を介して集積回路に到達するような
一定の周期Ｔｓの電流信号（信号Ｘ、ＹおよびＺに対応
する）は、入力増幅器４９により増幅される。さらに、
このようにして増幅した電流信号は、１０００分周の第
１のデバイダ５０の入力に伝達される。さらに、この第
１のデバイダ５０は、その出力側において、１０００×
Ｔｓの周期（１／１０００の周波数）の信号を作り出
す。

【００３８】さらに、図５の読み出し／書き込み装置
は、周期Ｔｏの信号を生成する内部発振器５１が設けら
れている。この内部発振器５１は、１０００分周の第２
のデバイダ５２の入力に接続される。この第２のデバイ
ダ５２から出力される信号の周期は、１０００×Ｔｏに
なる。さらに、この第２のデバイダ５２の出力は、第３
のデバイダ５３の入力に接続される。この第３のデバイ
ダ５３の論理出力は、バッファメモリ５４の入力に接続
される。このバッファメモリ５４は、プログラム可能な
分周比デバイダ（Programmable Rate Divider ）５５の
選択入力端子に接続される。このプログラム可能な分周
比デバイダ５５は、その入力側において、内部発振器５
１から供給される周期Ｔｏの信号を受け取り、その出力
側において、周期Ｔｅの信号を送出する。

【００３９】第１のデバイダ５０が１周期の動作を完全
に遂行したときに、第３のデバイダ５３の状態は、バッ
ファメモリ５４に保持（記憶）される。さらに、この時
点で、第２および第３のデバイダ５２、５３の各々がリ
セットされて出力のレベルが“０”になる。もし、上記
のような特定の瞬間において、第１のデバイダ５０の状
態がＮならば、下記の関係式が得られる。 Ｎ×１０００×Ｔｏ＝１０００×Ｔｓ ……（１） それゆえに、 Ｎ＝Ｔｓ／Ｔｏ ……（２）

【００４０】プログラム可能な分周比デバイダ５５の分
周比は、バッファメモリ５４によりＮに固定される。こ
のため、この分周比デバイダ５５の出力の周期は、下記
の関係式により表される。 Ｔｅ＝Ｎ×Ｔｏ＝Ｔｓ ……（３） これらの関係式によれば、読み出し／書き込み装置によ
り送出される周期Ｔｅの信号と、集積回路により送出さ
れる周期Ｔｓの信号との間には、等価性が存在すること
がわかる。それゆえに、前述のような内部発振器や複数
のデバイダを含む回路５８′は、上記の複数種の信号間
の同期化回路として機能する。

【００４１】さらに、実際の複雑な回路構成を提示する
よりもむしろ本発明のデータ伝送システムを理解し易く
するという観点に立って、上記の読み出し／書き込み装
置の構成をさらに詳しく説明することとする。このよう
な観点からすれば、無線伝送システムにおいては、広く
一般に用いられている同期化回路として、商業的に入手
可能な集積化された周波数合成装置（ＰＬＬ：フェーズ
ロックループ）が存在する。この集積化された周波数合
成装置は、図５を参照しながら説明した回路よりもはる
かに申し分のない形で同期化の機能を遂行する。

【００４２】図５の読み出し／書き込み装置はまた、マ
イクロプロセッサ５６を備えている。このマイクロプロ
セッサ５６は、各種の制御部を制御したり、集積回路か
ら供給されるかまたは同集積回路に伝えられるデータの
伝達関数を制御したりする。上記マイクロプロセッサ５
６は、バスを介して、複数の電圧信号を整形するための
整形回路５７に接続される。これらの電圧信号は、伝送
すべき情報の論理状態“Ｘ”、“０”または“１”の関
数として、集積回路用の電源電圧に重畳される。

【００４３】さらに、上記マイクロプロセッサ５６で
は、このマイクロプロセッサの内部にあるＲＯＭ（マス
クＲＯＭ）のような専用メモリ５８、および、同マイク
ロプロセッサの外部にあるＥＰＲＯＭのいずれかによっ
てプログラミングがなされる。この場合、上記ＥＰＲＯ
Ｍは、読み出し／書き込み装置に固定されている。さら
にまた、この読み出し／書き込み装置は、交換可能なメ
モリ５９を備えている。この交換可能なメモリ５９は、
特定のユーザによって専用的に利用される複数のサブプ
ログラム（サブルーチンともよばれる）を含む。これら
のサブプログラムは、例えば、集積回路内のメモリ素子
の内容のアクセスコード、または、同メモリ素子の内容
の特殊な暗号化に関係するものである。

【００４４】図６は、読み出し／書き込み装置を備えた
完璧なシステムの構成を示す外観図である。図６におい
ては、読み出し／書き込み装置６０を備えたシステム全
体の構成の代表的な例が示されている。この読み出し／
書き込み装置６０は、前述の図５に関係した読み出し／
書き込み装置を備えると共に、キーボード６１およびデ
ィスプレイ６２を備えている。このキーボード６１は、
種々の機能を選択するか、または、各種の変数を導入す
ることを可能にするものである。また、ディスプレイ６
２は、必要な情報を読み出したり、一般的な形でシステ
ムと交信したりすることを可能にするものである。

【００４５】図６の読み出し／書き込み装置６０はま
た、交換可能なメモリの割振場所６３を備えている。こ
の割振場所６３においては、特定の用途またはユーザに
適したプログラムの要素を含む交換可能なメモリ６４を
システムに接続することが可能になる。さらにまた、上
記の読み出し／書き込み装置６０は、特定の集積化され
た記憶回路に対し直接接続または間接的な接続を行うた
めの手段を備えている。この接続手段は、ある種の商業
的な電圧制御部付きのライトペン、例えば、図６に示す
ような接触式ライトペン６５を用いることにより実現さ
れる。

【００４６】図７は、接触式先端部付きの接続装置の構
成を部分断面により示す図である。図７の接続装置にお
いては、移動可能要素の代表例として、接触式ライトペ
ン６５（図６）が詳細に示されている。この接触式ライ
トペン６５は、主として、金属のペン本体７０と、ばね
７２に取り付けられる中心部の接触式先端部７１とによ
り構成される。この接触式先端部７１は、接触式ライト
ペンのペン本体７０と嵌合する絶縁チューブ７３の内壁
を滑るように移動する。上記のペン本体７０の電位は、
アースの電位、すなわち、接地電圧（例えば、０Ｖ）に
なっている。このような構成では、ペン本体７０は、電
源の中性点の端子（Neutral Pole）に接続されており、
接触式先端部７１は、同電源の動作用の端子（Active P
ole ）に接続されている。この動作用の端子上で、読み
出し／書き込み装置により生成される電圧信号が、電源
電圧に重畳される。現在の応用例においては、接触式先
端部７１のアースへの接触、すなわち、接地電圧に等し
くするための接触は、可撓性のワイヤを介してライトペ
ンに接続された金属のピンセットを利用して行われる。
この手法は、前述の一般的な電圧制御部付きのライトペ
ンに適用されている。

【００４７】集積化された記憶回路への接続が、同軸ケ
ーブル等の同軸式接触体により行われる場合、中心部の
接触体は、接触式先端部７１により確立される。また一
方で、周辺部の接触体は、金属のペン本体７０の端部に
固定された導電性のゴム製リング７４により確立され
る。この導電性のゴム製リング７４は、ある程度の弾性
を有している。このような弾性により、安定な接触状態
が容易に維持され得る。

【００４８】図８は、磁気結合による接続装置の構成を
示す回路図である。図８においては、磁気結合を利用し
た無接触式の接続装置の代表的な例が示されている。こ
こでは、送信用コイル８１および受信用コイル８２を介
して高周波の搬送波信号を送出することにより、集積化
された記憶回路８０への電力供給が行われる。受信用コ
イル８２の出力側における信号は、ダイオードブリッジ
８３により整流され、平滑コンデンサ８４によりフィル
タ処理がなされる。搬送波信号の周波数が、データ伝送
を保証するのに必要な電流信号および電圧信号の周波数
よりもはるかに高い場合、上記搬送波信号に対しては、
平滑コンデンサ８４により完全にフィルタ処理が遂行さ
れる。このために、集積回路では、上記搬送波信号を整
流した後の包絡線（エンベロープ）のみが見える。この
包絡線は、いってみれば、読み出し／書き込み装置によ
り生成されると共に同期化がなされる電圧信号が重畳さ
れた状態の直流電圧である。

【００４９】同じようにして、集積化された記憶回路に
より生成される複数の電流信号によって生ずる負荷の違
いは、送信用コイル８１の両方の端子にて、困難を伴う
ことなく検出することができる。このような負荷の違い
の検出は、送信用コイル８１と受信用コイル８２との間
の誘導性結合が正しく行われるようにすることを目的と
して行われる。上記のような検出手順により、集積化さ
れた記憶回路と読み出し／書き込み装置との間の無接触
式の接続を実現することが可能になる。

【００５０】本発明のデータ伝送システムでは、上記の
実施例以外にも、種々の可能な変形例や変更例が考えら
れる。しかしながら、これらの変形例や変更例の説明
は、本発明のデータ伝送システムを理解する上で特に目
新しい要素を提供しないであろう。例えば、記憶回路４
６、整形回路４７およびデコーダ４８の３種の回路は、
同一の集積回路内に集積化することが可能であり、ある
いは、特定の集積化された記憶回路に接続された別の構
成要素または集積回路の一部を構成することも可能であ
る。

【図面の簡単な説明】

【図１】本発明に係る電流信号を生成するための回路構
成を示す回路ブロック図である。

【図２】本発明に係る回路により生成される信号の波形
を示す図である。

【図３】本発明に係る回路の電力供給源における電圧信
号の増幅器の構成を示す回路図である。

【図４】本発明の手法により同期化された電圧信号を復
号化するためのシステムの構成を示す回路ブロック図で
ある。

【図５】本発明に係る入力信号および出力信号間の同期
化装置の構成を示すブロック図である。

【図６】読み出し／書き込み装置を備えた完璧なシステ
ムの構成を示す外観図である。

【図７】接触式先端部付きの接続装置の構成を部分断面
により示す図である。

【図８】磁気結合による接続装置の構成を示す回路図で
ある。

【符号の説明】

１…内部クロック生成部 ２…フリップフロップ ３…フリップフロップ ３１…インバータ ３２…トランジスタ ３３…ＯＲゲート ３４…トランジスタ ３５…コンデンサ ３６…トランジスタ ３７…トランジスタ ３８…トランジスタ ４０…Ｄフリップフロップ ４１…Ｄフリップフロップ ４２…Ｄフリップフロップ ４４…Ｄフリップフロップ ５１…内部発振器 ５６…マイクロプロセッサ ５７…整形回路 ５８…専用メモリ ５８′…回路 ５９…交換可能なメモリ ６０…読み出し／書き込み装置 ６１…キーボード ６２…ディスプレイ ６４…交換可能なメモリ ６５…接触式ライトペン ７１…接触式先端部 ７２…ばね ７３…絶縁チューブ ７４…ゴム製リング ８０…集積化された記憶回路 ８１…送信用コイル ８２…受信用コイル ８３…ダイオードブリッジ ８４…平滑コンデンサ

Claims (13)

【特許請求の範囲】
1. 【請求項１】 集積化された記憶回路と、該集積化され
   た記憶回路に対し所定の供給電流を送り込むための外部
   の電力供給源との間で直列データの伝送を行うためのデ
   ータ伝送方法において、 前記の集積化された記憶回路の出力信号（Ｘ、Ｙおよび
   Ｚ）を得るために、該集積化された記憶回路により生成
   されるデータの関数として、前記供給電流を変調し、 前記の集積化された記憶回路に対する入力信号を得るた
   めに、該集積化された記憶回路に伝送すべきデータの関
   数として複数の信号を生成した後に、前記の変調された
   供給電流に該複数の信号を重畳し、 前記入力信号および前記出力信号を互いに同期化するこ
   とを特徴とする伝送方法。
2. 【請求項２】 前記出力信号（Ｘ、ＹおよびＺ）が、幅
   変調がなされると共に一定の周波数を有する電流信号で
   あり、 前記の生成された複数の信号の幅が、互いに独立した論
   理状態（“１”、“０”および“Ｘ”）に対応すると共
   に、前記の集積化された記憶回路により伝送されるデー
   タに対応し、 前記の同期化された複数の信号間の位相（ψ１、ψ２お
   よびψ３）が、前記の独立した論理状態（“１”、
   “０”および“Ｘ”）にそれぞれ対応し、かつ、前記の
   集積化された記憶回路により伝送されるデータを構成す
   る請求項１記載の伝送方法。
3. 【請求項３】 前記の集積化された記憶回路に伝送すべ
   きデータの関数として生成される複数の信号が、複数の
   パルス（３０）により構成される請求項１記載の伝送方
   法。
4. 【請求項４】 前記出力信号（Ｘ、ＹおよびＺ）に対応
   する電流信号における一定の周波数の値が、前記の集積
   化された記憶回路から指令される請求項２記載の伝送方
   法。
5. 【請求項５】 前記電力供給源と外部の読み出し／書き
   込み装置との間でなされるデータの伝送、および、前記
   の集積化された記憶回路への前記電力供給源からの電力
   供給が、搬送波の周波数によって遂行され、 該搬送波の周波数は、前記の伝送すべきデータの周波数
   よりもはるかに高く、かつ、送信用コイルを介して受信
   用コイルに伝送され、 該受信用コイルの出力側の信号は、前記の集積化された
   記憶回路の電力供給用端子に印加される前に、予め整流
   されかつフィルタ処理がなされる請求項１記載の伝送方
   法。
6. 【請求項６】 集積化された記憶回路と、該集積化され
   た記憶回路に対し所定の供給電流を送り込むための外部
   の電力供給源との間で直列データの伝送および制御を行
   うためのデータ伝送システムにおいて、 前記の集積化された記憶回路の外部にある読み出し／書
   き込み回路が、該集積化された記憶回路の複数の出力信
   号と、該集積化された記憶回路の複数の入力信号との同
   期をとるための同期化回路を備えることを特徴とするデ
   ータ伝送システム。
7. 【請求項７】 前記読み出し／書き込み回路に接続さ
   れ、かつ、前記の集積化された記憶回路から分離される
   １つの移動可能要素が、該集積化された記憶回路に接続
   されることも可能である請求項６記載の伝送システム。
8. 【請求項８】 前記データ伝送システムが、さらに、１
   つのマイクロプロセッサ（５６）と、１つの制御回路と
   を備えており、 該マイクロプロセッサ（５６）および該制御回路は、前
   記の集積化された記憶回路により生成される複数の信号
   と、該マイクロプロセッサ（５６）により生成される複
   数の信号との間の同期障害を検出する請求項６記載の伝
   送システム。
9. 【請求項９】 前記データ伝送システムが、さらに、交
   換可能なメモリ（５９、６４）を備えており、該交換可
   能なメモリ（５９、６４）は、前記読み出し／書き込み
   回路に固定されることが可能である請求項６記載の伝送
   システム。
10. 【請求項１０】 前記移動可能要素が、２種の接触体を
    備えており、該２種の接触体は、ばねに取り付けられる
    中心部の接触式先端部（７１）と、該移動可能要素の端
    部に取り付けられる導電性のゴム製リング（７４）とを
    含む請求項７記載の伝送システム。
11. 【請求項１１】 前記移動可能要素が、直接接触すべき
    接触体を有することなく、誘導性結合により接続される
    請求項７記載の伝送システム。
12. 【請求項１２】 前記読み出し／書き込み回路からなる
    読み出し／書き込み装置が、 前記の集積化された記憶回路の内容を書き写すための基
    本データを有する少なくとも一つのメモリ素子と、 種々のデータを入力するためのキーボード（６１）と、 ユーザに対し有用なデータを提供するためのディスプレ
    イ（６２）とを具備する請求項６記載の伝送システム。
13. 【請求項１３】 前記の集積化された記憶回路の内容を
    書き写すための基本データの少なくとも一部が、前記読
    み出し／書き込み回路からなる読み出し／書き込み装置
    に固定され得る交換可能なメモリ（５９、６４）内に含
    まれている請求項６記載の伝送システム。