JPH07209389A - 高速パターン発生器 - Google Patents
高速パターン発生器Info
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- JPH07209389A JPH07209389A JP6021997A JP2199794A JPH07209389A JP H07209389 A JPH07209389 A JP H07209389A JP 6021997 A JP6021997 A JP 6021997A JP 2199794 A JP2199794 A JP 2199794A JP H07209389 A JPH07209389 A JP H07209389A
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Abstract
(57)【要約】
【目的】 試験パターン発生器に於ける試験パターンの
発生を高速化した、高速パターン発生器を提供する。 【構成】 パターン発生器２の後段に、複数のバッファ
ーメモリを設ける。そして、各入力端には、当該パター
ン発生器２の出力パターンを入力する。そして、当該各
バッファーメモリのアドレス信号、書き込み／読みだし
信号、を制御する制御回路６４１を設ける。そして、パ
ターン数を計数するカウンタ６４２を設ける。そして、
バッファーメモリの各出力を多重化して取り出すマルチ
プレクサ６２を設ける。このように構成する。また、上
記構成によるバンクを複数設けて、各出力を選択するマ
ルチプレクサ７４を設ける。そして、バンク制御回路７
３を設ける。このように、高速パターン発生器を構成す
る。
発生を高速化した、高速パターン発生器を提供する。 【構成】 パターン発生器２の後段に、複数のバッファ
ーメモリを設ける。そして、各入力端には、当該パター
ン発生器２の出力パターンを入力する。そして、当該各
バッファーメモリのアドレス信号、書き込み／読みだし
信号、を制御する制御回路６４１を設ける。そして、パ
ターン数を計数するカウンタ６４２を設ける。そして、
バッファーメモリの各出力を多重化して取り出すマルチ
プレクサ６２を設ける。このように構成する。また、上
記構成によるバンクを複数設けて、各出力を選択するマ
ルチプレクサ７４を設ける。そして、バンク制御回路７
３を設ける。このように、高速パターン発生器を構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体試験装置に搭載
した試験パターン発生器に於ける試験パターンの発生を
高速化した、高速パターン発生器に関する。
した試験パターン発生器に於ける試験パターンの発生を
高速化した、高速パターン発生器に関する。
【０００２】
【従来の技術】半導体試験装置に用いる試験パターンは
一般に高速である。近年、被試験デバイスやメモリデバ
イスの発達により、パターン発生器の高速化が要求され
ている。
一般に高速である。近年、被試験デバイスやメモリデバ
イスの発達により、パターン発生器の高速化が要求され
ている。
【０００３】図３に、従来のメモリ試験装置の構成例を
示す。被試験メモリ４を試験するメモリ試験装置は、タ
イミング発生器１、パターン発生器２、波形整形器３及
び論理比較器５により構成されている。タイミング発生
器１で発生する基準クロックに従って、パターン発生器
２は、被試験メモリ４に与えるアドレス信号、試験デー
タ信号、制御信号を出力する。これらの各信号は、波形
整形器３に与えられ、ここで試験に必要な波形に整形し
て被試験メモリ４に印加される。被試験メモリ４は、制
御信号によって、当該アドレスに試験データを書き込
み、また、読み出し制御を行う。被試験メモリ４から読
み出された読みだしデータは、論理比較器５に与えら
れ、ここでパターン発生器２から出力される期待値デー
タと比較され、その一致、不一致結果により、被試験メ
モリの良否判定を行う。
示す。被試験メモリ４を試験するメモリ試験装置は、タ
イミング発生器１、パターン発生器２、波形整形器３及
び論理比較器５により構成されている。タイミング発生
器１で発生する基準クロックに従って、パターン発生器
２は、被試験メモリ４に与えるアドレス信号、試験デー
タ信号、制御信号を出力する。これらの各信号は、波形
整形器３に与えられ、ここで試験に必要な波形に整形し
て被試験メモリ４に印加される。被試験メモリ４は、制
御信号によって、当該アドレスに試験データを書き込
み、また、読み出し制御を行う。被試験メモリ４から読
み出された読みだしデータは、論理比較器５に与えら
れ、ここでパターン発生器２から出力される期待値デー
タと比較され、その一致、不一致結果により、被試験メ
モリの良否判定を行う。
【０００４】図４に、パターン発生器２の内部構成例を
示す。パターン発生器２は、アドレス発生器２２、アド
レスをＸ、Ｙに分割して取り出すアドレス変換器２５、
試験パターンデータ発生器２３、制御信号発生器２４及
びこれらを制御するシーケンス制御器２１により構成さ
れる。
示す。パターン発生器２は、アドレス発生器２２、アド
レスをＸ、Ｙに分割して取り出すアドレス変換器２５、
試験パターンデータ発生器２３、制御信号発生器２４及
びこれらを制御するシーケンス制御器２１により構成さ
れる。
【０００５】シーケンス制御部２１は、パターン発生の
ための一連の命令が格納されたインストラクションメモ
リ２０１、そのアドレスを指定するプログラムカウンタ
２０３、当該プログラムカウンタ２０３を当該インスト
ラクションメモリ２０１からの命令に基づいて制御する
プログラムカウンタコントロール２０２により構成され
ている。当該インストラクションメモリ２０１の各アド
レスのメモリ領域は、シーケンス制御命令エリア、アド
レス演算命令エリア、データ演算命令エリア及び、制御
信号発生命令エリアから成る。
ための一連の命令が格納されたインストラクションメモ
リ２０１、そのアドレスを指定するプログラムカウンタ
２０３、当該プログラムカウンタ２０３を当該インスト
ラクションメモリ２０１からの命令に基づいて制御する
プログラムカウンタコントロール２０２により構成され
ている。当該インストラクションメモリ２０１の各アド
レスのメモリ領域は、シーケンス制御命令エリア、アド
レス演算命令エリア、データ演算命令エリア及び、制御
信号発生命令エリアから成る。
【０００６】この構成により、プログラムカウンタ２０
３の出力したアドレスにより、インストラクションメモ
リ２０１がアクセスされ、その内容がそれぞれ、プログ
ラムカウンタコントロール２０２、アドレス発生器２
２、試験パターンデータ発生器２３、制御信号発生器２
４に与えられる。そして、プログラムカウンタコントロ
ール２０２は、読みだしたシーケンス制御命令をデコー
ドしてプログラムカウンタ２０３をインクリメント、ホ
ールドまたは読みだしたアドレスをロードして、新たに
アドレスを発生することにより、シーケンス発生を行っ
ている。
３の出力したアドレスにより、インストラクションメモ
リ２０１がアクセスされ、その内容がそれぞれ、プログ
ラムカウンタコントロール２０２、アドレス発生器２
２、試験パターンデータ発生器２３、制御信号発生器２
４に与えられる。そして、プログラムカウンタコントロ
ール２０２は、読みだしたシーケンス制御命令をデコー
ドしてプログラムカウンタ２０３をインクリメント、ホ
ールドまたは読みだしたアドレスをロードして、新たに
アドレスを発生することにより、シーケンス発生を行っ
ている。
【０００７】このように、従来のパターン発生器では、
プログラムカウンタ２０３の出力したアドレスによりイ
ンストラクションメモリ２０１がアクセスされ、その内
容により次にどの様なパターンを発生するか決定する。
プログラムカウンタ２０３は、プログラムカウンタコン
トロール２０２により制御される。プログラムカウンタ
コントロール２０２は、インストラクションメモリ２０
１から読みだしたシーケンス制御命令をデコードして、
次のプログラムカウンタの動作を制御している。このプ
ログラムカウンタのアドレス出力から、次のプログラム
カウンタの動作決定までの１サイクル中のインストラク
ションメモリのアクセス、メモリからのシーケンス制御
命令のデコード等の動作速度を速くすることが難しいた
め、高速でのパターン発生が困難である。
プログラムカウンタ２０３の出力したアドレスによりイ
ンストラクションメモリ２０１がアクセスされ、その内
容により次にどの様なパターンを発生するか決定する。
プログラムカウンタ２０３は、プログラムカウンタコン
トロール２０２により制御される。プログラムカウンタ
コントロール２０２は、インストラクションメモリ２０
１から読みだしたシーケンス制御命令をデコードして、
次のプログラムカウンタの動作を制御している。このプ
ログラムカウンタのアドレス出力から、次のプログラム
カウンタの動作決定までの１サイクル中のインストラク
ションメモリのアクセス、メモリからのシーケンス制御
命令のデコード等の動作速度を速くすることが難しいた
め、高速でのパターン発生が困難である。
【０００８】
【発明が解決しようとする課題】本発明は、上述したよ
うな従来の技術が有する問題点に鑑みてなされるもので
あって、試験パターン発生器に於ける試験パターンの発
生を高速化した、高速パターン発生器を提供するもので
ある。
うな従来の技術が有する問題点に鑑みてなされるもので
あって、試験パターン発生器に於ける試験パターンの発
生を高速化した、高速パターン発生器を提供するもので
ある。
【０００９】
（請求項１の解決手段）パターン発生器２の後段に、複
数のバッファーメモリ（６１１、６１２、６１３、６１
４）を設ける。そして、当該バッファーメモリの各入力
端には、当該パターン発生器２の出力パターン６０１を
入力する。そして、当該各バッファーメモリのアドレス
信号、書き込み／読みだし信号、を制御する制御回路６
４１を設ける。そして、書き込みや読みだしを行うパタ
ーン数を計数するカウンタ６４２を設ける。そして、バ
ッファーメモリ（６１１、６１２、６１３、６１４）の
各出力を多重化して取り出すマルチプレクサ６２を設け
る。上記構成によるバンク６０を具備して、高速パター
ン発生器を構成する。
数のバッファーメモリ（６１１、６１２、６１３、６１
４）を設ける。そして、当該バッファーメモリの各入力
端には、当該パターン発生器２の出力パターン６０１を
入力する。そして、当該各バッファーメモリのアドレス
信号、書き込み／読みだし信号、を制御する制御回路６
４１を設ける。そして、書き込みや読みだしを行うパタ
ーン数を計数するカウンタ６４２を設ける。そして、バ
ッファーメモリ（６１１、６１２、６１３、６１４）の
各出力を多重化して取り出すマルチプレクサ６２を設け
る。上記構成によるバンク６０を具備して、高速パター
ン発生器を構成する。
【００１０】（請求項２の解決手段）パターン発生器２
の後段に、複数のバッファーメモリ（６１１、６１２、
６１３、６１４）を設ける。そして、当該バッファーメ
モリの各入力端には、当該パターン発生器２の出力パタ
ーン６０１を入力する。そして、当該各バッファーメモ
リのアドレス信号、書き込み／読みだし信号、を制御す
る制御回路６４１を設ける。そして、書き込みや読みだ
しを行うパターン数を計数するカウンタ６４２を設け
る。そして、バッファーメモリ（６１１、６１２、６１
３、６１４）の各出力を多重化して取り出すマルチプレ
クサ６２を設ける。上記構成によるバンク（７１、７
２）を複数設ける。そして、当該バンク（７１、７２）
の各出力を選択するマルチプレクサ７４を設ける。そし
て、当該バンク（７１、７２）の、書き込み／読みだし
を制御し、当該マルチプレクサ７４の選択を制御するバ
ンク制御回路７３を設ける。上記構成を具備して、高速
パターン発生器を構成する。
の後段に、複数のバッファーメモリ（６１１、６１２、
６１３、６１４）を設ける。そして、当該バッファーメ
モリの各入力端には、当該パターン発生器２の出力パタ
ーン６０１を入力する。そして、当該各バッファーメモ
リのアドレス信号、書き込み／読みだし信号、を制御す
る制御回路６４１を設ける。そして、書き込みや読みだ
しを行うパターン数を計数するカウンタ６４２を設け
る。そして、バッファーメモリ（６１１、６１２、６１
３、６１４）の各出力を多重化して取り出すマルチプレ
クサ６２を設ける。上記構成によるバンク（７１、７
２）を複数設ける。そして、当該バンク（７１、７２）
の各出力を選択するマルチプレクサ７４を設ける。そし
て、当該バンク（７１、７２）の、書き込み／読みだし
を制御し、当該マルチプレクサ７４の選択を制御するバ
ンク制御回路７３を設ける。上記構成を具備して、高速
パターン発生器を構成する。
【００１１】
【作用】この発明によれば、高速パターン発生時には、
パターン発生部２は動作させず、カウンタ６４２と制御
回路６４１とを動作させる。従って、この場合、高速パ
ターン発生時にはパターン発生部を動作させていないた
め、プログラムカウンタコントロール２０２部の動作速
度がパターン発生の速度に影響を与えなくなる。このた
め、高速のパターン発生が可能となる。これが、高速化
できる理由の１つである。高速化できる２つ目の理由
は、マルチプレクス動作によるｎ倍化である。マルチプ
レクサ６２とカウンタ６４３は、多重化回路を構成して
いる。このため、各データの変化に比べｎ倍の速度で取
り出すことができる。また、高速化できる３つ目の理由
としては、１つのバンクのバッファーメモリの書き込み
が終了した後、すぐに他のバンクのバッファーメモリへ
のパターン書き込みを始めるため、バッファーメモリの
出力が全て終了した後に新たにパターンを書き込む場合
より、待機時間を短くでき、このため、高速なパターン
を連続して行う場合、各待機時間が短縮され、このため
試験時間が短縮できる。
パターン発生部２は動作させず、カウンタ６４２と制御
回路６４１とを動作させる。従って、この場合、高速パ
ターン発生時にはパターン発生部を動作させていないた
め、プログラムカウンタコントロール２０２部の動作速
度がパターン発生の速度に影響を与えなくなる。このた
め、高速のパターン発生が可能となる。これが、高速化
できる理由の１つである。高速化できる２つ目の理由
は、マルチプレクス動作によるｎ倍化である。マルチプ
レクサ６２とカウンタ６４３は、多重化回路を構成して
いる。このため、各データの変化に比べｎ倍の速度で取
り出すことができる。また、高速化できる３つ目の理由
としては、１つのバンクのバッファーメモリの書き込み
が終了した後、すぐに他のバンクのバッファーメモリへ
のパターン書き込みを始めるため、バッファーメモリの
出力が全て終了した後に新たにパターンを書き込む場合
より、待機時間を短くでき、このため、高速なパターン
を連続して行う場合、各待機時間が短縮され、このため
試験時間が短縮できる。
【００１２】
【実施例】本発明の実施例について図面を参照して説明
する。
する。
【００１３】（実施例１）図１は本発明の１実施例を示
すブロック図である。図１に示すように、パターン発生
器２と波形整形器３との間に、バッファーメモリ部６を
設ける。当該バッファアメモリ部６は、バンク６０とマ
ルチプレクサ６３から成っている。
すブロック図である。図１に示すように、パターン発生
器２と波形整形器３との間に、バッファーメモリ部６を
設ける。当該バッファアメモリ部６は、バンク６０とマ
ルチプレクサ６３から成っている。
【００１４】バンク６０内には複数（ｎ個）のバッファ
ーメモリと、マルチプレクサ６２と、制御部６４を設け
る。本例ではｎ＝４の場合を示す。バッファーメモリ
（６１１、６１２、６１３、６１４）の入力端には共通
に、パターン発生器２の出力パターン６０を入力する。
当該バッファーメモリのアドレス端には、制御回路６４
１からアドレス信号を入力する。当該バッファーメモリ
の各書き込み／読み出し（Ｗ／Ｒ）端は、制御回路６４
１に接続する。
ーメモリと、マルチプレクサ６２と、制御部６４を設け
る。本例ではｎ＝４の場合を示す。バッファーメモリ
（６１１、６１２、６１３、６１４）の入力端には共通
に、パターン発生器２の出力パターン６０を入力する。
当該バッファーメモリのアドレス端には、制御回路６４
１からアドレス信号を入力する。当該バッファーメモリ
の各書き込み／読み出し（Ｗ／Ｒ）端は、制御回路６４
１に接続する。
【００１５】試験開始前の準備として、先ず、高速で発
生したいパターンを予め通常速度でパターン発生器２に
より発生させ、この発生パターン６０１を各バッファー
メモリ（６１１、６１２、６１３、６１４）に書き込
む。また、バッファーメモリに書き込んだパターン数を
カウンタ６４２によりカウントし、記憶しておく。
生したいパターンを予め通常速度でパターン発生器２に
より発生させ、この発生パターン６０１を各バッファー
メモリ（６１１、６１２、６１３、６１４）に書き込
む。また、バッファーメモリに書き込んだパターン数を
カウンタ６４２によりカウントし、記憶しておく。
【００１６】次に、高速パターン発生時には、パターン
発生部２は動作させず、カウンタ６４２と制御回路６４
１とを動作させる。従って、この場合、高速パターン発
生時にはパターン発生部を動作させていないため、プロ
グラムカウンタコントロール２０２部の動作速度がパタ
ーン発生の速度に影響を与えなくなる。このため、高速
のパターン発生が可能となる。これが、高速化できる理
由の１つである。
発生部２は動作させず、カウンタ６４２と制御回路６４
１とを動作させる。従って、この場合、高速パターン発
生時にはパターン発生部を動作させていないため、プロ
グラムカウンタコントロール２０２部の動作速度がパタ
ーン発生の速度に影響を与えなくなる。このため、高速
のパターン発生が可能となる。これが、高速化できる理
由の１つである。
【００１７】高速化できる２つ目の理由は、マルチプレ
クス動作によるｎ倍化である。マルチプレクサ６２とカ
ウンタ６４３は、多重化回路を構成している。４重の多
重化回路は図５に示すように、動作クロックをカウンタ
６４３で２ビットとして取り出し、マルチプレクサ６２
のセレクト信号６０５とする。このセレクト信号によ
り、入力信号（Ｘ0、Ｘ1、Ｘ2、Ｘ3）をマルチプレクス
する。図６に、多重化回路の動作例を示す。入力信号Ｘ
0のデータをａ、入力信号Ｘ1のデータをｂ、入力信号Ｘ
2のデータをｃ、入力信号Ｘ3のデータをｄとすると、各
データの変化に比べ４倍（一般にｎ倍）の速度で取り出
すことができる。
クス動作によるｎ倍化である。マルチプレクサ６２とカ
ウンタ６４３は、多重化回路を構成している。４重の多
重化回路は図５に示すように、動作クロックをカウンタ
６４３で２ビットとして取り出し、マルチプレクサ６２
のセレクト信号６０５とする。このセレクト信号によ
り、入力信号（Ｘ0、Ｘ1、Ｘ2、Ｘ3）をマルチプレクス
する。図６に、多重化回路の動作例を示す。入力信号Ｘ
0のデータをａ、入力信号Ｘ1のデータをｂ、入力信号Ｘ
2のデータをｃ、入力信号Ｘ3のデータをｄとすると、各
データの変化に比べ４倍（一般にｎ倍）の速度で取り出
すことができる。
【００１８】図７に、本発明による１動作例をタイムチ
ャートで示す。図７においては、書き込み時に、バッフ
ァーメモリ（Ｘ０、Ｘ１、Ｘ２、Ｘ３）の各アドレス端
子に共通に、同一のアドレス信号を与える。また、各デ
ータ端子に共通に、同一のデータ信号を与える。すなわ
ち、バッファーメモリＸ０については、アドレスＡ０に
対して、データａを書き込み、アドレスＡ１に対して、
データｂを書き込む。以後、同様に連続して書き込む。
次に、読みだし時には、先ず、バッファーメモリＸ０に
対しては、アドレスＡ０を与える。そして、Ｘ１に対し
てはＡ１を与え、Ｘ２に対してはＡ２を与え、Ｘ３に対
してはＡ３を与える。そして、これらのデータを多重化
して、出力Ｘとして取り出す。この場合、図７のよう
に、データａ、ｂ、ｃ、ｄが１周期内に連続して取り出
される。次のサイクルに於いては、バッファーメモリＸ
０に対しては、前回よりも”４”（一般的には、ｎ）進
んだアドレスを与える。すなわちアドレスＡ４を与え
る。そして、Ｘ１に対してはＡ５を与え、Ｘ２に対して
はＡ６を与え、Ｘ３に対してはＡ７を与える。そして、
これらのデータを多重化して、出力Ｘとして取り出す。
この場合、図７のように、データｅ、ｆ、…と連続して
取り出される。
ャートで示す。図７においては、書き込み時に、バッフ
ァーメモリ（Ｘ０、Ｘ１、Ｘ２、Ｘ３）の各アドレス端
子に共通に、同一のアドレス信号を与える。また、各デ
ータ端子に共通に、同一のデータ信号を与える。すなわ
ち、バッファーメモリＸ０については、アドレスＡ０に
対して、データａを書き込み、アドレスＡ１に対して、
データｂを書き込む。以後、同様に連続して書き込む。
次に、読みだし時には、先ず、バッファーメモリＸ０に
対しては、アドレスＡ０を与える。そして、Ｘ１に対し
てはＡ１を与え、Ｘ２に対してはＡ２を与え、Ｘ３に対
してはＡ３を与える。そして、これらのデータを多重化
して、出力Ｘとして取り出す。この場合、図７のよう
に、データａ、ｂ、ｃ、ｄが１周期内に連続して取り出
される。次のサイクルに於いては、バッファーメモリＸ
０に対しては、前回よりも”４”（一般的には、ｎ）進
んだアドレスを与える。すなわちアドレスＡ４を与え
る。そして、Ｘ１に対してはＡ５を与え、Ｘ２に対して
はＡ６を与え、Ｘ３に対してはＡ７を与える。そして、
これらのデータを多重化して、出力Ｘとして取り出す。
この場合、図７のように、データｅ、ｆ、…と連続して
取り出される。
【００１９】図８に、本発明による他の動作例をタイム
チャートで示す。図８においては、書き込み時に、バッ
ファーメモリ（Ｘ０、Ｘ１、Ｘ２、Ｘ３）の各アドレス
端子に共通に、同一のアドレス信号を与える。また、各
データ端子に共通に、同一のデータ信号を与える。そし
て、Ｗ／Ｒ端子については、バッファーメモリＸ０に対
しては、第１のサイクルで書き込み（Ｗ）を行い、Ｘ１
に対しては第２のサイクルで書き込みを行い、Ｘ２に対
しては第３のサイクルで書き込みを行い、Ｘ３に対して
は第４のサイクルで書き込みを行う。すなわち、図８に
示すように、バッファーメモリＸ０については、アドレ
スＡ０に対して、データａを書き込み、バッファーメモ
リＸ１については、アドレスＡ０に対して、データｂを
書き込み、バッファーメモリＸ２については、アドレス
Ａ０に対して、データｃを書き込み、バッファーメモリ
Ｘ３については、アドレスＡ０に対して、データｄを書
き込む。次に、４つのサイクル（一般にｎサイクル）分
を書き込み完了した時点で、各バッファーメモリ（Ｘ
０、Ｘ１、Ｘ２、Ｘ３）のアドレスをＡ１に進める。以
後、同様に連続して書き込む。次に、読みだし時には、
各バッファーメモリ（Ｘ０、Ｘ１、Ｘ２、Ｘ３）のアド
レス端子に共通にアドレス信号Ａ０を与える。そして、
これらのデータを多重化して、出力Ｘとして取り出す。
この場合、図８のように、データａ、ｂ、ｃ、ｄが１周
期内に連続して取り出される。次のサイクルに於いて
は、アドレスを１つ進めてＡ１とし、同様に、これらの
データを多重化して、出力Ｘとして取り出す。この場
合、データｅ、ｆ、…と連続して取り出される。このよ
うに、多重化するデータの割当は、図７の例のように行
ってもよいし、図８の例のように行ってもよい。
チャートで示す。図８においては、書き込み時に、バッ
ファーメモリ（Ｘ０、Ｘ１、Ｘ２、Ｘ３）の各アドレス
端子に共通に、同一のアドレス信号を与える。また、各
データ端子に共通に、同一のデータ信号を与える。そし
て、Ｗ／Ｒ端子については、バッファーメモリＸ０に対
しては、第１のサイクルで書き込み（Ｗ）を行い、Ｘ１
に対しては第２のサイクルで書き込みを行い、Ｘ２に対
しては第３のサイクルで書き込みを行い、Ｘ３に対して
は第４のサイクルで書き込みを行う。すなわち、図８に
示すように、バッファーメモリＸ０については、アドレ
スＡ０に対して、データａを書き込み、バッファーメモ
リＸ１については、アドレスＡ０に対して、データｂを
書き込み、バッファーメモリＸ２については、アドレス
Ａ０に対して、データｃを書き込み、バッファーメモリ
Ｘ３については、アドレスＡ０に対して、データｄを書
き込む。次に、４つのサイクル（一般にｎサイクル）分
を書き込み完了した時点で、各バッファーメモリ（Ｘ
０、Ｘ１、Ｘ２、Ｘ３）のアドレスをＡ１に進める。以
後、同様に連続して書き込む。次に、読みだし時には、
各バッファーメモリ（Ｘ０、Ｘ１、Ｘ２、Ｘ３）のアド
レス端子に共通にアドレス信号Ａ０を与える。そして、
これらのデータを多重化して、出力Ｘとして取り出す。
この場合、図８のように、データａ、ｂ、ｃ、ｄが１周
期内に連続して取り出される。次のサイクルに於いて
は、アドレスを１つ進めてＡ１とし、同様に、これらの
データを多重化して、出力Ｘとして取り出す。この場
合、データｅ、ｆ、…と連続して取り出される。このよ
うに、多重化するデータの割当は、図７の例のように行
ってもよいし、図８の例のように行ってもよい。
【００２０】上述の２種類の高速化を相乗した高速パタ
ーンを、波形整形器３及び論理比較器５に与える。な
お、カウンタ６４２は、試験開始前に記憶したパターン
数だけインクリメントして動作を終了する。また、バン
ク６０と、波形整形器３との間には、マルチプレクサ６
３を設けてあり、従来のパターン発生器２の出力パター
ン６０１と、マルチプレクサ６２の出力とを選択信号６
０３により切り換えて取り出すことを可能としている。
これは、バッファーメモリ（６１１、６１２、６１３、
６１４）の容量により発生できるパターン数が制限され
るが、バッファーメモリからのパターンとパターン発生
器からのパターンを選択可能にすることにより、従来と
同様のパターン発生をも可能とするためである。
ーンを、波形整形器３及び論理比較器５に与える。な
お、カウンタ６４２は、試験開始前に記憶したパターン
数だけインクリメントして動作を終了する。また、バン
ク６０と、波形整形器３との間には、マルチプレクサ６
３を設けてあり、従来のパターン発生器２の出力パター
ン６０１と、マルチプレクサ６２の出力とを選択信号６
０３により切り換えて取り出すことを可能としている。
これは、バッファーメモリ（６１１、６１２、６１３、
６１４）の容量により発生できるパターン数が制限され
るが、バッファーメモリからのパターンとパターン発生
器からのパターンを選択可能にすることにより、従来と
同様のパターン発生をも可能とするためである。
【００２１】（実施例２）図２は、本発明による他の実
施例を示す。本実施例においては、バッファーメモリか
らなるバンク（７１、７２）を複数設けて、パターン発
生器２からバッファーメモリへのパターン転送時に要す
る待機時間を短くし、試験時間の短縮を図っている。こ
れは、実施例１によるバッファーメモリ部６の構成で
は、試験を一旦停止してバッファーメモリにパターンを
書き込み、全てのパターンの書き込みが終了してから、
再び試験を開始しなければならず、このパターン発生器
からバッファーメモリへのパタン転送中の待機時間によ
り試験時間が長くなるという欠点を克服するものであ
る。
施例を示す。本実施例においては、バッファーメモリか
らなるバンク（７１、７２）を複数設けて、パターン発
生器２からバッファーメモリへのパターン転送時に要す
る待機時間を短くし、試験時間の短縮を図っている。こ
れは、実施例１によるバッファーメモリ部６の構成で
は、試験を一旦停止してバッファーメモリにパターンを
書き込み、全てのパターンの書き込みが終了してから、
再び試験を開始しなければならず、このパターン発生器
からバッファーメモリへのパタン転送中の待機時間によ
り試験時間が長くなるという欠点を克服するものであ
る。
【００２２】図２に示すように、実施例１に於けるバッ
ファーメモリー部６に代えて、バッファーメモリ群７
を、パターン発生器２と波形整形器３との間に設ける。
バッファーメモリ群７の内部構成としては、実施例１に
於けるバンク６０と同様なバンクを複数（一般にｍ個）
設けて、バンク７１、バンク７２とする。そして、これ
らのバンク（７１、７２）を制御するバンク制御回路７
３を設ける。そして、当該バンク（７１、７２）の出力
を選択出力するマルチプレクサ７４を設ける。
ファーメモリー部６に代えて、バッファーメモリ群７
を、パターン発生器２と波形整形器３との間に設ける。
バッファーメモリ群７の内部構成としては、実施例１に
於けるバンク６０と同様なバンクを複数（一般にｍ個）
設けて、バンク７１、バンク７２とする。そして、これ
らのバンク（７１、７２）を制御するバンク制御回路７
３を設ける。そして、当該バンク（７１、７２）の出力
を選択出力するマルチプレクサ７４を設ける。
【００２３】バンク７１と、バンク７２の制御回路に
は、「バッファーメモリには全てのパターンが書き込ま
れた」という意味の信号（Ｆｕｌｌ１、Ｆｕｌｌ２）を
設ける。また、「バッファーメモリのパターンは全て出
力した」という意味、あるいは、「まだパターンの書き
込みは行われていない」という意味の信号（Ｅｍｐ１、
Ｅｍｐ２）を設ける。
は、「バッファーメモリには全てのパターンが書き込ま
れた」という意味の信号（Ｆｕｌｌ１、Ｆｕｌｌ２）を
設ける。また、「バッファーメモリのパターンは全て出
力した」という意味、あるいは、「まだパターンの書き
込みは行われていない」という意味の信号（Ｅｍｐ１、
Ｅｍｐ２）を設ける。
【００２４】最初に、バンク７１側に、実施例１に於け
る場合と同様に、パターンを書き込む。パターンが全て
書き込まれると、バンク７１の制御回路は、バンク制御
回路７３に、Ｆｕｌｌ１信号を出力する。当該バンク制
御回路７３は、Ｆｕｌｌ１を受け取ると、バンク７１か
らパターンを出力させる。その後、バンク７２側からの
Ｅｍｐ２信号の有無をチェックし、Ｅｍｐ２が有れば、
次に発生するパターンをバンク７２へ書き込み始める。
バンク７１のパターンが全て出力し終わると、バンク７
１は、Ｅｍｐ１信号をバンク制御回路７３に出力する。
バンク制御回路７３は、Ｅｍｐ１を受け取るとバンク７
２からＦｕｌｌ２信号が出力されるまで待機状態とな
る。Ｆｕｌｌ２信号がバンク７２から出力されると、バ
ンク制御回路７３は、バンク７２からパターンを出力さ
せ、バンク７１へ次に発生するパターンを書き込み始め
る。バンク７２のパターンが全て出力し終わった後も同
様の動作を行う。
る場合と同様に、パターンを書き込む。パターンが全て
書き込まれると、バンク７１の制御回路は、バンク制御
回路７３に、Ｆｕｌｌ１信号を出力する。当該バンク制
御回路７３は、Ｆｕｌｌ１を受け取ると、バンク７１か
らパターンを出力させる。その後、バンク７２側からの
Ｅｍｐ２信号の有無をチェックし、Ｅｍｐ２が有れば、
次に発生するパターンをバンク７２へ書き込み始める。
バンク７１のパターンが全て出力し終わると、バンク７
１は、Ｅｍｐ１信号をバンク制御回路７３に出力する。
バンク制御回路７３は、Ｅｍｐ１を受け取るとバンク７
２からＦｕｌｌ２信号が出力されるまで待機状態とな
る。Ｆｕｌｌ２信号がバンク７２から出力されると、バ
ンク制御回路７３は、バンク７２からパターンを出力さ
せ、バンク７１へ次に発生するパターンを書き込み始め
る。バンク７２のパターンが全て出力し終わった後も同
様の動作を行う。
【００２５】なお、バンク７１の出力とバンク７２の出
力との切り換えは、マルチプレクサ７４へバンク制御回
路７３からセレクト信号７０１を出力して行う。また、
マルチプレクサ７４と、波形整形器３との間には、実施
例１と同様に、マルチプレクサ６３を設け、従来のパタ
ーン発生器２の出力パターン６０１と、マルチプレクサ
７４の出力とを選択信号６０３により切り換えて取り出
すことを可能としている。
力との切り換えは、マルチプレクサ７４へバンク制御回
路７３からセレクト信号７０１を出力して行う。また、
マルチプレクサ７４と、波形整形器３との間には、実施
例１と同様に、マルチプレクサ６３を設け、従来のパタ
ーン発生器２の出力パターン６０１と、マルチプレクサ
７４の出力とを選択信号６０３により切り換えて取り出
すことを可能としている。
【００２６】本実施例２の構成では、１つのバンク（例
えばバンク７１）のバッファーメモリの書き込みが終了
した後、すぐに他のバンク（例えばバンク７２）のバッ
ファーメモリへのパターン書き込みを始めるため、バッ
ファーメモリの出力が全て終了した後に新たにパターン
を書き込む場合より、待機時間を短くできる。このた
め、高速なパターンを連続して行う場合、各待機時間が
短縮され、このため試験時間が短縮できる。
えばバンク７１）のバッファーメモリの書き込みが終了
した後、すぐに他のバンク（例えばバンク７２）のバッ
ファーメモリへのパターン書き込みを始めるため、バッ
ファーメモリの出力が全て終了した後に新たにパターン
を書き込む場合より、待機時間を短くできる。このた
め、高速なパターンを連続して行う場合、各待機時間が
短縮され、このため試験時間が短縮できる。
【００２７】
【発明の効果】以上説明したように本発明は構成されて
いるので、次に記載する効果を奏する。試験パターン発
生器に於ける試験パターンの発生を高速化した、高速パ
ターン発生器を提供できた。
いるので、次に記載する効果を奏する。試験パターン発
生器に於ける試験パターンの発生を高速化した、高速パ
ターン発生器を提供できた。
【図１】本発明の高速パターン発生器の実施例１を示す
ブロック図である。
ブロック図である。
【図２】本発明の高速パターン発生器の実施例２を示す
ブロック図である。
ブロック図である。
【図３】従来のメモリ試験装置の例を示すブロック図で
ある。
ある。
【図４】従来ののパターン発生器の例を示すブロック図
である。
である。
【図５】多重化回路の例を示すブロック図である。
【図６】多重化回路の動作を示すタイムチャートであ
る。
る。
【図７】本発明による１動作例を示すタイムチャートで
ある。
ある。
【図８】本発明による他の動作例を示すタイムチャート
である。
である。
１ タイミング発生器 ２ パターン発生器 ３ 波形整形器 ４ 被試験メモリ ５ 論理比較器 ６ バッファーメモリ部 ７ バッファーメモリ群 ２１ シーケンス制御器 ２２ アドレス発生器 ２３ 試験パターンデータ発生器 ２４ 制御信号発生器 ２５ アドレス変換器 ６０、７１、７２ バンク ６２、６３、７４ マルチプレクサ ６４ 制御部 ７３ バンク制御回路 ２０１ インストラクションメモリ ２０２ プログラムカウンタコントロール ２０３ プログラムカウンタ ６１１、６１２、６１３、６１４ バッファーメモ
リ ６４１ 制御回路 ６４２、６４３ カウンタ
リ ６４１ 制御回路 ６４２、６４３ カウンタ
Claims (2)
- 【請求項１】 パターン発生器（２）の後段に、 複数のバッファーメモリ（６１１、６１２、６１３、６
１４）を設け、 当該バッファーメモリの各入力端には、当該パターン発
生器（２）の出力パターン（６０１）を入力し、 当該各バッファーメモリのアドレス信号、書き込み／読
みだし信号、を制御する制御回路（６４１）を設け、 書き込みや読みだしを行うパターン数を計数するカウン
タ（６４２）を設け、 バッファーメモリ（６１１、６１２、６１３、６１４）
の各出力を多重化して取り出すマルチプレクサ（６２）
を設け、 上記構成によるバンク（６０）を具備したことを特徴と
する、高速パターン発生器。 - 【請求項２】 パターン発生器（２）の後段に、 複数のバッファーメモリ（６１１、６１２、６１３、６
１４）を設け、 当該バッファーメモリの各入力端には、当該パターン発
生器（２）の出力パターン（６０１）を入力し、 当該各バッファーメモリのアドレス信号、書き込み／読
みだし信号、を制御する制御回路（６４１）を設け、 書き込みや読みだしを行うパターン数を計数するカウン
タ（６４２）を設け、 バッファーメモリ（６１１、６１２、６１３、６１４）
の各出力を多重化して取り出すマルチプレクサ（６２）
を設け、 上記構成によるバンク（７１、７２）を複数設け、 当該バンク（７１、７２）の各出力を選択するマルチプ
レクサ（７４）を設け、 当該バンク（７１、７２）の、書き込み／読みだしを制
御し、当該マルチプレクサ（７４）の選択を制御するバ
ンク制御回路（７３）を設け、 上記構成を具備したことを特徴とする、高速パターン発
生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6021997A JPH07209389A (ja) | 1994-01-21 | 1994-01-21 | 高速パターン発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6021997A JPH07209389A (ja) | 1994-01-21 | 1994-01-21 | 高速パターン発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07209389A true JPH07209389A (ja) | 1995-08-11 |
Family
ID=12070668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6021997A Pending JPH07209389A (ja) | 1994-01-21 | 1994-01-21 | 高速パターン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07209389A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7058865B2 (en) | 2003-02-26 | 2006-06-06 | Renesas Technology Corp. | Apparatus for testing semiconductor integrated circuit |
| EP1684082A1 (en) * | 2005-01-19 | 2006-07-26 | Advantest Corporation | Test apparatus and method |
| JP2007093319A (ja) * | 2005-09-28 | 2007-04-12 | Yokogawa Electric Corp | 検査信号生成装置及び半導体検査装置 |
-
1994
- 1994-01-21 JP JP6021997A patent/JPH07209389A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7058865B2 (en) | 2003-02-26 | 2006-06-06 | Renesas Technology Corp. | Apparatus for testing semiconductor integrated circuit |
| EP1684082A1 (en) * | 2005-01-19 | 2006-07-26 | Advantest Corporation | Test apparatus and method |
| US7213182B2 (en) | 2005-01-19 | 2007-05-01 | Advantest Corporation | Test apparatus and test method |
| EP1873538A1 (en) * | 2005-01-19 | 2008-01-02 | Advantest Corporation | Test apparatus and test method |
| JP2007093319A (ja) * | 2005-09-28 | 2007-04-12 | Yokogawa Electric Corp | 検査信号生成装置及び半導体検査装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030107 |